BRPI0206584B1

BRPI0206584B1 - sistema de perfis de câmaras ocas para estruturas de precisão

Info

Publication number: BRPI0206584B1
Application number: BRPI0206584A
Authority: BR
Inventors: Kahl Helmut
Original assignee: Kahl Helmut
Priority date: 2001-11-22
Filing date: 2002-11-21
Publication date: 2017-06-06
Also published as: DE50207403D1; EP1446586B1; BR0206584A; WO2003044376A1; MXPA04004875A; ATE331896T1; EP1446586A1; ES2268160T3

Abstract

"sistema de perfis de câmaras ocas para estruturas de precisão". sistema de perfis de câmaras ocas para montagens de precisão de gabaritos, aparelhos de medição e de teste assim como dispositivos de qualquer natureza, providos de uma primeira série de furos com uma determinada modulação 9, com uma segunda série de furos 11 com a mesma modulação, dispostos em um plano a 90<198> em relação ao plano da primeira série de furos, para acolhimento de elementos de ligação e/ou dispositivos de fixação de roscas 16 de peças com roscas 15, cujo diâmetro corresponde aos furos 9, 11 e nos quais são colocados parafusos 17; de seção retangular ou quadrada, cujas paredes externas 3 apresentam furos perpendiculares entre si 9, 11, caracterizados pelo fato de que as câmaras ocas 2 são formadas por paredes internas 4, por paredes internas 4 e paredes externas 3 ou paredes externas 3, e que recebem peças de ligação e fixação, peças-guia 13 e peças de ajuste 18, 18'.

Description

MÉTODO E APARELHO PARA O MAPEAMENTO DE UM FLUXO DE BITS

Histórico Da Invenção 1. Campo da invenção A presente invenção relaciona-se genericamente a um sistema de comunicação que utiliza modulação/demodulação multi-nivel e, em particular, a um método e aparelho para rearrumar um fluxo de bits de uma seqüência de palavra de código antes da modulação, e arrumar uma saida de um demodulador na forma de uma seqüência de palavra de código original. 2. Descrição da tecnologia relacionada Um sistema IMT-2000 (International Mobile Telecommunication-2000 - Telecomunicação Móvel Internacional-2000), um sistema típico de comunicação móvel CDMA (Code Division Multiple Access - Acesso Múltiplo de Divisão por Código), utiliza a modulação/demodulação multi-nivel para aumentar a eficiência espectral. Aqui, 'modulação/demodulação multi-nivel' refere-se às modulações 8PSK (8-ary Phase Shift Keying - Modulação por deslocamento de fase 8-ária), 16QAM (16-ary Quadrature Amplitude Modulation - Modulação de Amplitude de Quadratura 16-ária) e 64QAM como a modulação 2m-ária tendo um nível de modulação mais alto do que a modulação QPSK (Quadrature Phase Shift Keying - Modulação por deslocamento de fase de Quadratura). Quando da geração de bits modulados utilizando a modulação multi-nivel, ocorre uma diferença na confiabilidade entre uma pluralidade de bits que constituem cada bit modulado. Devido à diferença na confiabilidade, os respectivos bits têm taxas médias de erro de bit diferentes.

Entrementes, quando um codificador compreendido de uma pluralidade de codificadores de sistema, como o codificador turbo, é utilizado como o codificador de canal, bits de palavra de código dos codificadores do sistema são divididos em uma parte sistemática, um fluxo de bits com prioridade mais alta (importância) e uma parte de paridade, um fluxo de bits com prioridade mais baixa. No caso em que uma seqüência de informação é entrada a uma pluralidade de codificadores constituintes, uma diminuição na taxa de erro de bits dos bits que pertencem à parte sistemática dos bits de palavra de código pode resultar na diminuição da taxa média de erro de bit e na taxa média de taxa de erro de pacote de uma seqüência de informação emitida de um decodificador de canal. Isto é, quando os bits de palavra de código que pertencem à parte sistemática com prioridade mais alta asseguradamente têm confiabilidade mais alta do que os bits de palavra de código pertencentes à parte de paridade com prioridade mais baixa, são possível esperar um melhoramento no desempenho em termos de uma taxa de erro de uma seqüência de informação gerada após a decodificação.

Sumário Da Invenção Portanto, é um objeto da presente invenção fornecer um método e aparelho para rearrumar os bits de uma seqüência de palavras de código emitida de um codificador de canal antes da modulação, tal que os bits pertencentes a uma parte sistemática com prioridade mais alta são dispostos em posições de bit com confiabilidade mais alta de um bit modulado, em um sistema de comunicação que utiliza a modulação multi-nível. É outro objeto da presente invenção fornecer um método e aparelho para rearrumar bits de uma seqüência de palavras de código emitidas de um codificador de canal antes da modulação, tal que os bits pertencentes a uma parte sistemática com prioridade mais alta são dispostos em posições de bit com confiabilidade mais alta de um bit modulado, e dispor o bit demodulado na ordem de uma seqüência de palavras de código original, em um sistema de comunicação que utiliza a modulação multi-nivel. É ainda outro objeto da presente invenção fornecer um método e aparelho para melhorar a taxa média de erros de bit e a taxa média de erros de pacote de uma seqüência de informação gerada após a decodificação, em um sistema de comunicação.

Para atingir os objetos acima e outros, é fornecido um método e aparelho para mapear um fluxo de bits emitido de um decodificador para um fluxo de bits para a modulação 2m-ária. 0 método e aparelho dividem o fluxo de bits do codificador em um primeiro período e um segundo período. 0 primeiro período inclui bits com prioridade mais alta no fluxo de bits emitido do codificador, e o segundo período inclui bits com prioridade mais baixa. 0 método e aparelho mapeia os bits existentes no primeiro período à posições de bit com confiabilidade mais alta em um fluxo de m bits que representam cada um dos bits para a modulação 2m-ária, e mapeia os bits existentes no segundo período à posições de bit com confiabilidade mais baixa no fluxo de m bits.

Descrição Sucinta Dos Desenhos Os objetos e outros objetos, recursos e vantagens da presente invenção tornar-se-ão mais aparentes da seguinte descrição detalhada quando tomada em conjunto com os desenhos acompanhantes, em que: A Figura 1 ilustra uma estrutura de um aparelho de transmissão incluindo um mapeador de seqüência para rearrumar uma seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 2 ilustra a estrutura de um aparelho de recepção incluindo um demapeador de seqüência de acordo com uma versão da presente invenção. A Figura 3 ilustra um diagrama de constelação de sinal para a modulação 8PSK (Modulação por deslocamento de fase 8-ária). A Figura 4 ilustra um diagrama de constelação de sinal para a modulação 16QAM (Modulação de Amplitude de Quadratura 16-ária). A Figura 5 ilustra um diagrama de constelação de sinal para a modulação 64QAM (Modulação de Amplitude de Quadratura 64-ária). A Figura 6 ilustra um caso em que a potência é alocada uniformemente à seqüência de palavras de código. A Figura 7 ilustra um caso em que um nivel de potência mais alto é alocado a uma parte frontal da seqüência de palavras de código. A Figura 8 ilustra um caso em que um nivel de potência mais alto é alocado a uma parte traseira da seqüência de palavras de código. A Figura 9 ilustra uma operação de rearrumação de bit para a modulação 8PSK em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 10 ilustra um procedimento para efetuar a operação de rearrumação de bits para a modulação 8PSK em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 11 ilustra uma operação de rearrumação de bits para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 12 ilustra um procedimento para efetuar a operação de rearrumação de bits para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 13 ilustra uma operação de rearrumação de bits para a modulação 64QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 14 ilustra um procedimento para efetuar a operação de rearrumação de bits para a modulação 64QAM em que a potência e alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 15 ilustra uma operação de rearrumação de bits para a modulação 8PSK em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 16 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 8PSK em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 17 ilustra uma operação de rearrumação de bits para a modulação 16QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 18 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 16QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 19 ilustra uma operação de rearrumação de bits para a modulação 64QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 20 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 64QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 21 ilustra uma operação de rearrumação de bits para a modulação 8PSK em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 22 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 8PSK em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 23 ilustra uma operação de rearrumação de bits para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 24 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 25 ilustra uma operação de rearrumação de bits para a modulação 64QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 26 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 64QAM em que a potência é alocada uniformemente à seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 27 ilustra uma operação de rearrumação de bits para a modulação 8PSK em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 28 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 8PSK em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 29 ilustra uma operação de rearrumação de bits para a modulação 16QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 30 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 16QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 31 ilustra uma operação de rearrumação de bits para a modulação 64QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 32 ilustra um procedimento para efetuar uma operação de rearrumação de bits para a modulação 64QAM em que o nivel de potência mais alto é alocado à parte traseira da seqüência de palavras de código de acordo com uma versão da presente invenção. A Figura 33 ilustra o desempenho da taxa média de erros de bit da presente invenção em comparação com aquela da tecnologia anterior para a modulação 8PSK no caso em que a potência é alocada uniformemente a uma seqüência de palavras de código. A Figura 34 ilustra o desempenho da taxa média de erros de pacote da presente invenção em comparação com aquela da tecnologia anterior para a modulação 8PSK no caso em que a potência é alocada uniformemente a uma seqüência de palavras de código.

A Figura 35 ilustra o desempenho da taxa média de erros de bit da presente invenção em comparação com aquela da tecnologia anterior para a modulação 16QAM no caso em que a potência é alocada uniformemente a uma seqüência de palavras de código. E A Figura 36 ilustra o desempenho da taxa média de erros de pacote da presente invenção em comparação com aquela da tecnologia anterior para a modulação 16QAM no caso em que a potência é alocada uniformemente a uma seqüência de palavras de código.

Descrição Detalhada Da Versão Preferida Uma versão preferida da presente invenção será aqui descrita abaixo com referência aos desenhos acompanhantes. Na descrição seguinte, funções ou construções bem conhecidas não são descritas em detalhes pois elas obscureceriam a invenção em detalhes desnecessários. A presente invenção fornece (1) um método para rearrumar bits de uma seqüência de palavras de código emitidas de um codificador de canal antes da modulação tal que os bits com confiabilidade mais alta, como os bits pertencentes a uma parte sistemática, são dispostos em posições com confiabilidade mais alta entre os bits que constituem um bit modulado, em um sistema de comunicação que utiliza modulação/demodulação multi-nível, como 8PSK, 16QAM e 64QAM tendo um nivel de modulação mais alto do que PQSK, (2) um método para arrumar valores de saida de um demodulador em posições originais da seqüência de palavras de código, e (3) um aparelho para efetuar os métodos. Se o entrelaçador de canal não for utilizado no estágio seguinte do codificador de canal ou se, embora o entrelaçador de canal seja utilizado, uma seqüência entrelaçada pode ser dividida em uma parte sistemática com prioridade mais alta e uma parte de paridade com prioridade mais baixa, então a presente invenção pode melhorar o desempenho do sistema ao utilizar um método para rearrumar os bits de saida do codificador de canal ou do entrelaçador de canal antes da modulação ao levar em consideração a diferença em confiabilidade entre bits na modulação/demodulação multi-nível, e ao arrumar valores de saida de um demodulador nas posições originais antes da decodificação de canal ou o desentrelaçamento de canal. Aqui, primeiro, será feita uma descrição de um aparelho de transmissão para rearrumar a seqüência de palavras de código de acordo com uma versão da presente invenção, e um aparelho de recepção correspondente ao aparelho de transmissão. A seguir, será descrita a operação de rearrumar a seqüência de palavras de código de acordo com versões diferentes da presente invenção. A descrição da operação de rearrumação da seqüência de palavras de código será feita de duas perspectivas diferentes. As versões A-l, A-2, A-3, B-l, B-2 e B-3 com base em uma primeira perspectiva demonstram como a operação de rearrumação da seqüência de palavras de código é efetuada da perspectiva das seqüências de palavras de código. As versões C-l, C-2, C-3, D-l, D-2 e D-3 com base em uma segunda perspectiva demonstram como a operação de rearrumação da seqüência de palavras de código é efetuada da perspectiva dos bits modulados. As versões com base na primeira perspectiva serão descritas na suposição de que a seqüência de palavras de código tem N bits, e as versões com base na segunda perspectiva serão descritas na suposição de que o número de bits modulados é N. Embora a operação de rearrumação da seqüência de palavras de código de acordo com a presente invenção será descrita de duas perspectivas diferentes, deve-se observar que ambas as operações são substancialmente idênticas umas às outras. Finalmente, será analisado o desempenho da operação de rearrumação da seqüência de palavras de código de acordo com a presente invenção. A Figura 1 ilustra a estrutura de um aparelho de transmissão que inclui um mapeador de seqüência para rearrumar a seqüência de palavras de código de acordo com uma versão da presente invenção. Com referência à Figura 1, um codificador de canal 110 codifica um fluxo de bits de informação de entrada, e emite uma seqüência de palavras de código compreendidas de uma pluralidade de fluxos de bits. Por exemplo, o codificador turbo pode ser utilizado como o codificador de canal 110. Um entrelaçador de canal 120 entrelaça a seqüência de palavras de código emitida do codificador de canal 110, e emite uma seqüência de palavras de código entrelaçada. Um mapeador de seqüência 130, um elemento particular de acordo com a presente invenção, rearruma a seqüência de palavras de código para modulação de acordo com versões diferentes da presente invenção. Um modulador 140 modula a seqüência de palavras de código rearrumada pelo mapeador de seqüência 130 de acordo com uma técnica de modulação correspondente, e gera bits modulados. O modulador 140 é um modulador multi-nivel que utiliza a modulação multi-nivel (2m-ária) como a 8PSK, 16WAM e 64QAM. A operação de rearrumação da seqüência de palavras de código pelo mapeador de seqüência pode ser determinada dependendo da técnica de modulação do modulador 140. Isto é, o mapeador de seqüência 130 efetua a operação de rearrumação da seqüência de palavras de código de acordo com uma das modulações 8PSK, 16QAM e 64QAM, utilizadas pelo modulador 140. A Figura 2 ilustra a estrutura de um aparelho de recepção que inclui um demapeador de seqüência de acordo com uma versão da presente invenção. 0 aparelho de recepção, correspondente ao aparelho de transmissão da Figura 1, inclui elementos que correspondem aos elementos do aparelho de transmissão e efetua operações inversas dos elementos correspondentes do transmissor.

Com referência à Figura 2, o demodulador 210, um elemento que corresponde ao modulador 140, demodula a informação recebida e emite um bit demodulado. O demapeador de seqüência 220, um elemento que corresponde ao mapeador de seqüência 130, arruma o bit demodulado do demodulador 210 na ordem da seqüência de palavra de código original antes de ser rearrumada pelo mapeador de seqüência 130. O desentrelaçador de canal 230, um elemento que corresponde ao entrelaçador de canal 120, desentrelaça a seqüência de palavra de código do demapeador de seqüência 220. O decodificador de canal 240, um elemento que corresponde ao codificador de canal 110, decodifica a saida do desentrelaçador de canal 230. Um decodificador turbo pode ser utilizado como o decodificador de canal 240.

Antes de uma descrição detalhada da presente invenção será feita referência a como o mapeador de seqüência 130 de acordo com a presente invenção mapeia (ou constelaciona) a seqüência de palavra de código de entrada de acordo com as técnicas de modulação. A seqüência de palavra de código pode ser ou uma seqüência de palavra de código emitida diretamente do codificador de canal 110 da Figura 1, ou uma seqüência de palavra de código entrelaçada pelo entrelaçador de canal 120 após ser codificada pelo entrelaçador de canal 110 como é ilustrado na Figura 1. Portanto, o termo 'seqüência de palavra de código' conforme aqui utilizado refere-se a uma seqüência de palavra de código emitida do codificador de canal 110, ou uma seqüência de palavra de código entrelaçada pelo entrelaçador de canal 120 após ser codificada pelo entrelaçador de canal 110.

Durante a modulação, a seqüência de palavra de código emitida do codificador de canal 110 é dividida por m bits, e depois constalacionada a um ponto de sinal especifico entre M=2m pontos de sinal de acordo, por exemplo, com a regra de codificação de Gray. Isto pode ser expresso por Sm-lSm-2 · · · So—> I^Q (1) Na Equação (1), Si (i=0,1, ...,m-1) representa um (i+l)esimo bit da seqüência de palavra de código emitida pelo codificador de canal, constelacionado a um bit modulado. Ainda, I e Q representam um componente em fase e um componente em fase de quadratura do bit modulado correspondente, respectivamente. No caso da modulação 8PSK, m=3. No caso das modulações 16QAM e 64QAM, m=4 e 6, respectivamente.

Na modulação multi-nível, confiabilidades entre os bits que constituem um bit modulado são diferentes uma da outra. Isto é porque as probabilidades de erro devido a uma diferença de distância até uma região em que cada valor de bit do bit modulado constelacionado a uma posição especifica no plano I-Q pode ser invertida por ruídos que são diferentes um do outro. Devido a este fenômeno, LLRs (Log Likelihood Ratios = Proporções de Probabilidade Logarítmica) dos respectivos bits têm valores diferentes, causando a redução no desempenho do decodificador de canal que espera valores suaves para os bits tendo a mesma taxa de erro.

No caso de 8PSK, 2 dos 3 bits que constituem um bit modulado têm a mesma confiabilidade, enquanto o um bit restante tem confiabilidade mais baixa do que os outros bits. Por exemplo, quando um diagrama de constelação de sinal para 8PSK da Figura 3 é aplicado, o segundo bit Si e o terceiro bit S2 entre os 3 bits têm confiabilidade mais alta do que o primeiro bit So. No caso de 16QAM, 2 dos 4 bits que constituem um bit modulado têm confiabilidade mais alta do que os dois bits restantes. Por exemplo, quando um diagrama de constelação de sinal para 16QAM da Figura 4 é aplicado, o segundo bit Si e o quarto bit S3 entre os quatro bits têm confiabilidade mais alta do que o primeiro bit So e o terceiro bit S2. No caso de 64QAM, 6 bits têm confiabilidades diferentes em pares. Por exemplo, quando um diagrama de constelação de sinal para 64QAM da Figura 5 é aplicado, o terceiro bit S2 e o sexto bit S5 entre os 6 bits têm confiabilidade mais alta do que o segundo bit Si e o quinto bit S4, e o primeiro bit So e o quarto bit S3 têm a confiabilidade mais baixa. No entanto, as posições de bit tendo confiabilidades diferentes podem depender do diagrama de constelação de sinal aplicado.

Primeiro, será feita a descrição de uma operação de rearrumar bits de uma seqüência de palavra de código emitida de um codificador de canal ou de um entrelaçador de canal antes da modulação.

Principio da invenção Um principio fundamental da rearrumação de acordo com a presente invenção é rearrumar a seqüência de palavra de código emitida do codificador de canal ou do entrelaçador de canal tal que tantos bits com prioridade mais alta quanto possivel, como os bits de palavra de código pertencentes a uma parte sistemática, são dispostos nas posições de bit com confiabilidade mais alta dos bits que representam o bit modulado. A rearrumação de bit na seqüência de palavra de código a ser efetuada antes da geração do bit modulado pode ser aplicada de modo diferente dependendo na forma da potência a ser alocada à seqüência de palavra de código, observando o principio acima.

Versões com base no primeiro ponto de vista Será feita separadamente a descrição da operação de rearrumação de bit de acordo com as versões da presente invenção para um caso em que a potência é alocada uniformemente à seqüência de palavra de código e em outro caso em que niveis de potência diferentes são alocadas à parte frontal e à parte traseira da seqüência de palavra de código. Ainda, será feita separadamente a descrição de cada caso para 8PSK, 16QAM e 64QAM. Na descrição seguinte da operação de rearrumação de bit, será suposto que uma seqüência de palavra de código é compreendida de N bits, e N é um múltiplo de 3 para a modulação 8PSK, um múltiplo de 4 para a modulação 16QAM, e um múltiplo de 6 para a modulação 64QAM. Além disso, a seqüência de palavra de código antes da arrumação é representada por {do, di, . . ., dk, . . ., dN-2, dN-i}, e a seqüência de palavra de código após a rearrumação é representada por {bo,bi, . . .,bk, . . .,bN_2,bN_i} . Ademais, será suposto que a seqüência de palavra de código antes da rearrumação, isto é a seqüência de palavra de código emitida do codificador de canal ou do entrelaçador de canal é disposta na ordem da parte sistemática e da parte de paridade. Se a seqüência de palavra de código não é disposta na ordem da parte sistemática e da parte de paridade, um pré-processamento direto separado para atingir esta ordenação é efetuado primeiro. A. Potência sendo alocada uniformemente à seqüência de palavra de código Quando a potência é alocada uniformemente à seqüência de palavra de código, é possível atingir melhoramento de desempenho em termos da taxa média de erro de pacote ao utilizar o princípio de rearrumação intacta. A Figura 6 ilustra um caso em que a potência é alocada uniformemente à seqüência de palavra de código.

Versão A-l (para modulação 8PSK) Como foi mencionado antes, 2 dos 3 bits que constituem um bit modulado de 8PSK têm confiabilidade mais alta do que o um bit restante. Se for suposto que o diagrama de constelação de sinal da Figura 3 é utilizado, o segundo bit Si e o terceiro bit S2 têm confiabilidade mais alta do que o primeiro bit So. Neste caso, a operação de rearrumar a seqüência de palavra de código de saída do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 da Figura 1 é efetuada conforme segue. 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia seqüencialmente o primeiro ao { (2/3) xN}esimo bits para posições de um segundo bit Si, e de um terceiro bit S2 em cada um dos (N/3) bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia seqüencialmente os restantes { (2/3) xN+1 }esimo a Nesimo bits para uma posição de um primeiro bit SO em cada um dos (N/3) bits modulados.

Esses processos são resumidos nas Equações (2) e (3). Os bits da seqüência de palavra de código antes da rearrumação são rearrumados conforme é mostrado na Figura 9. B3xLk/2J + (k mod 2)+i=dk, para k<(2/3)xN (2) b(3xk)-(2xN)=dk,para k>(2/3)xN (3) Nas Equações (2) e (3), Ά mod B' indica um resto obtido pela divisão de A por B, e Ι-χ3 indica uma integral máxima inferior a X. A Figura 9 ilustra a operação de rearrumação de bit para a modulação 8PSK em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 9, a seqüência de palavra de código compreendida de um fluxo de N-bits é dividida em um primeiro período e um segundo período. 0 primeiro período é a duração entre um primeiro bit do e um { (2/3) xN}esimo bit d2N/3-i da seqüência de palavra de código, e o segundo período é uma duração entre um { (2/3) xN+1 }esimo bit d2N/3 e um Nesimo bit dN-i da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 3 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N/3.

Um primeiro bit do no primeiro período da seqüência da palavra de código é mapeado para uma segunda posição de bit mo,Si (isto é, bi) de um primeiro bit modulado, e um segundo bit di no primeiro período da seqüência de palavra de código é mapeado para uma terceira posição de bit m0,S2 (isto é, b2> do primeiro bit modulado. 0 terceiro bit d2 no primeiro período é mapeado para uma segunda posição de bit mi,Si (isto é, B4) de um segundo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a terceira posição de bit mi,S2 (sito é, b5) do segundo bit modulado. 0 { (2/3) xN-1 }esimo bit d2N/3-2 no primeiro período é mapeado para a segunda posição de bit mN/3-i,Sl (isto é, BN_2) de um (N/3)esimo bit modulado, o último bit modulado, e um { (2/3) xN}esimo bit d2N/3-i, o último bit no primeiro período é mapeado para a terceira posição de bit mN/3-i,S2 (isto é, BN_ i) do último bit modulado. 0 {2/3) xN+1 }esimo bit d2N/3, o primeiro bit no segundo período, é mapeado para a primeira posição de bit m0,So (isto é, bo) do primeiro bit modulado, e um { (2/3) xN+2 }esimo bit d2N/3+i, o segundo bit no segundo período é mapeado para uma primeira posição de bit mi,So do segundo bit modulado. 0 (N-l)ésimo bit dN_2 no segundo período é mapeado para uma primeira posição de bit mN/3-2,So (isto é, bN-6) de um {N/3-1}esimo modulado, e um Nesimo bit dN-i, o último bit no segundo período é mapeado para uma primeira posição de bit i%/3-i#-So (isto é, bN_3) de um (N/3)esimo bit modulado, o último bit modulado. A Figura 10 ilustra um procedimento para efetuar uma operação de rearrumação de bit para modulação 8PSK em que a potência é alocada uniformemente para a seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 10, o mapeador de seqüência 130 fixa k para zero (k=0) na etapa 301. O mapeador de seqüência 130 determina, na etapa 302, se k é inferior a {(2/3)xN}. Se k for inferior a {(2/3)xN}, o mapeador de seqüência 130 efetua a operação da etapa 303. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 304. Na etapa 303, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (2) . Na etapa 304, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (3). As operações das etapas 303 e 304 são efetuadas repetidamente até que é determinado na etapa 305 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 305 que k é inferior a N, o mapeador de seqüência 130 aumenta k em 1 na etapa 306, e então retorna à etapa 302.

Versão Ά-2 (para modulação 16QAM) Como foi mencionado anteriormente, 2 dos 4 bits que constituem um bit modulado em 16QAM têm confiabilidade mais alta do que os dois bits restantes. Se for suposto que o diagrama de constelação de sinal da Figura 4 é utilizado, o segundo bit Si e o quarto bit S3 possuem confiabilidade mais alta do que o primeiro bit So e o terceiro bit S2. Neste caso, a operação de rearrumar a seqüência de palavra de código de saida do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 é efetuada conforme segue. 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia seqüencialmente primeiro para { (1/2) xN}esimo bits para as posições do segundo bit Si e do quarto bit S3 em cada um dos (N/4) bits modulados. 2. Para os bits de um segundo período, o mapeador de seqüência 130 mapeia seqüencialmente os restantes { (1/2) xN+1 }esimo ao Nesimo bits para posições do primeiro bit So e do terceiro bit S2 em cada um dos (N/4) bits modulados.

Esses processos são resumidos nas Equações (4) e (5). Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 11. b(2xk)-(0xN)+i=dk, para k<(l/2)xN (4) b(2xk)-(ixN)+o=dk, para k>(l/2)xN (5) A Figura 11 ilustra uma operação de rearrumação de bit para a modulação 16QAM em que a energia é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 11, uma seqüência de palavra de código compreendida de um fluxo de N-bits é dividida em um primeiro período e um segundo período. O primeiro período e uma duração entre o primeiro bit do e o { (1/2) xN}esimo bit dN/2-i da seqüência de palavra de código, e o segundo período é uma duração entre o { (1/2) xN+1 }esimo bit dN/2 e o Nesimo bit dN-i da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 4 bits, e o número de bits modulados correspondente à seqüência de palavra de código é N/4. O primeiro bit do no primeiro período da seqüência de palavra de código é mapeado para uma segunda posição de bit m0,si (isto é, bi) do primeiro bit modulado, e o segundo bit di no primeiro período é mapeado para a quarta posição de bit mo,S3 (isto é, b3) do primeiro bit modulado. O terceiro bit d2 no primeiro período é mapeado para a segunda posição de bit mi,Si (isto é, bs) do segundo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a quarta posição de bit mi,S3 (isto é, όγ) do segundo bit modulado. 0 { (1/2) xN-1 }esimo bit dN/2-2 no primeiro período é mapeado para a segunda posição de bit mN/4_i,Si (isto é, bN-3) do (N/4)esimo bit modulado, o último bit modulado, e o { (1/2) xN}esimo bit dN/2-i, o último bit no primeiro período é mapeado para a quarta posição de bit mN/4-i,S3 (isto é, bN-i) do último bit modulado. 0 { (1/2) xN+1 }esimo bit dN_2, o primeiro bit no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit mo,So (isto é, bo) do primeiro bit modulado, o { (1/2) xN+2 }esimo bit dN/2+i, o segundo bit no segundo período é mapeado para a terceira posição de bit m0,S2 (isto é, b2) do primeiro bit modulado. 0 (N-l)esimo bit dN_2 no segundo período é mapeado para a primeira posição de bit mN/4-i,So (isto é, bN_4) do {N/4}esimo bit modulado, o último bit modulado, e o Nesimo bit dN-i, o último bit no segundo período é mapeado para a terceira posição de bit mN/4-i,S2 (isto é, bN_2) do (N/4)esimo bit modulado. A Figura 12 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 12, o mapeador de seqüência 130 fixa k para zero (k=0) na etapa 401. O mapeador de seqüência 130 determina, na etapa 402, se k é inferior a {(l/2)xN). Se k for inferior a {(1/2)χΝ), o mapeador de seqüência 130 efetua a operação da etapa 403. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 404. Na etapa 403, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (4) . Na etapa 404, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (5). As operações das etapas 403 e 404 são efetuadas repetidamente até que é determinado na etapa 4 05 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 405 que k é inferior a N, o mapeador de seqüência 130 aumenta k em 1 na etapa 406, e então retorna à etapa 402.

Versão A-3 (para modulação de 64QAM) Como foi mencionado anteriormente, 2 dos 6 bits que constituem um bit modulado em 64QAM têm confiabilidade mais alta do que os dois pares de bits restantes. Se for suposto que o diagrama de constelação de sinal da Figura 5 é utilizado, o terceiro bit S2 e o sexto bit S5 possuem confiabilidade mais alta do que o segundo bit Si e o quinto bit S4, e o primeiro bit So e o quarto bit S3 têm a confiabilidade mais baixa. Neste caso, a operação de rearrumar a seqüência de palavra de código de saída do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 é efetuada conforme segue. 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia seqüencialmente primeiro para { (1/3) xN}esimo bits para as posições do terceiro bit S2 e do sexto bit S5 em cada um dos (N/6) bits modulados. 2. Para os bits de um segundo período, o mapeador de seqüência 130 mapeia seqüencialmente { (1/3) xN+1 }esimo ao { (2/3) xN}esimo bits para posições do segundo bit Si e do quinto bit S4 em cada um dos (N/6) bits modulados. 3. Para os bits em um terceiro periodo, o mapeador de seqüência 130 mapeia seqüencialmente os restantes { (2/3) xN+1 }esimo ao Nesimo bits para as posições do primeiro bit So e do quarto bit S3 em cada um dos (N/6) bits modulados.

Esses processos são resumidos nas Equações (6) a (8) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 13. b(3xk)-(0xN)+2=dk, para k<(l/3)xN (6) b(3xk)-(ixN)+i=dk, para (1/3) xN>k< (2/3) xN (7) b(3xk)-(2xN)+o=dk, para k>(2/3)xN (8) A Figura 13 ilustra uma operação de rearrumação de bit para a modulação 64QAM em que a energia é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 13, uma seqüência de palavra de código compreendida de um fluxo de N-bits é dividida em um primeiro periodo, um segundo periodo e um terceiro periodo. O primeiro periodo e uma duração entre o primeiro bit do e o { (1/3) xN}esimo bit dtj/3-1 da seqüência de palavra de código. O segundo periodo é uma duração entre o { (1/3) xN+1 }esimo bit dN/3 e o { (2/3) xN}esimo bit d2N/3-i da seqüência de palavra de código. O terceiro periodo é uma duração entre o { (2/3) xN+1 }esimo bit d2N/3 e o Nesimo bit dN-i da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 6 bits, e o número de bits modulados correspondente à seqüência de palavra de código é N/6. O primeiro bit do no primeiro periodo da seqüência de palavra de código é mapeado para uma terceira posição de bit mo,S2 (isto é, b2) do primeiro bit modulado, e o segundo bit di no primeiro período é mapeado para a sexta posição de bit mo,s5 (isto é, b5) do primeiro bit modulado. 0 terceiro bit d2 no primeiro período é mapeado para a terceira posição de bit mi,S2 (isto é, bs) do segundo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a sexta posição de bit mi,s5 (isto é, bn) do segundo bit modulado. 0 { (1/3) xN-1 }esimo bit dN/3_2 no primeiro período é mapeado para a terceira posição de bit mN/6-i,S2 (isto é, bN_4) do (N/6)esimo bit modulado, o último bit modulado, e o { (1/3) xN}esimo bit dN/3-i, o último bit no primeiro período é mapeado para a sexta posição de bit mN/6-!,S5 (isto é, bN_i) do último bit modulado. 0 { (1/3) xN+1 }esimo bit dN_3, o primeiro bit no segundo período da seqüência de palavra de código é mapeado para a segunda posição de bit m0,Si (isto é, bi) do primeiro bit modulado, o { (1/3) xN+2 }esimo bit dN/3+i, o segundo bit no segundo período é mapeado para a quinta posição de bit mo,s4 (isto é, b4) do primeiro bit modulado. 0 {(2/3)xN- 1) esimo d2N/3_2 no segundo período da seqüência de palavra de código é mapeado para a segunda posição de bit mN/6-i,So (isto é, bN_5) do {N/6}esimo bit modulado, o último bit modulado, e o { (2/3) xN}esimo bit d2N/3-:u o último bit no segundo período é mapeado para a quinta posição de bit mN/6-i,S4 (isto é, bN_2) do último bit modulado. 0 { (2/3) xN+1 }esimo bit d2N/3, o primeiro bit no terceiro período da seqüência de palavra de código é mapeado para a primeira posição de bit m0So (isto é, bo) do primeiro bit modulado, e o { (2/3) xN+2 }esimo bit d2N/3+i? o segundo bit no terceiro período é mapeado para a quarta posição de bit bo,S3 do primeiro bit modulado. 0 (N-l)ésimo bit dN_2 no terceiro período da seqüência de palavra de código é mapeado para a primeira posição de bit mN/6-i,So (isto é, bN_ ê) do (N /6) ésimo bit modulado, o último bit modulado, e o Nesimo bit dN-i, o último bit no quarto período é mapeado para a terceira posição de bit mN/6-i,S3 (isto é, bN-3) do último bit modulado. A Figura 14 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 64QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 14, o mapeador de seqüência 130 fixa k para zero (k=0) na etapa 501. O mapeador de seqüência 130 determina, na etapa 502, se k é inferior a {(l/3)xN}. Se k for inferior a {(1/3)χΝ}, o mapeador de seqüência 130 efetua a operação da etapa 503. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 504. O mapeador de seqüência 130 determina, na etapa 504, se k é inferior a {(2/3)xN}. Se k for maior ou igual a {(l/3)xN} e inferior a {(2/3)xN}, o mapeador de seqüência 130 efetua a operação da etapa 505. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 506. Na etapa 503, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (6) . Na etapa 505, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (7) . Na etapa 506, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (8) . As operações das etapas 503, 505 e 506 são efetuadas repetidamente até que é determinado na etapa 507 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 507 que k é inferior a N, o mapeador de seqüência 130 aumenta k em 1 na etapa 508, e então retorna à etapa 502. B. Niveis de potência diferentes sendo alocados à parte frontal e à parte traseira da seqüência de palavra de código Uma descrição para a operação para o caso em que a potência é alocada não-uniformemente à seqüência de palavra de código pode ser feita separadamente para os dois casos seguintes.

Em um primeiro caso, um nível de potência mais alto é aplicado na parte frontal da seqüência de palavra de código, enquanto um nível de potência mais baixo é aplicado na parte traseira da seqüência de palavra de código. Essa alocação de potência é ilustrada na Figura 7. Neste caso, os bitrs de saída do codificador de canal ou do entrelaçador de canal são rearrumados no mesmo método descrito acima conforme utilizado quando a potência é alocada uniformemente à seqüência de palavra de código. Isto ocorre porque quando a potência é inevitavelmente alocada não-uniformemente à seqüência de palavra de código, é preferível alocar um nível de potência mais alto à parte sistemática e um nível de potência mais baixo à parte de paridade para garantir um desempenho melhor.

Ao contrário, no segundo caso, um nível de potência mais baixo é aplicado à parte frontal da seqüência de palavra de código, enquanto um nível de potência mais alto é aplicado à parte traseira da seqüência de palavra de código. Essa alocação de potência é ilustrada na Figura 8. Neste caso, o método de rearrumação de bit utilizado quando a potência é alocada uniformemente à seqüência de palavra de código é modificado porque a alocação de um nível de potência mais alto à parte sistemática mostra melhor desempenho do que alocar um nível de potência mais alto à parte de paridade. Isto é, para alocar um nível de potência mais alto à parte sistemática, é necessário arrumar uma parte específica da seqüência de palavra de código às posições de bit com a mesma confiabilidade em uma ordem que é inversa com relação à ordem descritas nos casos descritos acima. Uma operação deste caso será descrita com referência às técnicas de modulação respectivas.

Versão B-l (para a modulação 8PSK) 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para { (2/3) xN}esimo bits para as posições do terceiro bit S2 e de um segundo bit Si em cada um dos (N/3) bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes { (2/3) xN+1 }esimo ao Nesimo bits para a posição do primeiro bit So em cada um dos (N/3) bits modulados.

Esses processos são resumidos nas Equações (9) e (10). Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 15. bix(N-i)-(3xLk/2J + (k mod 2))=dk, para k<(2/3)xN (9) b3x(N-i)-3xk=dk, para k>(2/3)xN (10) A Figura 15 ilustra uma operação de rearrumação de bit para a modulação 9PSK em que um nivel de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 15, a seqüência de palavra de código compreendida de um fluxo de N-bits é dividida em um primeiro período e um segundo período. O primeiro período é a duração entre um primeiro bit do e um { (2/3) xN}esimo bit d2N/3-i da seqüência de palavra de código, e o segundo período é a duração entre um { (2/3) xN+1 }esimo bit d2N/3 e o Nesimo bit dN-i da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 3 bits, e o número de bits modulados que correspondem à seqüência de palavra de código é N/3. O primeiro bit do no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit i%/3-i,S2 (isto é, bN-i) de um (N/3)esimo bit modulado, o último bit modulado, e o segundo bit di no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit mN/3_i,Si (isto é, bN_2) do último bit modulado. O terceiro bit d2 no primeiro período é mapeado para a terceira posição de bit mN/3-2,S2 (isto é, bN-4) de um { (N/3)-1 }esimo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a segunda posição de bit mN/3-2,Si (isto é, bN_5) do { (N/3)-1 }esimo bit modulado. O {(2/3)xN-1} esimo d2n/3-2 no primeiro período é mapeado para a terceira posição de bit mo,S2 (isto é, b2) de um primeiro bit modulado, e o { (2/3) xN}esimo bit d2N/3-i/· o último bit no primeiro período, é mapeado para a segunda posição de bit m0,Si (isto é, bi) do primeiro bit modulado. O { (2/3) xN+1 }esimo bit d2N/3, o primeiro bit no segundo periodo da seqüência de palavra de código é mapeado para a primeira posição de bit mN/3-i,So (isto é, bN/3) do (N/3)esimo bit modulado, o último bit modulado, e o { (2/3) xN+2 }esimo bit d2N/3+i/ o segundo bit no segundo periodo é mapeado para a primeira posição de bit mN/3-2,So (isto é, bN-6) do {(N/3)-1}esimo mociu]_acio. 0 (N-l)esimo bit dN_2 no segundo periodo é mapeado para a primeira posição de bit mi,So (isto é, b3) do segundo bit modulado, e o Nesimo bit dN-i, o último bit no segundo periodo é mapeado para a primeira posição de bit m0.So (isto é, bo) do primeiro bit modulado. A Figura 16 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 9PSK em que um nivel de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 16, o mapeador de seqüência 130 fixa k para zero (k=0) na etapa 601. O mapeador de seqüência 130 determina, na etapa 602, se k é inferior a {(2/3)xN}. Se k for inferior a {(2/3)xN}, o mapeador de seqüência 130 efetua a operação da etapa 603. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 604. Na etapa 603, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (9) . Na etapa 604, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (10). As operações das etapas 603 e 604 são efetuadas repetidamente até que é determinado na etapa 605 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 605 que k é inferior a N, o mapeador de seqüência 130 aumenta k em 1 na etapa 606, e então retorna à etapa 602.

Versão B-2 (para modulação 16QAM) 1. O mapeador de seqüência 130 dispõe a seqüência de palavra de código de saida do codificador de canal ou do entrelaçador de canal na ordem da parte sistemática e da parte de paridade. 2. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para { (1/2) xN}esimo bits para as posições do quarto bit S3 e o segundo bit Si em cada um dos (N/4) bits modulados. 3. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes { (1/2) xN+1 }esimo ao Nesimo bits para as posições do terceiro bit S2 e do primeiro bit So em cada um dos (N/4) bits modulados.

Esses processos são resumidos nas Equações (11) e (12) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 17. bix(N-i)-2xk=dk, para k<(l/2)xN (11) b2x(N-i)-2xk=dk, para k>(l/2)xN (12) A Figura 17 ilustra a operação de rearrumação de bit para a modulação de 16QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 17, a seqüência de palavra de código compreendida de um fluxo de N-bits é dividido em um primeiro período e um segundo período. 0 primeiro período é a duração entre um primeiro bit do e o { (1/2) xN}esimo bit du/2-1 da seqüência de palavra de código, e o segundo período é a duração entre o { (1/2) xN+1 }esimo bit dN/2 e o Nesimo bit dN-i da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 4 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N/4 . 0 primeiro bit do no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit mN/4-i,S3 (isto é, bN-i) de um (N/4)esimo bit modulado, o último bit modulado, e o segundo bit di no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit mN/4_i,Si (isto é, bN_3) do último bit modulado. 0 terceiro bit d2 no primeiro período é mapeado para a quarta posição de bit mN/4_2,S3 (isto é, bN_5) de um { (N/4)-1 }esimo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a segunda posição de bit mN/4-2,Si (isto é, bN_7) do { (N/4)-1 }esimo bit modulado. 0 {(l/2)xN-1}esimo dN/2_2 no primeiro período é mapeado para a quarta posição de bit mo,S3 (isto é, b3) de um primeiro bit modulado, e o { (1/2) xN}esimo bit dN/2-i, o último bit no primeiro período é mapeado para a segunda posição de bit m0.Si (isto é, bi) do primeiro bit modulado. 0 { (1/2) xN+1 }esimo bit dN/2, o primeiro bit no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit mN/4-i,S2 (isto é, bN-2) de um (N/4)esimo bit modulado, o último bit modulado, e o { (1/2) xN+2 }esimo bit dN/2+i, o segundo bit no segundo período é mapeado para a primeira posição de bit mN/4_i,So (isto é, bN-4> do último bit modulado. 0 (N-l)esimo bit dN-2 no segundo período é mapeado para a terceira posição de bit mo,S2 (isto é, b2> do primeiro bit modulado, e o Nesimo bit dN-i, o último bit no segundo período é mapeado para a primeira posição de bit m0,So (isto é, bo) do primeiro bit modulado. A Figura 18 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 16QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 18, o mapeador de seqüência 130 fixa k para 0 (k=0) na etapa 701. O mapeador de seqüência 130 determina na etapa 702 se k é inferior a {(l/2)xN}. Se k for inferior a {(1/2)χΝ}, o mapeador de seqüência 130 efetua a operação da etapa 703. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 704. Na etapa 703, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (11) . Na etapa 704, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (12). As operações das etapas 703 e 704 são efetuadas repetidamente até ser determinado na etapa 7 05 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de código de palavra. Isto é, se é determinado na etapa 7 05 que k é inferior a N, o mapeador de seqüência 130 aumenta k por 1 na etapa 706, e então retorna à etapa 702.

Versão B-3 (para a modulação 64QAM) 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para { (1/3) xN}esimo bits para as posições do sexto bit S5 e o terceiro bit S2 em cada um dos (N/6) bits modulados. 2. Para os bits em um segundo periodo, o mapeador de seqüência 130 mapeia, em ordem inversa, o { (1/3) xN+1 }esimo ao { (2 / 3) xN}esimo bits para as posições do quinto bit S4 e do segundo bit Si em cada um dos (N/6) bits modulados. 3. Para os bits em um terceiro periodo, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes { (2/3) xN+1 }esimo ao Nesimo bits para as posições do quarto bit S3 e do primeiro bit So em cada um dos (N/6) bits modulados.

Esses processos são resumidos nas Equações (13) a (15) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 19. bix(N-i)-3xk=dk, para k<(l/3)xN (13) b2x(N-i)-3xk=dk, para (1/3) xN>< (2/3) xN (14) b3x(N-i)-3xk=dk, para k>(2/3)xN (15) A Figura 19 ilustra a operação de rearrumação de bit para a modulação de 64QAM em que um nivel de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Com referência à Figura 19, a seqüência de palavra de código compreendida de um fluxo de N-bits é dividida em um primeiro periodo e um segundo periodo. O primeiro periodo é a duração entre um primeiro bit do e o { (1/3) xN}esimo bit dN/3-i da seqüência de palavra de código. O segundo periodo é a duração entre o { (1/3) xN+1 }esimo bit dN/3 e o { (2/3) xNesimo bit d2N3-i da seqüência de palavra de código. O terceiro periodo é a duração entre o { (2/3) xN+1 }esimo bit d2N/3 e o Nesimo cjn_i ^a seqüência de palavra de código. Aqui, o bit modulado é compreendido de 6 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N/6. 0 primeiro bit do no primeiro período da seqüência de palavra de código é mapeado para a sexta posição de bit 11W6-1/S5 (isto é, bN-i) de um (N/6)esimo bit modulado, o último bit modulado, e o segundo bit di no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit mN/6-i,S2 (isto é, bN_4) do último bit modulado. 0 terceiro bit d2 no primeiro período é mapeado para a sexta posição de bit mN/6-2/Ss (isto é, bN-7) de um { (N/6)-1 }esimo bit modulado, e o quarto bit d3 no primeiro período é mapeado para a terceira posição de bit mN/6-2fS2 (isto é, bN_io) do { (N/6)-1 }esimo bit modulado. 0 {(l/3)xN- 1}esimo dN/3_2 no primeiro período é mapeado para a sexta posição de bit m0,Ss (isto é, bs) de um primeiro bit modulado, e o { (1/3) xN}esimo bit dN/3-i, o último bit no primeiro período é mapeado para a terceira posição de bit mo-S2 (isto é, b2> do primeiro bit modulado. 0 { (1/3) xN+1 }esimo bit dN/3, o primeiro bit no segundo período da seqüência de palavra de código é mapeado para a quinta posição de bit mN/6-i,S4 (isto é, bN-2> de um (N/6)esimo bit modulado, o último bit modulado, e o { (1/3) xN+2 }esimo bit dN/3+i, o segundo bit no segundo período é mapeado para a segunda posição de bit mN/6-i,Si (isto é, bN_5) do último bit modulado. 0 { (2/3) xN-1)esimo bit d2N/3-2 no segundo período da seqlüência de palavra de código é mapeado para a quinta posição de bit m0,S4 (isto é, b4) do primeiro bit modulado, e o { (2/3) xN}esimo bit d2N/3-:u o último bit no segundo período é mapeado para a segunda posição de bit mo,Si (isto é, bi) do primeiro bit modulado. 0 { (2/3) xN+1 }esimo bit d2N/3, o primeiro bit no terceiro período da seqüência de palavra de código é mapeado para a quarta posição de bit mN/6-i,S3 (isto é, bN-3) do (N/6)esimo bit modulado, o último bit modulado, e o { (2/3) xN+2 }esimo bit d2N/3+i/· o segundo bit no terceiro período é mapeado para a primeira posição de bit mN/6-i,So (isto é, bN_6) do último bit modulado. 0 (N-l)esimo bit dN_2 no terceiro período da seqüência de palavra de código é mapeado para a quarta posição de bit m0,S3 (isto é, b3) do primeiro bit modulado, e o Nesimo bit dN-i, o último bit no terceiro período é mapeado para a primeira posição de bit m0,So (isto é, bo) do primeiro bit modulado. A Figura 20 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 64QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 20, o mapeador de seqüência 130 fixa k para 0 (k=0) na etapa 801. O mapeador de seqüência 130 determina na etapa 802 se k é inferior a {(l/3)xN). Se k for inferior a {(1/3)χΝ), o mapeador de seqüência 130 efetua a operação da etapa 803. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 804 . O mapeador de seqüência 130 determina na etapa 804 se k é inferior a {(2/3)xN). Se k for maior que ou igual a {(l/3)xN) e inferior a {(2/3)xN), o mapeador de seqüência 130 efetua a operação da etapa 805. Caso contrário, o mapeador de seqüência 130 efetua a operação da etapa 806. Na etapa 803, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (13) . Na etapa 805, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (14) . Na etapa 806, o mapeador de seqüência 130 efetua o mapeamento de bit na seqüência de palavra de código de acordo com a Equação (15) . As operações das etapas 803, 805 e 806 são efetuadas repetidamente até ser determinado na etapa 807 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de código de palavra. Isto é, se é determinado na etapa 807 que k é inferior a N, o mapeador de seqüência 130 aumenta k por 1 na etapa 808, e então retorna à etapa 802.

Até agora, foi feita a descrição da operação de rearrumar os bits da seqüência de palavra de código de saída do codificador de canal ou do entrelaçador de canal antes da modulação de acordo com as versões da presente invenção. A seguir, será feita a descrição de uma operação de arrumar valores de saída do demodulador na ordem da seqüência de palavra de código original antes da decodificação de canal ou do desentrelaçamento de canal. A operação de arrumar os valores de saída do demodulador na ordem da seqüência de palavra de código original é alcançada ao efetuar, ao inverso, a operação de rearrumação descrita acima. Se a seqüência de saída do demodulador é representada por {qo, qi, . . ., qk#· · · ·, qN-2#· qN-i}, a seqüência arrumada na ordem original antes da decodificação de canal ou o desentrelaçamento de canal é representada por {po, pi, . . ., Pk, . . ., Ρν-2/Ρν-ι } r um subscrito do termo esquerdo b nas Equações (2) a (15) é representado por m, e o subscrito do termo direito d é representado por n, então o processo de arranjar valores de seqüência de saida do demodulador na ordem original antes da decodificação de canal ou do desentrelaçamento de canal pode ser expresso por qm=>pn,para todos m e n (contudo, m e n €{0,1,...,N-l}) (16) Versões com base na segunda perspectiva Será feita em separada uma descrição da operação de rearrumação de bit de acordo com versões da presente invenção para um caso em que a potência é alocada uniformemente à seqüência de palavra de código e outro caso em que níveis de potência diferentes são alocados à parte frontal e à parte traseira da seqüência de palavra de código. Ainda, será feita em separado a descrição de cada caso para 8PSK, 16QAM e 64QAM. Na descrição seguinte da operação de rearrumação de bit, será suposto que o número de bits modulados que constituem uma seqüência de bit modulado é N, e a seqüência de palavra de código antes da rearrumação, isto é, a seqüência de saída do codificador de canal ou do entrelaçador de canal é representada por {x(0),...,x(k),...,x(Nxm-1)}, e a seqüência de palavra de código após a rearrumação é representada por So(i) , . . .,Sm-i(i), em que i€ {0, . . . , N-l} . Ademais, será suposto que a seqüência de palavra de código antes da rearrumação está arrumada na ordem da parte sistemática e da parte de paridade. Se a seqüência de palavra de código não estiver arrumada na ordem da parte sistemática e da parte de paridade, um pré-processamento direto é incluído para arrumar a seqüência nesta ordem. C. Potência sendo alocada uniformemente à Seqüência de palavra de código Quando a potência é alocada uniformemente à seqüência de palavra de código, é possível atingir melhoramento de desempenho em termos de taxa de erro de pacote média ao utilizar o princípio de rearrumação intacta. A Figura 6 ilustra um caso em que a potência é alocada uniformemente à seqüência de palavra de código.

Versão C-l (para modulação 8PSK) Como foi mencionado anteriormente, 2 dos 3 bits que constituem um bit modulado por 8PSK têm confiabilidade mais alta do que o um bit restante. Se for suposto que o diagrama de constelação de sinal da Figura 3 é utilizado, o segundo bit Si e o terceiro bit S2 têm confiabilidade mais alta do que o primeiro bit So- Neste caso, a operação de rearrumar a seqüência de palavra de código de saída do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 da Figura 1 é efetuado conforme segue. 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia seqüencialmente primeiro para {2xN}esimo bits para as posições do segundo bit Si e do terceiro bit S2 em cada um dos N bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia seqüencialmente os restantes {2xN+l }esimo ao {3xN}esimo bits para a posição do primeiro bit So em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (17) a (19) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 21. SO (i)=x(2xN+i) (17) Sl(i)=x(2xi) (18) S2 (i)=x(2xi+l) (19) A Figura 21 ilustra a operação de rearrumação de bit para a modulação 9PSK em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Deve ser observado que esta operação de rearrumação de bit é idêntica à operação de rearrumação de bit mostrada na Figura 9.

Com referência à Figura 21, a seqüência de palavra de código compreendida de um fluxo de 3N-bits é dividida em um primeiro período e um segundo período. 0 primeiro período é a duração entre um primeiro bit x(0) e um {2xN}esimo bit x(2N-l) da seqüência de palavra de código, e o segundo período é a duração entre um {2xN+l }esimo bit x(2N) e o {3xN}esimo bit x(3N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 3 bits, e o número de bits modulados que correspondem à seqüência de palavra de código é N. 0 primeiro bit x(2N) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(0) de um primeiro bit modulado, o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, e o segundo bit x(l) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado. 0 segundo bit x(2N+l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So (1) do segundo bit modulado, o terceiro bit x(2) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(l) do segundo bit modulado, e o quarto bit x(3) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(1) do segundo bit modulado. 0 terceiro bit x(2N+2) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit S0 (2) do terceiro bit modulado, o quinto bit x(4) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(2) do terceiro bit modulado, e o sexto bit x(5) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(2) do terceiro bit modulado. 0 {3N-l}esimo bit x(3N-2) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-2) do (N-l)esimo bit modulado, o {2N- 3 jesimo x(2n-4) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-2) do (N-l)esimo bit modulado, e o {2N-2 }esimo bit x(2N-3}esimo x(2N-4) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-2) do (N-l)ésimo bit modulado, e o {2N-2}ésimo bit x(2N-3) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-2) do (N-l)esimo bit modulado. 0 {3xN}esimo bit x(3N-l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-l) do Nesimo bit modulado, o {2N-l}esimo bit x(2N-2) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo modulado, e o {2N}esimo bit x(2N-l) no primeiro periodo da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nesimo bit modulado. A Figura 22 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 8PSK em gue a potência é alocada uniformemente à següência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de següência 130 da Figura 1.

Com referência à Figura 22, na etapa 311, o mapeador de següência 130 fixa i para zero (i=0) . Na etapa 312, O mapeador de següência 130 efetua a operação de rearrumar os bits da següência de palavra de código nas posições de bits correspondentes do bit modulado de acordo com as Eguações (17) a (19) . Isto é, o mapeador de seqüência 130 mapeia o bit x(2xN+i) em um fluxo de bits da seqüência de palavra de código para a primeira posição de bit S0 (i) do iesimo bit modulado, mapeia o bit x(2xi) no fluxo de bits da seqüência de palavra de código para a segunda posição de bit Si(i) do j^esimo mociulado, e mapeia o bit x(2xi+l) no fluxo de bits da seqüência de palavra de código para a terceira posição de bit S2<i) do iesimo bit modulado. A operação da etapa 312 é efetuada repetidas vezes até ser determinado na etapa 313 que o mapeamento de bits foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 313 que i é inferior a N, o mapeador de seqüência 130 aumenta i por 1 na etapa 314 e então retorna à etapa 312.

Versão C-2 (para modulação 16QAM) Como foi mencionado anteriormente, 2 dos quatro bits que constituem um bit modulado de 16QAM têm confiabilidade mais alta do que os 2 bits restantes. Se for suposto que o diagrama de constelação de sinal da Figura 4 é utilizado, o segundo bit Si e o quarto bit S3 possuem confiabilidade mais alta do que o primeiro bit So e o terceiro bit S2. Neste caso, a operação de rearrumar a seqüência de palavra de código de saida do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 da Figura 1 é efetuado conforme segue. 1. Para os bits em um primeiro periodo, o mapeador de seqüência 130 mapeia seqüencialmente primeiro para {2xN}esimo bits para as posições do segundo bit Si e do quarto bit S3 em cada um dos N bits modulados. 2. Para os bits em um segundo periodo, o mapeador de seqüência 130 mapeia seqüencialmente os restantes {2xN+l }esimo ao {4xN}esimo bits para as posições do primeiro bit So e do terceiro bit S2 em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (20) a (23) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 23.

So (i)=x(2xN+2xi) (20) Si(i)=x(2xi) (21) S2 (i)=x(2xN+2xi+l) (22) S3(i) =x(2xi+l) (23) A Figura 23 ilustra a operação de rearrumação de bit para a modulação de 16QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Deve-se observar que esta operação de rearrumação de bits é idêntica à operação de rearrumação de bit mostrada na Figura 11.

Com referência à Figura 23, a seqüência de palavra de código compreendida de um fluxo de 4N-bits é dividida em um primeiro periodo e um segundo período. 0 primeiro período é a duração entre um primeiro bit x(0) e o {2xN}esimo bit x(2N-l) da seqüência de palavra de código, e o segundo período é a duração entre o {2xN+l }esimo bit x(2N) e o {4xN}esimo bit x(4N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 4 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N. 0 primeiro bit x(2N) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(0) de um primeiro bit modulado, o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, o segundo bit x(2N+l) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado, e o segundo bit x(l) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(0) do primeiro bit modulado. 0 terceiro bit x(2N+2) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(1) do segundo bit modulado, o terceiro bit x(2) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(l) do segundo bit modulado, o quarto bit x(2N+3) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(l) do segundo bit modulado, e o quarto bit x(3) no primeiroo período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(l) do segundo bit modulado. 0 {4N-3}esimo bit x(4N-4) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit S0(N-2) do (N-l)esimo bit modulado, o {2N-3 jesimo x(2n-4) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-2) do (N-l)ésimo bit modulado, o {4N-2}ésimo bit x(4N-3} no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-2) do (N-l)esimo bit modulado, e o {2N-2 }esimo bit x(2N-3) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(N-2) do (N-l)esimo bit modulado. 0 {4N-l}esimo bit x(4N-l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit S0(N-1) do Nesimo bit modulado, o {2N-l}esimo bit x(2N-2) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo bit modulado, o {4xN}esimo bit x(4N-l) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nesimo bit modulado, e o {2xN}esimo bit (2N-1) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(N-1) do Nesimo bit modulado. A Figura 24 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 16QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 24, na etapa 411, o mapeador de seqüência 130 fixa i para 0 (i=0) . Na etapa 412, o mapeador de seqüência 130 efetua a operação de rearrumar os bits da seqüência de palavra de código nas posições de bit correspondentes do bit modulado de acordo com as Equações (20) a (23) . Isto é, o mapeador de seqüência 130 mapeia o bit x(2xN+2xi) em um fluxo de bits da seqüência de palavra de código para a primeira posição de bit So(i) do iesimo bit modulado, mapeia o bit x(2xi) no fluxo de bits da seqüência de palavra de código para a segunda posição de bit Si(i) do iesim° bit modulado, mapeia o bit x(2xN+2xi+l) no fluxo de bits da seqüência de palavra de código para a terceira posição de bit S2(i) do iesimo bit modulado, e mapeia o bit x(2xi+l) no fluxo de bits da seqüência de palavra de código para a quarta posição de bit S3(i) do iesimo bit modulado. A operação da etapa 412 e efetuada repetidamente até ser determinado na etapa 413 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de código de palavra. Isto é, se é determinado na etapa 413 que i é inferior a N, o mapeador de seqüência 130 aumenta i por 1 na etapa 414, e então retorna à etapa 412.

Versão C-3 (para modulação de 64QAM) Como foi mencionado anteriormente, 2 dos 6 bits que constituem um bit modulado por 64QAM têm confiabilidade mais alta do que os dois pares restantes dos bits. Se for suposto que o diagrama de constelação de sinal da Figura 5 é utilizado, o terceiro bit S2 e o sexto bit S5 têm uma confiabilidade mais alta do que o segundo bit Si e o quinto bit S4, e o primeiro bit So e o quarto bit S3 têm a confiabilidade mais baixa. Neste caso, a operação de rearrumar a seqüência de palavra de código de saida do codificador de canal ou do entrelaçador de canal antes da modulação pelo mapeador de seqüência 130 é efetuada conforme segue. 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia seqüencialmente primeiro para {2xN}esimo bits para as posições do terceiro bit S2 e o sexto bit S5 em cada um dos N bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia seqüencialmente o {2xN+l }esimo ao {4xN}esimo bits para as posições do segundo bit Si e do quinto bit S4 em cada um dos N bits modulados. 3. Para os bits em um terceiro período, o mapeador de seqüência 130 mapeia seqüencialmente os restantes {4xN+l }esimo ao {6xN}esimo bits para as posições do primeiro bit So e do quarto bit S3 em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (24) a (2 9) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 25. 50 (i)=x(4xN+2xi) (24) 51 (i)=x(2xN+2xi) (25) 52 (i) =x (4xN+2xi) (26) 53 (i)=x(4xN+2xi+l) (27) 54 (i)=x(2xN+2xi+l) (28) S5(i)=x(2xi+1) (29) A Figura 25 ilustra a operação de rearrumação de bit para a modulação de 64QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Deve ser observado que esta operação de rearrumação de bit é idêntica à operação de rearrumação de bit mostrada na Figura 13.

Com referência à Figura 25, a seqüência de palavra de código compreendida de um fluxo de 6N-bits é dividida em um primeiro período, um segundo período e um terceiro período. 0 primeiro período é a duração entre um primeiro bit x(0) e o {2xN}esimo bit x(2N-l) da seqüência de palavra de código. 0 segundo período é a duração entre o {2xN+l }esimo bit x(2N) e o {4xN}esimo bit x(4N-l) da seqüência de palavra de código. 0 terceiro período é a duração entre o {4xN+l }esimo bit x(4N) e o {6xN}esimo bit x(6N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 6 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N. 0 primeiro bit x4N no terceiro período da seqüência de palavra de código é mapeado para a primeira posição de bit So (0) do primeiro bit modulado, o primeiro bit x(2N) no segundo período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado, o segundo bit x(4N+l) no terceiro período da seqüência de palavra de código é mapeado para a quarta posição de bit Sa(0) do primeiro bit modulado, 0 segundo bit x(2N+l) no segundo período da seqüência de palavra de código é mapeado para a quinta posição de bit S4(0) do primeiro bit modulado, e o segundo bit x(l) no primeiro período da seqüência de palavra de código é mapeado para a sexta posição de bit S5 (0) do primeiro bit modulado. Ο {6Ν-1 }esimo bit x(6N-2) no terceiro período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-l) do Nesimo bit modulado, o {4N-l}esimo bit x(4N-2) no segundo período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo bit modulado, o {2N-1)esimo bit x(2N-2) no primeiro período da seqlüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nésimo bit modulado, o {6xN}esimo bit x(6N-l) no segundo período da seqüência de palavra de código é mapeado para a quarta posição de bit Ss(N-l) do Nesimo bit modulado, o {4xN}esimo bit x(4N-l) no segundo período da seqüência de palavra de código é mapeado para a quinta posição de bit S4(N-1) do Nesimo bit modulado, e o {2xN}esimo bit x(2N-l) no primeiro período da seqüência de palavra de código é mapeado para a sexta posição de bit S5(N-1) do Nesimo bit modulado. A Figura 26 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 64QAM em que a potência é alocada uniformemente à seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 2 6, na etapa 511, o mapeador de seqüência 130 fixa i para 0 (i=0) . Na etapa 512. o mapeador de seqüência 130 efetua a operação de rearrumar os bits da seqüência de palavra de código nas posições de bit correspondentes do bit modulado de acordo com as Equações (24) a (29) . Isto é, o mapeador de seqüência 130 mapeia o bit x(4xN+2xi) no fluxo de bit da seqüência de palavra de código para a primeira posição de bit So(i) do iesimo bit modulado, mapeia o bit x(2xM+2xi) no fluxo de bit da seqüência de palavra de código para a segunda posição de bit Si(i) do iesimo bit modulado, mapeia o bit x(2xi) no fluxo de bit da seqüência de palavra de código para a terceira posição de bit S2(i) do iesimo bit modulado, mapeia o bit x(4xN+2xi+l) no fluxo de bit da seqüência de palavra de código para a quarta posição de bit Ss(i) do iesimo bit modulado, mapeia o bit x(2xN+2xi+l) no fluxo de bit da seqüência de palavra de código para a quinta posição de bit S4(i) do iesimo bit modulado, e mapeia o bit x(2xi+l) no fluxo de bit da seqüência de palavra de código para a sexta posição de bit Ss(i) do iesimo bit modulado. A operação da etapa512 é efetuada repetidamente até que é determinado na etapa 513 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 513 que i é inferior a N, o mapeador de seqüência 130 aumenta i em 1 na etapa 514, e então retorna à etapa 512. D. Niveis de potência diferentes sendo alocados à parte frontal e à parte traseira da seqüência de palavra de código Pode ser feita em separado a descrição da operação para o caso em que a potência é alocada não-uniformemente a seqüência de palavra de código para os dois casos seguintes.

No primeiro caso, é aplicado um nível de potência mais alto na parte frontal da seqüência de palavra de código, enquanto é aplicado um nível de potência mais baixo à parte traseira da seqüência de palavra de código. Essa alocação de potência é ilustrada na Figura 7. Neste caso, os bits de saida do codificador de canal ou do entrelaçador de canal são rearrumados no mesmo método que o utilizado quando a potência é alocada uniformemente à seqüência de palavra de código. Isto porque quando a potência é inevitavelmente alocada de modo não uniforme à seqüência de palavra de código, é preferível alocar o nível de potência mais alto à parte sistemática e o nível de potência mais baixo à parte de paridade para obter um desempenho melhor.

No segundo caso, ao contrário, é aplicado um nível de potência mais baixo à parte frontal da seqüência de palavra de código, enquanto é aplicado um nível de potência mais alto à parte traseira da seqüência de palavra de código. Essa alocação de potência é ilustrada na Figura 8. Neste caso, o método de rearrumação de bit utilizado quando a potência é alocada uniformemente à seqüência de palavra de código é modificado porque a alocação de um nível de potência mais alto à parte sistemática mostra melhor desempenho do que a alocação de um nível de potência mais alto à parte de paridade. Isto é, para alocar um nível de potência mais alto à parte sistemática, é necessário dispor uma parte específica da seqüência de palavra de código às posições de bit com a mesma confiabilidade em uma ordem que é inversa com relação à ordem conforme descrita nos casos acima. A operação deste caso será descrita com referência às técnicas de modulação respectivas.

Versão D-l (para modulação 8PSK) 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para {2xN}esimo bits para as posições do terceiro bit S2 e do segundo bit Si em cada um dos N bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes {2xN+l }esimo ao {3xN}esimo bits para a posição do primeiro bit So em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (30) a (32) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 27. S0 (N-l-i)=x(2xN+i) (30) Si(N-l-i)=x(2xi+l) (31) S2 (N-l-i) =x(2xi) (32) A Figura 27 ilustra uma operação de rearrumação de bit para a modulação 8PSK em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Deve ser observado que esta operação de rearrumação de bit é idêntica à operação de rearrumação de bit mostrada na Figura 15.

Com referência à Figura 27, a seqüência de palavra de código compreendida de um fluxo de 3N-bits é dividida em um primeiro período e um segundo período. O primeiro período é a duração entre um primeiro bit x(0) e o {2xN}esimo bit x(2N-l) da seqüência de palavra de código, e o segundo período é a duração entre o {2xN+l }esimo bit x(2N) e o {3xN}esimo bit x(3N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 3 bits, e o número de bits modulados que correspondem à seqüência de palavra de código é N. O {3xN}esimo bit x(3N-l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(0) do primeiro bit modulado, o {2xN}esimo bit x(2N-l) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, e o {2xN-l }esimo bit x(2N-2) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado. 0 {3xN-l }esimo bit x(3N-2) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(l) do segundo bit modulado, o {2xN-2 }esimo bit x(2N-3) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(l) do segundo bit modulado, e o {2xN-3 }esimo bit x(2N-4) no primeiro período da seqüência de palavra de código, é mapeado para a terceira posição de bit S2(l) do segundo bit modulado. 0 {3xN-2 }esimo bit x(3N-3) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(2) do terceiro bit modulado, o {2xN-4 }esimo bit x(2N-5) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(2) do terceiro bit modulado, e o {2xN-5 }esimo bit x(2N-6) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(2) do terceiro bit modulado. 0 segundo bit x(2N+l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-2) do (N-l)esimo bit modulado, o quarto bit x(3) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-2) do (N-l)esimo bit modulado, e o terceiro bit x(2) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-2) do (N-l)esimo bit modulado. 0 primeiro bit x(2N) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-l) do Nesimo bit modulado, o segundo bit x(l) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo bit modulado, e o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nesimo bit modulado. A Figura 28 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 8PSK em que um nível de potência mais alto alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 28, na etapa 611, o mapeador de seqüência 130 fixa i para zero (i=0) . Na etapa 612. o mapeador de seqüência 130 efetua a operação de rearrumar os bits da seqüência de palavra de código nas posições de bit correspondentes do bit modulado de acordo com as Equações (30) a (32) . Isto é, o mapeador de seqüência 130 mapeia o bit x(2xN+i) em um fluxo de bit da seqüência de palavra de código para a primeira posição de bit So(i) do {N-l-i} bit modulado, mapeia o bit x(2xi+l) no fluxo de bit da seqüência de palavra de código para uma segunda posição de bit Si (N-l-i) do {N-l-i }esimo bit modulado, e mapeia o bit x(2xi) no fluxo de bit da seqüência de palavra de código para a terceira posição de bit S2 (N-l-i) do {N-l-i}esimo bit modulado. A operação da etapa 612 é efetuada repetidamente até que é determinado na etapa 613 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 613 que i é inferior a N, o mapeador de seqüência 130 aumenta i em 1 na etapa 614, e então retorna à etapa 612.

Versão D-2 (para modulação 16QAM) 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para {2xN}esimo bits para as posições do quarto bit S3 e do segundo bit Si em cada um dos N bits modulados. 2. Para os bits em um segundo período, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes {2xN+l }esimo ao {4xN}esimo bits para as posições do terceiro bit S2 e do primeiro bit So em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (33) a (36) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 17.

So (N-l-i)=x(2xN+2xi+l) (33) Si(N-l-i)=x(2xi+l) (34) 52 (N-l-i)=x(2xN+2xi) (35) 53 (N-l-i) =x(2xi) (36) A Figura 29 ilustra a operação de rearrumação de bit para a modulação de 16QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Deve-se observar que esta operação de rearrumação de bit é idêntica à operação de rearrumação de bit mostrada na Figura 17.

Com referência à Figura 29, a seqüência de palavra de código compreendida de um fluxo de 4N-bits é dividida em um primeiro periodo e um segundo período. 0 primeiro período é a duração entre um primeiro bit x(0) e o {2xN}esimo bit x(2N-l) da seqüência de palavra de código, e o segundo período é a duração entre o {2xN+l }esimo bit x(2N) e o {4xN}esimo bit x(4N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 4 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N. 0 {4xN}esimo bit x(4N-l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(0) do primeiro bit modulado, o {2xN}esimo bit x(2N-l) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, o {4xN-l }esimo bit x(4N-2) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado, e o {2xN-l }esimo bit x(2N-2) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3 (0) do primeiro bit modulado. 0 {4xN-2 }esimo bit x(4N-3) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit so(l) do segundo bit modulado, o {2xN-2 }esimo bit x(2N-3) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(l) do segundo bit modulado, o {4xN-3 }esimo bit x(4N-4) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2<1) do segundo bit modulado, e o {2xN-3 }esimo bit x(2N-4) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3 (1) do segundo bit modulado. O quarto bit x(2N+3) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-2) de um (N-l)esimo bit modulado, o quarto bit x(3) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-2) do (N-l)esimo bit modulado, o terceiro bit x(2N+2) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2<N-2) do (N-l)esimo bit modulado, e o terceiro bit x(2) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(N-2) do (N-l)esimo bit modulado. 0 segundo bit x(2N+l) no segundo período da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-l) do Nesimo bit modulado, o segundo bit x(l) no primeiro período da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo bit modulado, o primeiro bit x(2N) no segundo período da seqüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nesimo bit modulado, e o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a quarta posição de bit S3(N-1) do Nesimo bit modulado. A Figura 30 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 16QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 30, na etapa 711, o mapeador de seqüência 130 fixa i para 0 (i=0) . Na etapa 712. o mapeador de seqüência 130 efetua a operação de rearrumar os bits da seqüência de palavra de código nas posições de bit correspondentes do bit modulado de acordo com as Equações (33) a (36) . Isto é, o mapeador de seqüência 130 mapeia o bit x(2xN+2xi+l) no fluxo de bit da seqüência de palavra de código para a primeira posição de bit So(N-l-i) do {N-l-ilesimo modu]_ado, mapeia o bit x(2xi+l) no fluxo de bit da seqüência de palavra de código para a segunda posição de bit Si (N-l-i) do {N-l-i}esimo bit modulado, mapeia o bit x(2xN+2xi) no fluxo de bit da seqüência de palavra de código para a terceira posição de bit S2 (N-l-i) do {N-l-ilesimo modulado, e mapeia o bit x(2xi) no fluxo de bit da seqüência de palavra de código para a quarta posição de bit S3 (N-l-i) do {N-l-i}esimo bit modulado. A operação da etapa 712 é efetuada repetidamente até que é determinado na etapa 713 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 713 que i é inferior a N, o mapeador de seqüência 130 aumenta i em 1 na etapa 714, e então retorna à etapa 712.

Versão D-3 (para modulação 64QAM) 1. Para os bits em um primeiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, primeiro para {2xN}esimo bits para as posições do sexto bit S5 e do terceiro bit S2 em cada um dos N bits modulados. 2. Para os bits no segundo período, o mapeador de seqüência 130 mapeia, em ordem inversa, o {2xN+l }esimo ao {4xN}esimo bits para as posições do quinto bit S4 e do segundo bit Si em cada um dos N bits modulados. 3. Para os bits no terceiro período, o mapeador de seqüência 130 mapeia, em ordem inversa, os restantes {2xN+l }esimo ao {4xN}esimo bits para as posições do quinto bit S4 e do segundo bit Si em cada um dos N bits modulados.

Esses processos são resumidos nas Equações (37) a (42) . Os bits da seqüência de palavra de código antes da rearrumação são rearrumados como é mostrado na Figura 31. 50 (N-l-i)=x(4xN+2xi+l) (37) 51 (N-l-i)=x(2xN+2xi+l) (38) 52 (N-l-i) =x(2xi+l) (39) 53 (N-l-i)=x(4xN+2xi) (40) 54 (N-l-i)=x(2xN+2xi) (41) 55 (N-l-i) =x(2xi) (42) A Figura 31 ilustra a operação de rearrumação de bit para a modulação de 64QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Deve-se observar que esta operação de rearrumação de bit é idêntica à operação de rearrumação de bit mostrada na Figura 19.

Com referência à Figura 31, a seqüência de palavra de código compreendida de um fluxo de 6N-bits é dividida em um primeiro período, um segundo período, e um terceiro período. O primeiro período é a duração entre o primeiro bit x(0) e o {2xN}esimo bit x(2N-l) da seqüência de palavra de código. O segundo período é a duração entre o {2xN+l }ésimo bit x (2N) e o {4xN}ésimo bit x(4N-l) da seqüência de palavra de código. O terceiro período é a duração entre o {4xN+l}ésimo bit x (4N) e o {6xN}ésimo bit x(6N-l) da seqüência de palavra de código. Aqui, o bit modulado é compreendido de 6 bits, e o número de bits modulados correspondentes à seqüência de palavra de código é N. 0 {6xN}esimo bit x(6N-l) no terceiro periodo da seqüência de palavra de código é mapeado para a primeira posição de bit So(0) do primeiro bit modulado, o {4xN}esimo bit x(4N-l) no segundo periodo da seqüência de palavra de código é mapeado para a segunda posição de bit Si(0) do primeiro bit modulado, o {2xN}esimo bit x(2N-l) no primeiro periodo da seqüência de palavra de código é mapeado para a terceira posição de bit S2(0) do primeiro bit modulado, o {6xN-l }esimo bit x(6N-2) no terceiro periodo da seqüência de palavra de código é mapeado para a quarta posição de bit S3 (0) do primeiro bit modulado, o {4N-1 }esimo bit x(4N-2) no segundo periodo da seqüência de palavra de código é mapeado para a quinta posição de bit S4(0) do primeiro bit modulado, e o {2N-l}esimo bit x(2N-2) no primeiro periodo da seqüência de palavra de código é mapeado para a sexta posição de bit Ss(0) do primeiro bit modulado. O segundo bit x(4N+l) no terceiro periodo da seqüência de palavra de código é mapeado para a primeira posição de bit So(N-l) do Nesimo bit modulado, o segundo bit x(2N+l) no segundo periodo da seqüência de palavra de código é mapeado para a segunda posição de bit Si(N-l) do Nesimo bit modulado, o segundo bit x(l) no primeiro periodo da seqlüência de palavra de código é mapeado para a terceira posição de bit S2(N-1) do Nésimo bit modulado, o primeiro bit x(4N) no terceiro periodo da seqüência de palavra de código é mapeado para a quarta posição de bit S3(N-1) do Nesimo bit modulado, o primeiro bit x(2N) no segundo periodo da seqüência de palavra de código é mapeado para a quinta posição de bit S4(N-1) do Nesimo bit modulado, e o primeiro bit x(0) no primeiro período da seqüência de palavra de código é mapeado para a sexta posição de bit S5(N-1) do Nesimo bit modulado. A Figura 32 ilustra o procedimento para efetuar a operação de rearrumação de bit para a modulação 64QAM em que um nível de potência mais alto é alocado à parte traseira da seqüência de palavra de código de acordo com uma versão da presente invenção. Este procedimento é efetuado pelo mapeador de seqüência 130 da Figura 1.

Com referência à Figura 32, na etapa 811, o mapeador de seqüência 130 fixa i para 0 (i=0) . Na etapa 812. o mapeador de seqüência 130 efetua a operação de rearrumar os bits da seqüência de palavra de código nas posições de bit correspondentes do bit modulado de acordo com as Equações (37) a (42) . Isto é, o mapeador de seqüência 130 mapeia o bit x(4xN+2xi+l) no fluxo de bit da seqüência de palavra de código para a primeira posição de bit So(N-l-i) do {N-l- ilesimo modulado, mapeia o bit x(2xM+2xi+l) no fluxo de bit da seqüência de palavra de código para a segunda posição de bit Si(N-l-i) do {N-l-i}esimo bit modulado, mapeia o bit x(2xi+l) no fluxo de bit da seqüência de palavra de código para a terceira posição de bit S2(N-l-i) do {N-l- ilesimo modulado, mapeia o bit x(4xN+2xi) no fluxo de bit da seqüência de palavra de código para a quarta posição de bit S3 (N-l-i) do {N-l-i }esimo bit modulado, mapeia o bit x(2xN+2xi) no fluxo de bit da seqüência de palavra de código para a quinta posição de bit S4 (N-l-i) do {N-l-i }esimo bit modulado, e mapeia o bit x(2xi) no fluxo de bit da seqüência de palavra de código para a sexta posição de bit Ss(N-l-i) do {N-l-i}esimo bit modulado. A operação da etapa 812 é efetuada repetidamente até que é determinado na etapa 813 que o mapeamento de bit foi efetuado por completo em todos os bits da seqüência de palavra de código. Isto é, se é determinado na etapa 813 que i é inferior a N, o mapeador de seqüência 130 aumenta i em 1 na etapa 814, e então retorna à etapa 812.

Até agora, foi feita a descrição da operação de rearrumar os bits da seqüência de palavra de código emitida do codificador de canal ou do entrelaçador de canal antes da modulação de acordo com as versões da presente invenção. A seguir, será feita uma descrição da operação de arrumar valores de saida do demodulador na ordem da seqüência de palavra de código original antes da decodificação de canal ou do desentrelaçamento de canal. A operação de dispor os valores de saida do demodulador na ordem da seqüência original de palavra de código é obtida ao efetuar de modo inverso a operação de rearrumação descrita acima. Se uma seqüência de saida do demodulador é representada por {tO(i),...,tm-1(i)} (em que i€{0,...,N-l}) e a seqüência disposta na ordem original antes da decodificação de canal ou o desentrelaçamento de canal é representada por {yO,...,yk,...,yNxm-1}, então o método de dispor os valores de saida do demodulador na ordem original antes da decodificação de canal ou o desentrelaçamento de canal pode ser expresso pelo deslocamento dos termos direitos das Equações (17) a (42) para os termos esquerdos enquanto substitui 'y' por 'x', e deslocar os termos esquerdos para os termos direitos enquanto substitui 't' por 's'. Por exemplo, a Equação (42) pode ser mudada para y(2xi)=t5(N-l-i), e utilizada na disposição dos valores de saida do demodulador na ordem original.

Análise de desempenho A Figura 33 ilustra o desempenho da taxa média de erros de bit da presente invenção em comparação com aquela da tecnologia anterior para a modulação 8PSK no caso em que a potência é alocada uniformemente para a seqüência de palavra de código. A Figura 34 ilustra o desempenho da taxa média de erros de pacote da presente invenção em comparação com aquela da tecnologia anterior para a modulação 8PSK no caso em que a potência é alocada uniformemente a uma seqüência de palavra de código. A Figura 35 ilustra o desempenho médio da taxa de erro de bit da presente invenção em comparação com aquela da tecnologia anterior para a modulação 16WAM no caso em que a potência é alocada uniformemente a uma seqüência de palavra de código. A Figura 36 ilustra o desempenho médio da taxa de erro de pacote da presente invenção em comparação com aquela da tecnologia anterior para a modulação 16WAM no caso em que a potência é alocada uniformemente a uma seqüência de palavra de código. É observado das Figuras 33 a 36 que os bits de seqüência de palavra de código rearrumados de acordo com as versões da presente invenção mostram melhor desempenho que os bits de seqüência de palavra de código não rearrumados da tecnologia anterior.

Como é descrito acima, o sistema de comunicação que utiliza modulação multi-nivel tendo um nivel de modulação mais alto do que a modulação QPSK de acordo com a presente invenção rearruma os bits da seqüência de palavra de código de salda do codificador de canal ou do entrelaçador de canal antes da modulação, tal que os bits pertencentes a uma parte sistemática são dispostos em posições de bit com confiabilidade mais alta dos bits que constituem o bit modulado multi-nivel, e dispor os valores de salda do demodulador na ordem original antes da decodificação de canal ou desentrelaçamento de canal, contribuindo assim para o melhoramento da taxa média de erro de bit e da taxa média de erro de pacote. Além disso, o método de rearrumação de seqüência de acordo com a presente invenção pode ser implementado sem um aumento na complexidade do sistema e retardo no tempo.

Embora a invenção tenha sido mostrada e descrita com referência a uma certa versão preferida da mesma, será compreendido por aqueles habilitados na tecnologia que várias mudanças na forma e nos detalhes podem ser nela feitos sem desviar do espirito e escopo da invenção conforme definida pelas reivindicações anexas. Por exemplo, embora a invenção tenha sido descrita com referência às modulações 8PSK, 16QAM e 64QAM, o método de rearrumação de seqüência de acordo com a presente invenção também pode ser aplicado a outras modulações.

REIVINDICAÇÕES

Claims

1. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits para modulação 8PSK, Modulação por deslocamento de fase 8-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa, em que o fluxo de bits emitido do codificador turbo é compreendido por N bits, o primeiro período incluindo o primeiro ao { (2/3) xN}esimo bits, e o segundo período incluindo o { (2/3)xN+l}ésimo bits ao Nésimo bits; e mapear sequencialmente (603, 604) os bits existentes no primeiro período para posições de bits com confiabilidade mais alta e os bits existentes no segundo período para posições de bits com confiabilidade mais baixa em um fluxo de bits rearrumados, o fluxo de bits rearrumados compreendendo segmentos de 3 bits consecutivos representando as posições de bit de cada bit para a modulação 8PSK.

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de compreender ainda entrelaçar o fluxo de bits do codificador turbo através de um entrelaçador, e em que a etapa de divisão é realizada no fluxo de bits entrelaçado.

3. Método, de acordo com a reivindicação 1, caracterizado pelo fato de compreender ainda a etapa de modular o fluxo de bits rearrumados com 8PSK.

4. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b3x(N-l)-3xk=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

5. Método, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de as posições de bit com confiabilidade mais alta incluem a segunda e terceira posições de bit nos segmentos de 3 bits consecutivos no fluxo de bits rearrumados que representam a posição de bit de cada um dos bits para a modulação 8PSK.

6. Método, de acordo com qualquer uma das reivindicações 1 a 5, caracterizado pelo fato das posições de bit com confiabilidade mais baixa incluem uma primeira posição de bit nos segmentos de 3 bits consecutivos no fluxo de bits rearrumados que representam a posição de bit de cada um dos bits para a modulação 8PSK.

7. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados às posições de bit com confiabilidade mais alta determinada por b3xLk/2J + (k mod 2)+l=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, k indica posições dos bits, Ά mod B' indica um resto obtido pela divisão de A por B, e indica uma integral máxima inferior a X.

8. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por blx(N-l)-(3xLk/2J + (k mod 2)=dfc em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, k indica posições dos bits, Ά mod B' indica um resto obtido pela divisão de A por B, e LxJ indica uma integral máxima inferior a X.

9. Método, de acordo com qualquer uma das reivindicações 1 a 3, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b3xk-2xN=dfc em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

10. Método para mapear um fluxo de bits emitidos de um codificador turbo para um fluxo de bits para modulação 16QAM, Modulação de Amplitude de Quadratura 16-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa, em que quando o fluxo de bits emitido do codificador turbo é compreendido por N bits, o primeiro período inclui o primeiro ao { (1/2) xN}esimo bits, e o segundo período inclui o { (l/2)xN+l}ésimo bits ao Nésimo bits; e mapear sequencialmente (703, 704) os bits existentes no primeiro período às posições de bit com confiabilidade mais alta e os bits existentes no segundo período às posições de bit com confiabilidade mais baixa em um fluxo de bits rearrumados, o fluxo de bits rearrumados compreendendo segmentos de 4 bits consecutivos representando as posições de bit de cada bit para a modulação 16QAM.

11. Método, de acordo com a reivindicação 10, caracterizado pelo fato de compreender ainda entrelaçar o fluxo de bits do codificador turbo através de um entrelaçador, e em que a etapa de divisão é realizada no fluxo de bits entrelaçado.

12. Método, de acordo com a reivindicação 10, caracterizado pelo fato de compreender ainda a etapa de modular o fluxo de bits rearrumados com 16QAM.

13. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de as posições de bit com confiabilidade mais alta incluem a segunda e a quarta posições de bit nos segmentos de 4 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 16QAM.

14. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de as posições de bit com confiabilidade mais baixa incluem a primeira posição de bit e a terceira posição de bit no segmento de 4 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 16QAM.

15. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por b2xk-0xN+l=d]c em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

16. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por blx(N-l)-2xk=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

17. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b2xk-lxN+0=d]c em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

18. Método, de acordo com qualquer uma das reivindicações 10 a 12, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b2x(N-l)-2xk=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

19. Método para mapear um fluxo de bits emitidos de um codificador turbo para um fluxo de bits para modulação 64QAM, Modulação de Amplitude de Quadratura 64-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período, um segundo período e um terceiro período, em que o primeiro período inclui bits com prioridade mais alta, o segundo período inclui bits com prioridade mais baixa e o terceiro período inclui bits tendo prioridade mais baixa do que os bits no primeiro período e tendo prioridade mais alta do que os bits no segundo período, em que quando o fluxo de bits emitidos do codificador é compreendido de N bits, o primeiro período inclui o primeiro ao {(l/3)x N}esimo bits, o segundo período inclui { (2/3) xN+1 }esimo ao Nesimo bits, e o terceiro período inclui { (1/3) x N+l) }ésimo ao { (2/3)xN}ésimo bits; e mapear sequencialmente (803, 805) os bits existentes no primeiro período às posições de bit com confiabilidade mais alta e os bits existentes no segundo período às posições de bit com confiabilidade mais baixa em um fluxo de bits rearrumados, e mapear sequencialmente (806) os bits existentes no terceiro período às posições de bit no fluxo de bits rearrumados tendo confiabilidade mais baixa do que as posições de bit com confiabilidade mais alta e tendo uma confiabilidade mais alta do que as posições de bit com confiabilidade mais baixa, pelo que o fluxo de bits rearrumados compreende segmentos de 6 bits consecutivos que representam as posições de bit de cada um dos bits para a modulação 64QAM .

20. Método, de acordo com a reivindicação 19, caracterizado pelo fato de compreender ainda entrelaçar o fluxo de bits do codificador turbo através de um entrelaçador, e em que a etapa de divisão é realizada no fluxo de bits entrelaçado.

21. Método, de acordo com a reivindicação 19, caracterizado pelo fato de compreender ainda a etapa de modular o fluxo de bits rearrumados com 64QAM.

22. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de as posições de bit com confiabilidade mais alta incluem a terceira e a sexta posições de bit nos segmentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 64QAM.

23. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de as posições de bit com confiabilidade mais baixa incluem a segunda e a quinta posições de bit nos segmentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 64QAM.

24. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de que as posições de bit que correspondem aos bits existentes no terceiro período incluem a primeira e a quarta posições de bit nos segmentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para 64QAM.

25. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por b3xk-0xN+2=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

26. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no primeiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por blx (N-l) -3xk=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

27. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b3xk-2xN+0=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

28. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no segundo período serem mapeados para as posições de bit com confiabilidade mais baixa determinada por b3x (N-l) -3xk=d]c em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

29. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no terceiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por b3xk-lxN+l=dk em que d indica os bits existentes no terceiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

30. Método, de acordo com qualquer uma das reivindicações 19 a 21, caracterizado pelo fato de os bits existentes no terceiro período serem mapeados para as posições de bit com confiabilidade mais alta determinada por b2x (N-l) -3xk=dk em que d indica os bits existentes no terceiro período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

31. Aparelho de transmissão em um sistema de comunicação, compreendendo: um codificador turbo (110) adaptado para emitir um fluxo de bits; um mapeador de seqüência (130) adaptado para mapear o fluxo de bits do codificador turbo (110) para um fluxo de bits rearrumados; e um modulador (140) adaptado para modular os bits do fluxo de bits rearrumados de acordo com uma modulação 8PSK, Modulação por deslocamento de fase 8-ária; o aparelho de transmissão caracterizado pelo fato de: o mapeador de seqüência (130) ser adaptado para dividir um fluxo de bits do codificador turbo (110) em pelo menos um primeiro período e um segundo período, o primeiro período incluindo bits com prioridade mais alta e o segundo período incluindo bits com prioridade mais baixa, em que o fluxo de bits emitidos do codificador turbo é compreendido de N bits, o primeiro período inclui o primeiro ao { (2/3)x N}esimo bits, e o segundo período inclui {(2/3)x N+l}esimo ao Nésimo bits; e ser adaptado para mapear sequencialmente os bits existentes no primeiro período às posições de bit com confiabilidade mais alta e os bits existentes no segundo período às posições de bit com confiabilidade mais baixa em um fluxo de bits rearrumados, o fluxo de bits rearrumados compreendendo segmentos de 3 bits consecutivos que representam as posições de bit de cada um dos bits para modulação 8PSK.

32. Aparelho de transmissão, de acordo com a reivindicação 31, caracterizado pelo fato de compreender ainda um entrelaçador adaptado para entrelaçar o fluxo de bits do codificador turbo, e o mapeador de seqüência sendo adaptado para dividir o fluxo de bits entrelaçados do entrelaçador.

33. Aparelho de transmissão, de acordo com a reivindicação 31 ou 32, caracterizado pelo fato de o modulador ser adaptado para modular o fluxo de bits rearrumados com 8PSK.

34. Aparelho de transmissão, de acordo com a reivindicação 31 ou 32, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo período para as posições de bit com confiabilidade mais baixa determinada por b3x (N-l) -3xk=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

35. Aparelho de transmissão, de acordo com a reivindicação 31 ou 32, caracterizado pelo fato de que as posições de bit com confiabilidade mais alta incluem a segunda e a terceira posições de bit nos segmentos de 3 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 8PSK.

36. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 31 a 35, caracterizado pelo fato de que as posições de bit com confiabilidade mais baixas inclui a primeira posição de bit nos segmentos de 3 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 8PSK.

37. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 31 a 33, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por b3xLk/2J + (k mod 2)+l=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, k indica posições dos bits, Ά mod B' indica um resto obtido pela divisão de A por B, e indica uma integral máxima inferior a X.

38. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 31 a 33, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por blx(N-l)-(3xLk/2J + (k mod 2)=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, k indica posições dos bits, Ά mod B' indica um resto obtido pela divisão de A por B, e LxJ indica uma integral máxima inferior a X.

39. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 31 a 33, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo período para as posições de bit com confiabilidade mais baixa determinada por b3xk-2xN=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

40. Aparelho de transmissão em um sistema de comunicação compreendendo: um codificador turbo (110) adaptado para emitir um fluxo de bits; um mapeador de seqüência (130) adaptado para mapear o fluxo de bits do codificador turbo para um fluxo de bits rearrumados; e um modulador (140) adaptado para modular os bits do fluxo de bits rearrumados de acordo com uma modulação 16QAM, Modulação de Amplitude de Quadratura 16-ária; o aparelho de transmissão caracterizado pelo fato de: o mapeador de seqüência (130) ser adaptado para dividir um fluxo de bits do codificador turbo (110) em pelo menos um primeiro período e um segundo período, o primeiro período incluindo bits com prioridade mais alta e o segundo período incluindo bits com prioridade mais baixa, em que quando o fluxo de bits emitidos do codificador turbo é compreendido de N bits, o primeiro período inclui o primeiro ao { (1/2) xN}esimo bits, e o segundo período inclui { (l/2)xN+l}ésimo ao Nésimo bits; e ser adaptado para mapear sequencialmente os bits existentes no primeiro período às posições de bit com confiabilidade mais alta e os bits existentes no segundo período às posições de bit com confiabilidade mais baixa em um fluxo de bits rearrumados, o fluxo de bits rearrumados compreendendo segmentos de 4 bits consecutivos que representam as posições de bit de cada um dos bits para modulação 16QAM.

41. Aparelho de transmissão, de acordo com a reivindicação 40, caracterizado pelo fato de o modulador ser adaptado para modular o fluxo de bits rearrumados com 16QAM.

42. Aparelho de transmissão, de acordo com a reivindicação 40 ou 41, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo periodo para as posições de bit com confiabilidade mais baixa determinada por b2x (N-l) -2xk=dk em que d indica os bits existentes no segundo periodo, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

43. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 40 a 42, caracterizado pelo fato de as posições de bit com confiabilidade mais alta incluem a segunda e a quarta posições de bit nos segmentos de 4 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 16QAM.

44. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 40 a 42, caracterizado pelo fato de as posições de bit com confiabilidade mais baixa incluem a primeira e a terceira posições de bit nos segmentos de 4 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 16QAM.

45. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 40 a 42, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por b2xk-0xN+l=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

46. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 40 a 42, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por blx(N-l)-2xk=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

47. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 40 a 42, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo período para as posições de bit com confiabilidade mais baixa determinada por b2xk-lxN+0=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

48. Aparelho de transmissão em um sistema de comunicação compreendendo: um codificador turbo (110) adaptado para emitir um fluxo de bits; um mapeador de seqüência (130) adaptado para mapear o fluxo de bits do codificador turbo para um fluxo de bits rearrumados; e um modulador (140) adaptado para modular os bits do fluxo de bits rearrumados de acordo com uma modulação 64QAM, Modulação de Amplitude de Quadratura 64-ária; o aparelho de transmissão caracterizado pelo fato de: o mapeador de seqüência (130) ser adaptado para dividir um fluxo de bits do codificador turbo (110) em pelo menos um primeiro período, um segundo período, e um terceiro período, o primeiro período incluindo bits com prioridade mais alta, o segundo período incluindo bits com prioridade mais baixa, e o terceiro período incluindo bits com prioridade mais baixa que os bits no primeiro período e prioridade mais alta que os bits no segundo período, em que quando o fluxo de bits emitidos do codificador turbo é compreendido de N bits, o primeiro período inclui o primeiro ao {(l/3)x N}esimo bits, o segundo período inclui {(2/3)x N+l}esimo ao Nesimo bits, e o terceiro período inclui { (1/3) x N+l}ésimo ao { (2/3) x N}ésimo bits; e ser adaptado para mapear sequencialmente os bits existentes no primeiro período às posições de bit com confiabilidade mais alta, os bits existentes no segundo período às posições de bit com confiabilidade mais baixa em um fluxo de bits rearrumados, e os bits existentes no terceiro período às posições de bit luxo de bits rearrumados tendo confiabilidade mais baixa que as posições de bit com confiabilidade mais alta e tendo confiabilidade mais alta que as posições de bits com confiabilidade mais baixa, o fluxo de bits rearrumados compreendendo segmentos de 6 bits consecutivos que representam as posições de bit dos bits para modulação 16QAM.

49. Aparelho de transmissão, de acordo com a reivindicação 48, caracterizado pelo fato de o modulador ser adaptado para modular o fluxo de bits rearrumados com 16QAM.

50. Aparelho de transmissão, de acordo com a reivindicação 48 ou 49, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no terceiro período para as posições de bit com confiabilidade mais alta determinada por b2x (N-l) -3xk=dk em que d indica os bits existentes no terceiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

51. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de que as posições de bit com confiabilidade mais alta incluem a terceira e a sexta posições de bit nos seguimentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 64QAM.

52. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de que as posições de bit com confiabilidade mais baixa incluem a segunda e a quinta posições de bit nos seguimentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 64QAM.

53. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de que as posições de bits que correspondem aos bits existentes no terceiro período incluem a primeira e a quarta posições de bit nos seguimentos de 6 bits consecutivos no fluxo de bits rearrumados que representam as posições de bit de cada um dos bits para a modulação 64QAM.

54. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por b3xk-0xN+2=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

55. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no primeiro período para as posições de bit com confiabilidade mais alta determinada por blx (N-l) -3xk=dk em que d indica os bits existentes no primeiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

56. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo período para as posições de bit com confiabilidade mais baixa determinada por b3xk-2xN+0=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

57. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no segundo período para as posições de bit com confiabilidade mais baixa determinada por b3x (N-l) -3xk=dk em que d indica os bits existentes no segundo período, b indica os bits com confiabilidade mais baixa, e k indica posições dos bits.

58. Aparelho de transmissão, de acordo com qualquer uma das reivindicações 48 a 50, caracterizado pelo fato de o mapeador de seqüência ser adaptado para mapear os bits existentes no terceiro período para as posições de bit com confiabilidade mais alta determinada por b3xk-lxN+l=dk em que d indica os bits existentes no terceiro período, b indica os bits com confiabilidade mais alta, e k indica posições dos bits.

59. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 8PSK, Modulação por deslocamento de fase 8-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa; e mapear (312) cada bit do fluxo de bits do codificador turbo para uma das 3 posições de bit de um bit da modulação 8PSK, pelo qual os bits do fluxo rearrumado são determinados por: S0(i)=x(2N+i) Si(i)=x(2i) S2 (i) =x (2i+l) onde x(0) ... x(2N-l) indicam os bits do primeiro periodo, x(2N)... x(3N-l) indicam os bits do segundo periodo, o número de bits no fluxo de bits emitido do codificador turbo é 3N, So(i) indica um primeiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, Si(i) indica um segundo bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, S2(i) indica um terceiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, e i indica os bits de modulação PSK 8-ária e se estende de 0 a N-l.

60. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 16QAM, Modulação de Amplitude de Quadratura 16-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro periodo e um segundo periodo, em que o primeiro periodo inclui bits com prioridade mais alta e o segundo periodo inclui bits com prioridade mais baixa; e mapear (412) cada bit do fluxo de bits do codificador turbo para uma das 4 posições de bit de um bit da modulação 16QAM, pelo qual os bits do fluxo rearrumado são determinados por: Sq (i)=x(2N+2i) Si(i)=x(2i) S2(i) =x(2N+2Í+1) S3(i)=x(2i+l) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 4N, So(i) indica um primeiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, Si(i) indica um segundo bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S2(i) indica um terceiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S3 (i) indica um quarto bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, e i indica os bits de modulação 16QAM e se estende de 0 a N-l.

61. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 64QAM, Modulação de Amplitude de Quadratura 64-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período, um segundo período, e um terceiro período, em que o primeiro período inclui bits com prioridade mais alta, o segundo período inclui bits com prioridade mais baixa, e o terceiro período inclui bit bits com prioridade mais baixa que os bits no primeiro período e tendo prioridade mais alta que os bits no segundo período; e mapear (512) cada bit do fluxo de bits do codificador turbo para uma das 6 posições de bit de um bit da modulação 64QAM, pelo qual os bits do fluxo rearrumado são determinados por: S0(i)=x(4N+2Í) Si(i)=x(2N+2Í) S2(i)=x(2i) S3(i) =x(4N+2Í+1) S4(i) =x(2N+2Í+1) S5(i)=x(2i+l) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, x(4N)... x(6N-l) indicam os bits do terceiro período, o número de bits no fluxo de bits emitido do codificador turbo é 6N, So(i) indica um primeiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, Si(i) indica um segundo bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S2(i) indica um terceiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S3(i) indica um quarto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, 84(1) indica um quinto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S5(i) indica um sexto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM e i indica os bits de modulação 64QAM e se estende de 0 a N-l.

62. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 3 posições de bit de um bit da modulação 8PSK, pelo qual os bits do fluxo rearrumado são determinados por: S0(i)=x(2N+i) Si(i)=x(2i) S2 (i) =x (2i+l) onde x(0) ... x(2N-l) indicam os bits do primeiro periodo, x(2N)... x(3N-l) indicam os bits do segundo periodo, o número de bits no fluxo de bits emitido do codificador turbo é 3N, So(i) indica um primeiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, Si(i) indica um segundo bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, S2(i) indica um terceiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, e i indica os bits de modulação PSK 8-ária e se estende de 0 a N-l; e um modulador para modulação 8PSK dos bits mapeados.

63. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro periodo e um segundo periodo, em que o primeiro periodo inclui bits com prioridade mais alta e o segundo periodo inclui bits com prioridade mais baixa, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 4 posições de bit de um bit da modulação 16QAM, pelo qual os bits do fluxo rearrumado são determinados por: So (i)=x(2N+2i) Si(i)=x(2i) S2 (i)=x(2N+2Í+1) S3(i)=x(2i+l) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 4N, So(i) indica um primeiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, Si(i) indica um segundo bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S2<i) indica um terceiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S3 (i) indica um quarto bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, e i indica os bits de modulação 16QAM e se estende de 0 a N-l;e um modulador para modulação 16QAM dos bits mapeados.

64. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro período, um segundo período, e um terceiro período, em que o primeiro período inclui bits com prioridade mais alta, o segundo período inclui bits com prioridade mais baixa, e o terceiro período inclui bit bits com prioridade mais baixa que os bits no primeiro período e tendo prioridade mais alta que os bits no segundo período, para mapear cada bit dos bits no primeiro período para posições de bit de uma Modulação de amplitude de quadratura 64-ária, 64QAM, bit de modulação com alta confiabilidade, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 6 posições de bit de um bit da modulação 64QAM, pelo qual os bits do fluxo rearrumado são determinados por: S0(i)=x(4N+2Í) Si(i)=x(2N+2Í) S2(i)=x(2i) S3(i) =x(4N+2Í+1) S4(i) =x(2N+2Í+1) S5(i)=x(2i+l) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, x(4N)... x(6N-l) indicam os bits do terceiro período, o número de bits no fluxo de bits emitido do codificador turbo é 6N, So(i) indica um primeiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, Si(i) indica um segundo bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S2(i) indica um terceiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S3(i) indica um quarto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, 84(1) indica um quinto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S5(i) indica um sexto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM e i indica os bits de modulação 64QAM e se estende de 0 a N-l; e um modulador para modulação 64QAM dos bits mapeados.

65. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 8PSK, Modulação por deslocamento de fase 8-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa; e mapear (612) cada bit do fluxo de bits do codificador turbo para uma das 3 posições de bit de um bit da modulação 8PSK, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(2N+i) 51 (N-l-i)=x(2i+l) 52 (N-l-i)=x(2i) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(3N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 3N, So(i) indica um primeiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, Si(i) indica um segundo bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, S2(i) indica um terceiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, e i indica os bits de modulação PSK 8-ária e se estende de 0 a N-l.

66. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 16QAM, Modulação de Amplitude de Quadratura 16-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa; e mapear (712) cada bit do fluxo de bits do codificador turbo para uma das 4 posições de bit de um bit da modulação 16QAM, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(2N+2Í+1) 51 (N-l-i)=x(2i+l) 52 (N-l-i)=x(2N+2i) 53 (N-l-i)=x(2i) onde x(0) ... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 4N, So(i) indica um primeiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, Si(i) indica um segundo bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S2(i) indica um terceiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S3(i) indica um quarto bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, e i indica os bits de modulação 16QAM e se estende de 0 a N-l.

67. Método para mapear um fluxo de bits emitido de um codificador turbo para um fluxo de bits rearrumado, o fluxo de bits rearrumado sendo usado para modulação 64QAM, Modulação de Amplitude de Quadratura 64-ária, o método caracterizado pelo fato de compreender as etapas de: dividir o fluxo de bits do codificador turbo em um primeiro período, um segundo período, e um terceiro período, em que o primeiro período inclui bits com prioridade mais alta, o segundo período inclui bits com prioridade mais baixa, e o terceiro período inclui bit bits com prioridade mais baixa que os bits no primeiro período e tendo prioridade mais alta que os bits no segundo período; e mapear (812) cada bit do fluxo de bits do codificador turbo para uma das 6 posições de bit de um bit da modulação 64QAM, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(4N+2Í+1) 51 (N-l-i)=x(2N+2Í+1) 52 (N-l-i)=x(2i+l) 53 (N-l-i)=x(4N+2Í) 54 (N-l-i)=x(2N+2Í) 55 (N-l-i)=x(2i) onde x(0) ... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, x(4N)... x(6N-l) indicam os bits do terceiro período, o número de bits no fluxo de bits emitido do codificador turbo é 6N, So(i) indica um primeiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, Si(i) indica um segundo bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S2(i) indica um terceiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S3(i) indica um quarto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S4(i) indica um quinto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S5 (i) indica um sexto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM e i indica os bits de modulação 64QAM e se estende de 0 a N-l.

68. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 3 posições de bit de um bit da modulação 8PSK, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(2N+i) 51 (N-l-i)=x(2i+l) 52 (N-l-i)=x(2i) onde x(0)... x(2N-l) indicam os bits do primeiro período, x(2N)... x(3N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 3N, So(i) indica um primeiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, Si(i) indica um segundo bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, S2(i) indica um terceiro bit dos 3 bits correspondentes ao i-ésimo bit de modulação PSK 8-ária, e i indica os bits de modulação PSK 8-ária e se estende de 0 a N-l; e um modulador para modulação 8PSK dos bits mapeados.

69. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro período e um segundo período, em que o primeiro período inclui bits com prioridade mais alta e o segundo período inclui bits com prioridade mais baixa, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 4 posições de bit de um bit da modulação 16QAM, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(2N+2Í+1) 51 (N-l-i)=x(2i+l) 52 (N-l-i)=x(2N+2Í) 53 (N-l-i)=x(2i) onde x(0) ... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, o número de bits no fluxo de bits emitido do codificador turbo é 4N, So(i) indica um primeiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, Si(i) indica um segundo bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S2(i) indica um terceiro bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, S3(i) indica um quarto bit dos 4 bits correspondentes ao i-ésimo bit de modulação 16QAM, e i indica os bits de modulação 16QAM e se estende de 0 a N-l;e um modulador para modulação 16QAM dos bits mapeados.

70. Aparelho de transmissão em um sistema de comunicações, caracterizado pelo fato de compreender: um codificador turbo; um mapeador de seqüência adaptado para dividir o fluxo de bits do codificador turbo em um primeiro período, um segundo período, e um terceiro período, em que o primeiro período inclui bits com prioridade mais alta, o segundo período inclui bits com prioridade mais baixa, e o terceiro período inclui bit bits com prioridade mais baixa que os bits no primeiro período e tendo prioridade mais alta que os bits no segundo período, para mapear cada bit dos bits no primeiro período para posições de bit de uma Modulação de amplitude de quadratura 64-ária, 64QAM, bit de modulação com alta confiabilidade, e para mapear cada bit do fluxo de bits do codificador turbo para uma das 6 posições de bit de um bit da modulação 64QAM, pelo qual os bits do fluxo rearrumado são determinados por: 50 (N-l-i)=x(4N+2Í+1) 51 (N-l-i)=x(2N+2Í+1) 52 (N-l-i)=x(2i+l) 53 (N-l-i)=x(4N+2Í) 54 (N-l-i)=x(2N+2Í) 55 (N-l-i)=x(2i) onde x(0) ... x(2N-l) indicam os bits do primeiro período, x(2N)... x(4N-l) indicam os bits do segundo período, x(4N)... x(6N-l) indicam os bits do terceiro período, o número de bits no fluxo de bits emitido do codificador turbo é 6N, So(i) indica um primeiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, Si(i) indica um segundo bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S2(i) indica um terceiro bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S3(i) indica um quarto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S4(i) indica um quinto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM, S5 (i) indica um sexto bit dos 6 bits correspondentes ao i-ésimo bit de modulação 64QAM e i indica os bits de modulação 64QAM e se estende de 0 a N-l; e um modulador para modulação 64QAM dos bits mapeados.