BRPI0708994A2 - codificador em treliÇa e dispositivo de codificaÇço em treliÇa tendo o mesmo - Google Patents

Abstract

CODIFICADOR EM TRELIÇA E DISPOSITIVO DE CODIFICAÇAO EM TRELIÇA TENDO O MESMO Um dispositivo de codificação em treliça inclui uma pluralidade de codificadores em treliça para realizar codificação em treliça de um fluxo de transporte no qual um sinal de referência suplementar (SRS) foi inserido, e realizar uma reinicialização de memória em uma região que precede um SRS; e uma unidade de compensação de paridade para compensar as paridades do fluxo de transporte de acordo com os valores armazenados nas memórias incluídas nos codificadores em treliça. Os vários codificadores em treliça podem ser implementados em diversos tipos. O dispositivo de codificação em treliça pode realizar uma reinicialização de memória usando seletivamente o valor armazenado da memória e o seu valor invertido, ou usando seletivamente o valor armazenado da memória e um valor fixado. Mediante reinicialização adequada da memória no processamento o fluxo de transporte no qual o SRS foi inserido, deslocamento DC pode ser reduzido.

Description

CODIFICADOR EM TRELIÇA E DISPOSITIVO DE CODIFICAÇAO EMTRELIÇA TENDO O MESMO

Campo Técnico

Um aspecto da presente invenção se refere a umcodificador em treliça e a um dispositivo de codificação emtreliça tendo o mesmo. Mais especificamente, a presenteinvenção se refere a um codificador em treliça e a umdispositivo de codificação em treliça tendo o mesmo, o qualrealiza inicialização de um sinal de referência suplementar(SRS) antes de codificar o SRS em um transmissor de difusãodigital para transmitir um fluxo de transporte para o qualo SRS foi inserido.

Fundamentos da Técnica

Com o desenvolvimento de tecnologias eletrônicas e decomunicação, tecnologias digitais foram introduzidas nocampo de sistema de difusão, e padrões diversos para adifusão digital foram publicados. Um desses padrões é umsistema de banda vestigial (VSB) do Comitê de SistemasAvançados de Televisão (ATSC) que é um sistema de difusãoterrestre digital do tipo americano. 0 sistema VSB de ATSCé um sistema de difusão do tipo portadora de sinal, eutiliza um sinal de sincronização de campo na unidade dos312 segmentos.

A Figura 1 é um diagrama de blocos ilustrando aconstrução de um transmissor/receptor de um padrão DTV deATSC como um sistema de difusão terrestre digital do tipoamericano geral. Com referência à Figura 1, o transmissorde difusão digital inclui um randomizador 11, umcodificador Reed-Solomon (RS) 12, um intercalador 13, umcodificador em treliça 14, um multiplexador (MUX) 15, e ummodulador 16.

O randomizador 11 randomiza um fluxo de transporte. 0codificador RS 12 realiza uma codificação RS que adicionabytes de paridade RS ao fluxo de transporte randomizadopara corrigir erros de bit ocorrendo devido àscaracterísticas de canal em um processo de transporte. 0intercalador 13 intercala os dados codificados RS de acordocom um padrão especificado. 0 codificador em treliça 14realiza uma codificação em treliça dos dados codificados RS intercalados na taxa de 2/3 e, então, realiza mapeamentodos dados codificados em treliça em símbolos de 8 níveis. 0MUX 15 insere uma sincronização de campo e umasincronização de segmento no fluxo de transporte emitido apartir do codificador em treliça 14. O modulador 16 insere um tom piloto em um sinal de saída do MUX 15 medianteadição de um valor DC no sinal de saída do MUX 15, realizamodulação VSB do sinal de saída e, então, realiza conversãoascendente do sinal modulado em um sinal de canal de RFpara transmitir o sinal convertido através de um canal.

O sinal modulado transmitido a partir do transmissorde difusão digital é introduzido em um receptor através docanal. Um receptor de difusão digital conforme ilustrado naFigura 1 inclui um demodulador 21, um equalizador 22, umdecodificador Viterbi 23, um desintercalador 24, um decodificador RS 25, um desrandomizador 26. 0 demodulador21 realiza uma detecção de sincronização e demodulação dosinal recebido. 0 equalizador 22 compensa uma distorção decanal do sinal demodulado. O decodificador Viterbi 23corrige os erros do sinal equalizado e decodifica o sinalequalizado para dados de símbolo. 0 desintercalador 24rearranja os dados dispersos pelo intercalador 13 dotransmissor de difusão digital. O decodificador RS 25corrige os erros de acordo com as paridades. Odesrandomizador 2 6 desrandomiza os dados corrigidos atravésdo decodificador RS 25 e emite um fluxo de transporte MPEG-2. A transmissão/recepção de difusão digital é realizada daforma descrita acima.

A Figura 2 ilustra um quadro de dados VSB para uso nosistema de difusão digital do tipo americano (8-VSB).Conforme mostrado na Figura 2, um quadro é composto de doiscampos. Um campo é composto de um segmento de sincronizaçãode campo que é o primeiro segmento, e 312 segmentos dedados. Além disso, um segmento no quadro de dados VSBcorresponde a um pacote MPEG-2, e é composto de um sinal desincronização de segmento de quatro símbolos e 828 símbolosde dados.

Na Figura 2, o sinal de sincronização de segmento e osinal de sincronização de campo são usados para asincronização e equalização no receptor de difusão digital.Isto é, o sinal de sincronização de campo e o sinal desincronização de segmento se referem aos dados conhecidosentre o transmissor e receptor de difusão digital, que éusado como um sinal de referência quando a equalização érealizada pelo lado do receptor.

Por outro lado, para melhorar o desempenho derecebimento de turbo fluxos, foi desenvolvida uma técnicade inserir um sinal de referência suplementar (SRS) em umfluxo de transporte dual. Conseqüentemente, é requeridoprover uma técnica para codificar adequadamente o fluxo detransporte dual no qual o SRS foi inserido. Nesse caso,como o valor do SRS pode diferir de acordo com os valorespré-armazenados em memórias providas no codificador emtreliça 14, é necessário prover um método de reinicializaradequadamente as memórias no codificador em treliça 14 apósprocessamento do SRS. Além disso, se a memória écompulsoriamente ajustada em "0" em um processo dereinicialização de memória, um valor emitido pelo mapeadordo codificador em treliça 14 pode ter um deslocamento deDC. Conseqüentemente, existe a necessidade de um métodopara resolver os problemas descritos acima.

Revelação da Invenção

Solução Técnica

Um aspecto da presente invenção é o de prover umcodificador em treliça e um dispositivo de codificação emtreliça tendo o mesmo, o qual pode prevenir erros noreconhecimento de um sinal de referência suplementar (SRS)mediante reinicialização adequadamente de uma memória noprocesso de codificação em treliça de um fluxo detransporte no qual o SRS foi inserido.

Outro aspecto das modalidades da presente invenção é ode prover um codificador em treliça e um dispositivo decodificação em treliça tendo o mesmo, o qual pode impedir aocorrência de deslocamento DC devido a uma reinicializaçãode memória mediante ajuste adequado dos valoresrecentemente armazenados nas memórias em um processo dereinicialização de memória.

Um dispositivo de codificação em treliça, de acordocom as modalidades da presente invenção, inclui umapluralidade de codificadores em treliça para realizarcodificação em treliça de um fluxo de transporte no qual umsinal de referência suplementar (SRS) foi inserido, erealizar uma reinicialização de memória em uma região queprecede um processo SRS em suas formas individuais,respectivamente; e uma unidade de compensação de paridadeara compensar as paridades do fluxo de transporte deacordo com os valores armazenados nas memórias incluídasnos codificadores em treliça.

De acordo com outro aspecto da presente invenção oscodificadores em treliça podem incluir ao menos um tipo decodificador em treliça entre cinco tipos de codificadoresem treliça.

De acordo com outro aspecto da presente invenção ocodificador em treliça de primeiro tipo pode ter primeira aterceira memória, e ajustar a primeira a terceira memóriaem zero em um momento em que um primeiro valor de sinal quepertence à região que precede o processo SRS é recebido.

De acordo com outro aspecto da presente invenção ocodificador em treliça do primeiro tipo pode incluirprimeira a terceira memória; um primeiro MUX paraseletivamente emitir um entre um valor de sinal no fluxo detransporte e um valor armazenado na primeira memória deacordo com um sinal de controle externo; um primeirosomador para acrescentar um valor de saída do primeiro MUXao valor armazenado na primeira memória, e armazenar ovalor resultante de adição na primeira memória; um segundoMUX para seletivamente emitir um entre um valor de sinal nofluxo de transporte e um valor armazenado na segundamemória de acordo com o sinal de controle externo; e umsegundo somador para adicionar um valor de saída do segundoMUX ao valor armazenado na segunda memória, e armazenar ovalor resultante da adição na terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX pode selecionar uma saida do valor armazenadona primeira memória se o sinal de controle externo for umsinal reajustado, e o primeiro somador pode realizar um OR-exclusivo do valor de saída do primeiro MUX e o valorarmazenado na primeira memória, e armazenar o valorresultante do OR-exclusivo na primeira memória.

De acordo com outro aspecto da presente invenção osegundo MUX pode selecionar e emitir o valor armazenado nasegunda memória se o sinal de controle externo for o sinalde reinicialização, e o segundo somador pode realizar umOR-exclusivo do valor de saída do segundo MUX e o valorarmazenado na segunda memória, e armazenar o valorresultante do OR-exclusivo na terceira memória.

De acordo com outro aspecto da presente invenção ocodificador em treliça do segundo ou do terceiro tipo podeter primeira a terceira memória, manter o valor armazenadona primeira memória no estado em que se encontra, e ajustara terceira memória para zero em um momento em que umprimeiro valor de sinal entre valores de sinais quepertencem à região precedendo o processo SRS é recebido,enquanto ele ajusta a primeira memória para um valorespecificado e ajusta a segunda memória para zero em ummomento em que um segundo valor de sinal que acompanha oprimeiro valor de sinal é recebido.

De acordo com outro aspecto da presente invenção ocodificador em treliça do segundo tipo pode compreenderprimeira a terceira memória; um primeiro MUX para emitirseletivamente um entre um valor fixo predeterminado e ovalor armazenado na primeira memória de acordo com umprimeiro sinal de controle externo; um segundo MUX paraseletivamente emitir um entre um valor de sinal no fluxo detransporte e um valor de saída do primeiro MUX de acordocom um segundo sinal de controle externo; um primeirosomador para adicionar um valor de saída do segundo MUX aovalor armazenado na primeira memória, e armazenar o valorresultante da adição na primeira memória; um terceiro MUXpara seletivamente emitir um do valor de sinal no fluxo detransporte e o valor armazenado na segunda memória deacordo com o segundo sinal de controle externo; e umsegundo somador para adicionar um valor de saída doterceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante da adição na terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX pode selecionar e emitir o valor fixado se forjulgado que a presente região é uma primeira região dereinicialização de acordo com o primeiro sinal de controleexterno, e selecionar e emitir o valor armazenado naprimeira memória se for julgado que a presente região é umasegunda região de reinicialização que vem a seguir àprimeira região de reinicialização. 0 segundo MUX podeselecionar e emitir o valor de sinal no fluxo de transportese o segundo sinal de controle externo for o sinal dereinicialização, e selecionar e emitir o valor de saída doprimeiro MUX se o segundo sinal de controle externo for umsinal de operação geral. O primeiro somador pode realizarum OR-exclusivo do valor de saída do segundo MUX e o valorarmazenado na primeira memória, e armazenar o valorresultante do OR-exclusivo na primeira memória.De acordo com outro aspecto da presente invenção oterceiro MUX pode selecionar e emitir o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização, e o segundo somador poderealizar um OR-exclusivo do valor de saida do terceiro MUXe o valor armazenado na segunda memória, e armazenar ovalor resultante do OR-exclusivo na terceira memória.

De acordo com outro aspecto da presente invenção ocodificador em treliça do terceiro tipo pode incluirprimeira a terceira memória; um primeiro MUX para emitirseletivamente um entre um valor invertido do valorarmazenado na primeira memória e o valor fixadopredeterminado de acordo com um primeiro sinal de controleexterno; um segundo MUX para emitir seletivamente um entreum valor de sinal no fluxo de transporte e um valor desaída do primeiro MUX de acordo com um segundo sinal decontrole externo; um primeiro somador para adicionar umvalor de saída do segundo MUX ao valor armazenado naprimeira memória, e armazenar o valor resultante da adiçãona primeira memória; um terceiro MUX para seletivamenteemitir um entre o valor de sinal no fluxo de transporte e ovalor armazenado na segunda memória de acordo com o segundosinal de controle externo; e um segundo somador paraadicionar um valor de saída do terceiro MUX ao valorarmazenado na segunda memória, e armazenar o valorresultante da adição na terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX pode selecionar e emitir o valor fixado se forjulgado que a presente região é uma primeira região dereinicialização de acordo com o primeiro sinal de controleexterno, e selecionar e emitir o valor invertido do valorarmazenado na primeira memória se for julgado que apresente região é uma segunda região de reinicialização quevem após a primeira região de reinicialização. 0 segundoMUX pode selecionar e emitir o valor de sinal no fluxo detransporte se o segundo sinal de controle externo for osinal de reinicialização, e selecionar e emitir o valor desaída do primeiro MUX se o segundo sinal de controleexterno for um sinal de operação geral. 0 primeiro somadorpode realizar um OR-exclusivo do valor de saída do segundoMUX e o valor armazenado na primeira memória, e armazenar ovalor resultante do OR-exclusivo na primeira memória.

De acordo com outro aspecto da presente invenção oterceiro MUX pode selecionar e emitir o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização, e o segundo somador poderealizar um OR-exclusivo do valor de saída do terceiro MUXe o valor armazenado na segunda memória, e armazenar ovalor resultante do OR-exclusivo na terceira memória.

De acordo com outro aspecto da presente invenção ocodificador em treliça do quarto ou quinto tipo pode terprimeira a terceira memória, e ajustar o valor armazenadona primeira memória em um primeiro valor predeterminado eajustar a terceira memória em zero em um momento onde umprimeiro valor de sinal entre valores de sinal quepertencem ã região precedente ao processo SRS é recebido,enquanto ele pode ajustar o valor armazenado na primeiramemória em um segundo valor predeterminado e ajustar asegunda memória em zero em um momento em que um segundovalor de sinal que vem após o primeiro valor de sinal érecebido.

De acordo com outro aspecto da presente invenção oquarto ou quinto codificador em treliça pode incluirprimeira a terceira memória; um primeiro MUX paraseletivamente emitir um entre um valor invertido do valorarmazenado na primeira memória e o valor armazenado naprimeira memória de acordo com um primeiro sinal decontrole externo; um segundo MUX para seletivamente emitirum entre um valor de sinal no fluxo de transporte e umvalor de saída do primeiro MUX de acordo com um segundosinal de controle externo; um primeiro somador paraadicionar um valor de saída do segundo MUX ao valorarmazenado na primeira memória, e armazenar o valorresultante da adição na primeira memória; um terceiro MUXpara emitir seletivamente um entre o valor de sinal nofluxo de transporte e o valor armazenado na segunda memóriade acordo com o segundo sinal de controle externo; e umsegundo somador para adicionar um valor de saída doterceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante da adição na terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX incluído no codificador em treliça do quartotipo pode selecionar e emitir o valor invertido do valorarmazenado na primeira memória e se for julgado que aregião presente é uma primeira região de reinicialização deacordo com o primeiro sinal de controle externo, eselecionar e emitir o valor armazenado na primeira memóriase for julgado que a presente região é uma segunda regiãode reinicialização que vem após a primeira região dereinicialização. O segundo MUX pode selecionar e emitir ovalor de sinal no fluxo de transporte se o segundo sinal decontrole externo for o sinal de reinicialização, eselecionar e emitir o valor de saída do primeiro MUX se osegundo sinal de controle externo for um sinal de operaçãogeral. 0 primeiro somador pode realizar um OR-exclusivo dovalor de saída do segundo MUX e o valor armazenado naprimeira memória, e armazenar o valor resultante do OR-exclusivo na primeira memória.

De acordo com outro aspecto da presente invenção oterceiro MUX pode selecionar e emitir o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização, e o segundo somador poderealizar um OR-exclusivo do valor de saída do terceiro MUXe o valor armazenado na segunda memória, e armazenar ovalor resultante do OR-exclusivo na terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX incluído no codificador em treliça do quintotipo pode selecionar e emitir o valor armazenado naprimeira memória se for julgado que a presente região é umaprimeira região de reinicialização de acordo com o primeirosinal de controle externo, e selecionar e emitir o valorinvertido do valor armazenado na primeira memória se forjulgado que a presente região é uma segunda região dereinicialização que vem após a primeira região dereinicialização. 0 segundo MUX pode selecionar e emitir ovalor de sinal no fluxo de transporte se o segundo sinal decontrole externo for o sinal de reinicialização, eselecionar e emitir o valor de saída do primeiro MUX se osegundo sinal de controle externo for um sinal de operaçãogeral. O primeiro somador pode realizar um OR-exclusivo dovalor de saída do segundo MUX e o valor armazenado naprimeira memória, e armazenar o valor resultante do OR-exclusivo na primeira memória.

De acordo com outro aspecto da presente invenção oterceiro MUX pode selecionar e emitir o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização, e o segundo somador poderealizar um OR-exclusivo do valor de saída do terceiro MUXe o valor armazenado na segunda memória, e armazenar ovalor resultante do OR-exclusivo na terceira memória.

De acordo com outro aspecto da presente invenção aunidade de compensação de paridade pode incluir umrecodificador RS para gerar paridade correspondendo aosvalores armazenados nas memórias na pluralidade decodificadores em treliça; um somador para corrigir asparidades do fluxo de transporte mediante adição dasparidades geradas pelo recodificador RS para o fluxo detransporte; e um MUX para prover o fluxo de transportetendo as paridades corrigidas pelo somador para apluralidade de codificadores em treliça.

De acordo com outro aspecto da presente invenção odispositivo de codificação em treliça pode incluir ainda ummapeador para realizar mapeamento de símbolo do fluxo detransporte codificado em treliça pela pluralidade decodificadores em treliça.

De acordo com outro aspecto da presente invenção odispositivo de codificação em treliça pode incluir ainda umdivisor para emitir seqüencialmente o fluxo de transporteprovido a partir do MUX para a pluralidade de codificadoresem treliça; e uma unidade de saída de codificação paraseqüencialmente detectar os valores codificados pelapluralidade de codificadores em treliça para emitir osvalores detectados para o mapeador.

Em outro aspecto da presente invenção, é provido umcodificador em treliça, o qual inclui primeira a terceiramemória; um primeiro MUX para operar seletivamente deacordo com um primeiro sinal de controle externo; umsegundo MUX para seletivamente emitir um entre um primeirovalor de sinal especificado no fluxo de transporte e umvalor de saída do primeiro MUX de acordo com um segundosinal de controle externo; um primeiro somador paraacrescentar um valor de saída do segundo MUX ao valorarmazenado na primeira memória, e armazenar o valorresultante da adição na primeira memória; um terceiro MUXpara seletivamente emitir um entre um segundo valor desinal especificado no fluxo de transporte e o valorarmazenado na segunda memória de acordo com o segundo sinalde controle externo; e um segundo somador para adicionar umvalor de saída do terceiro MUX ao valòr armazenado nasegunda memória, e armazenar o valor resultante da adiçãona terceira memória.

De acordo com outro aspecto da presente invenção oprimeiro MUX pode emitir seletivamente um entre um valorfixado predeterminado e o valor armazenado na primeiramemória de acordo com o primeiro sinal de controle externo.

De acordo com outro aspecto da presente invenção oprimeiro MUX pode emitir seletivamente um entre um valorinvertido do valor armazenado na primeira memória e umvalor fixado predeterminado de acordo com o primeiro sinalde controle externo.De acordo com outra modalidade da presente invenção oprimeiro MUX pode emitir seletivamente um entre um valorinvertido do valor armazenado na primeira memória e o valorarmazenado na primeira memória de acordo com o primeirosinal de controle externo.

Aspectos e/ou vantagens adicionais da invenção serãoapresentados em parte na descrição a seguir e, em parte,serão óbvios a partir da descrição, ou podem ser aprendidospela prática da invenção.

Efeitos Vantajosos

Conforme descrito acima, de acordo com um aspecto dapresente invenção, na transmissão do fluxo de transporte noqual o SRS foi inserido, distorção do SRS pode serprevenida mediante reinicialização das memórias noscodificadores em treliça. Especificamente, mediante ajustedos valores armazenados das memórias nos codificadores emtreliça em diversos valores, o deslocamento DC devido àreinicialização da memória pode ser compensado ou reduzido.

Embora descrito em termos de transmissão através docanal, deve ser entendido que o sinal codificado em treliçapode ser gravado em um meio de gravação para reproduçãoretardada em adição, ou em vez da transmissão através dosinal de RF.

Descrição Resumida dos Desenhos

Esses e outros aspectos e vantagens da invenção serãomais facilmente considerados a partir da descrição seguintedas modalidades, tomadas em conjunto com os desenhos anexosdos quais:

A Figura 1 é um diagrama de blocos ilustrando aconstrução de um transmissor/receptor de difusão digitalconvencional (VSB de ATSC);

A Figura 2 é uma vista exemplar ilustrando a estruturade um quadro de dados VSB de ATSC convencional;

A Figura 3 é um diagrama de blocos ilustrando aconstrução de um transmissor de difusão digital adotando odispositivo de codificação em treliça de acordo com umamodalidade da presente invenção;

As Figuras 4 a 6 são vistas ilustrando a estrutura deum pacote que é processado no sistema da Figura 3;

A Figura 7 é um diagrama de blocos ilustrando aconstrução de um dispositivo de codificação em treliça deacordo com uma modalidade da presente invenção;

A Figura 8 é um diagrama de blocos ilustrando aconstrução detalhada do dispositivo de codificação emtreliça da Figura 7;

As Figuras 9 a 11 são diagramas de bloco ilustrando aconstrução de um codificador em treliça de acordo comdiversas modalidades da presente invenção;

A Figura 12 é uma vista explicando o processo de ummapeador no codificador em treliça da Figura 7; e

A Figura 13 é uma vista ilustrando um exemplo daestrutura de um fluxo de transporte incluindo um sinal dereferência suplementar.

Melhor Modo para Realização da Invenção

Será feita agora referência em detalhe às presentesmodalidades da presente invenção, cujos exemplos sãoilustrados nos desenhos anexos, em que numerais dereferência semelhantes se referem do princípio ao fim aoselementos semelhantes. As modalidades são descritas abaixopara explicar a presente invenção mediante referência àsfiguras.

A Figura 3 é um diagrama de blocos ilustrando aconstrução de um sistema de transmissão de difusão digitaladotando o dispositivo de codificação em treliça de acordocom uma modalidade da presente invenção. Com referência àFigura 3, o transmissor de difusão digital inclui geradorde fluxo de transporte 110, um randomizador 120, umcompactador de sinal de referência suplementar (SRS) 130,um codificador Reed Solomon (RS) 140, um intercalador 150,um dispositivo de codificação em treliça 200, e uma unidadede transmissão 160.

O gerador de fluxo de transporte 110 gera um fluxo detransporte para ser transmitido para um receptor. Isto é, ogerador de fluxo de transporte 110 recebe os pacotes dedados a partir de um módulo externo, tal como umdispositivo de filmar para transmissão, um módulo deprocessamento de compactação tal como o módulo MPEG-2, umcodificador de vídeo, um codificador de áudio, e assim pordiante, e constrói um fluxo de transporte. Na modalidademostrada, o gerador de fluxo de transporte 110 gera umcampo de adaptação que é incluído em alguns ou em todos ospacotes no fluxo de transporte. 0 gerador de fluxo detransporte 110 pode gravar não apenas um fluxo de dadosgeral, mas também um turbo fluxo em alguns ou em todos ospacotes. 0 turbo fluxo se refere a um fluxo de dados o qualpode incluir dados tais como dados de áudio, ou outrosdados, que foram compactados de acordo com um padrão decompactação especificado e processados de forma robusta.Embora descrito em termos de vídeo e/ou áudio, entende-seque o pacote de dados pode incluir dados adicionais alémde, ou em vez dos dados de vídeo e/ou áudio.

As Figuras, 4 e 5, são vistas ilustrando a estruturade um fluxo de transporte. Com referência à Figura 4, umpacote constituindo um fluxo de transporte é composto deuma parte de cabeçalho de fluxo de transporte (TS) e umaparte de dados de carga útil. A parte de dados de cargaútil total também pode ser usada como um campo deadaptação. A parte de cabeçalho TS é composta de 4 bytes.

Na Figura 4, o cabeçalho TS mostrado inclui um byte desincronização, um indicador de erro de transporte, umindicador de início de carga útil, uma prioridade detransporte, um identificador de pacote (ID) , um campo decontrole de embaralhamento de transporte, um campo decontrole de campo de adaptação, um contador decontinuidade, e assim por diante. A parte de dados de cargaútil é composta de 184 bytes. Como tal, o pacote TS inclui188 bytes.

Com referência à Figura 5, em um pacote de um fluxo detransporte, um campo de adaptação é provido em uma parte daregião de dados, e os dados de carga útil podem sergravados na parte restante da região de dados. Nesse caso,se o campo de adaptação for composto de η bytes, os dadosde carga útil são compostos de 184-n bytes. No campo deadaptação, o turbo fluxo ou o SRS pode ser gravado.

Por outro lado, o fluxo de transporte gerado pelogerador de fluxo de transporte 110 é randomizado pelaunidade de randomização 120 e, então, transferido para ocompactador de SRS 130. 0 compactador de SRS 130 insere oSRS no campo de adaptação provido no fluxo de transporte. 0SRS se refere a um padrão de sinal comumente conhecidoentre o lado de transmissor e o lado de receptor. O lado dereceptor pode confirmar o estado do canal mediantecomparação do SRS no fluxo recebido com o SRS conhecido, edeterminar o grau de compensação.

A Figura 6 é uma vista explicando um campo deadaptação no qual um SRS foi inserido. Na Figura 6, oPacote "a" é um pacote onde um SRS foi inserido na parte dedados total exceto pela parte de cabeçalho no campo deadaptação. O Pacote "b" é um pacote onde um SRS foiinserido em uma parte de dados de um campo de adaptaçãojunto com uma referência de clock de programa (PCR) ou umareferência de clock de programa original (OPCR). O Pacote"c" , "d" ou "e" são pacotes onde um SRS foi inserido em umaparte de dados de um campo de adaptação junto com dadosprivados, um campo de adaptação estendido, uma contagememendada, e assim por diante. Conforme descrito acima,diversos tipos de dados podem ser registrados no campo deadaptação provido no fluxo de transporte. Tais dados podemser gravados pelo gerador de fluxo de transporte 110.

Além disso, o fluxo de transporte no qual o SRS foiinserido é codificado-RS pelo codificador RS 140, e entãointercalado pelo intercalador 150. Então, o fluxo detransporte é codificado em treliça pelo dispositivo decodificação em treliça 200. O dispositivo de codificação emtreliça 200 realiza codificação em treliça utilizando umapluralidade de codificadores em treliça conforme mostradona Figura 7. Nessa modalidade, o dispositivo de codificaçãoem treliça 200 reinicializa as memórias providas noscodificadores em treliça respectivos pouco antes dodispositivo de codificação em treliça 200 processar a partena qual o SRS foi inserido.

Isto é, conforme descrito acima, o SRS se refere a umpadrão de sinal comumente conhecido entre o transmissor e oreceptor. Conseqüentemente, se o SRS é mudado no processode transmissão, o receptor pode julgar que o estado docanal é inferior embora o estado de canal de transmissão dofluxo de transporte seja normal. No caso onde o dispositivode codificação em treliça 200 realiza codificação emtreliça de parte do SRS, a parte do SRS pode ser afetadapor valores já armazenados em sua própria memória, e dessemodo é exigida a reinicialização da memória para um valorespecificado antes de se processar o SRS.

A unidade de transmissão 160 serve para transmitir ofluxo de transporte codificado em treliça através de umcanal de freqüência. Especificamente, a unidade detransmissão 160 pode incluir um MUX (não ilustrado) , umaunidade de modulação (não ilustrada), e assim por diante. 0MUX multiplexa o fluxo de transporte codificado em treliçamediante adição de um sinal de sincronização de segmento e20 sinal de sincronização de campo ao fluxo de transporte. Aunidade de modulação realiza modulação de canal do fluxo detransporte multiplexado, e realiza conversão ascendente dosinal modulado para um sinal de canal de RF para transmitiro sinal convertido. Embora descrito como transmitido como osinal de canal RF, entende-se que a transmissão pode seratravés de outros tipos de sinal e/ou combinações dosmesmos.

A Figura 7 é um diagrama de blocos ilustrando aconstrução de um dispositivo de codificação em treliça 200de acordo com uma modalidade da presente invenção. Comreferência à Figura 7, o dispositivo de codificação emtreliça 200 inclui um bloco de codificador em treliça 300 euma unidade de compensação de paridade 4 00. 0 bloco decodificador em treliça 300 serve para realizar codificaçãoem treliça do fluxo de transporte utilizando umapluralidade de codificadores em treliça. Nesse caso, obloco de codificador em treliça 300 pode realizarcodificação em treliça de um pacote de acordo com um sinalde controle externo, e realizar uma reinicialização dememória pouco antes da codificação em treliça dos dados SRSdo pacote. O sinal de controle externo pode ser provido apartir de um controlador (não ilustrado) providoseparadamente. Conforme mostrado, o bloco de codificador300 tem doze (12) codificadores em treliça. Contudo,entende-se que outros números de codificadores podem serusados.

A unidade de compensação de paridade 4 00 compensa asparidades do fluxo de transporte de acordo com os valoresde armazenamento de memória que são emitidos no processo dereinicialização de memória realizado pelo bloco decodificadores em treliça 300.

A Figura 8 é um diagrama de blocos ilustrando aconstrução detalhada do dispositivo de codificação emtreliça da Figura 7. Com referência à Figura 8, a unidadede compensação de paridade 400 inclui um recodificador RS410, um somador 420, e um MUX 430. O bloco de codificadoresem treliça 300 inclui um divisor 310, uma pluralidade decodificadores em treliça 320-1 a 320-12, e uma unidade desaída de codificação 330. O dispositivo de codificação emtreliça 200 inclui ainda um mapeador 500.O recodificador RS 410 gera paridades correspondendoaos valores de armazenamento de memória emitidos a partirdos respectivos codificadores em treliça 320-1 a 320-12. 0somador 420 adiciona as paridades geradas pelorecodificador RS 410 ao pacote externamente introduzido, eprovê os dados adicionados ao MUX 430. Aqui, o método deadicionar é conforme a seguir.

A) o anterior omitido ...101001010111001010101011AAAAA... orestante omitido

Β) o anterior omitido ...000000000000010000000000BBBBB... orestante omitido

C) o anterior omitido ...101001010111011010101011CCCCC... orestante omitido

A) denota um pacote extremamente introduzido, B)denota um pacote recodifiçado, e C) denota o resultado doOR-exclusivo de A) e B) realizado através do somador 420.

Quando a parte sublinhada do pacote A) é introduzida aobloco de codificadores em treliça 300, uma reinicializaçãode memória é realizada. Nesse caso, os valores pré-armazenados nas memórias do bloco de codificadores emtreliça 300 são providos ao recodif icador RS 410, e orecodificador RS 410 gera paridades correspondendo aosvalores providos e emite o pacote Β). A parte sublinhada dopacote B) se refere ao valor alterado que corresponde àparte sublinhada do pacote A). As paridades correspondendoã parte sublinhada do pacote B) são regeneradas como"BBBBB".

O somador 420 realiza um OR-exclusivo do pacote A) epacote B) e emite o pacote C). No pacote C), a partesublinhada do pacote A) inicialmente introduzida é mudadapara "01", e as paridades também são mudadas de "AAAAA" a"CCCCC".

Além disso, o MUX 430 pode operar quer em um modo deoperação para codificação em treliça dos pacotesrespectivos do fluxo de transporte de entrada (em seguidareferido como "modo típico"), ou em um modo de operaçãopara codificação em treliça dos pacotes adicionados pelosomador 420 (em seguida referido como um "modo de correçãode paridade"). O modo de operação do MUX 430 é determinadopor um sinal de controle recebido a partir do recodificadorRS 410.

No modo típico, o MUX 43 0 provê o fluxo de transportede entrada para o bloco de codificadores em treliça 300. Nomodo de correção de paridade, o MUX 430 provê o fluxoemitido a partir do somador 420 para o bloco decodificadores em treliça 300. O MUX 430 opera em um modotípico, a partir da conclusão da reinicialização de memóriae compensação de paridade, de modo que o MUX 430 provê obloco de codificadores em treliça 300 com o fluxo detransporte.

O divisor 310 no bloco de codificador em treliça 300emite seqüencialmente o fluxo de transporte provido apartir do MUX 430 para os respectivos codificadores emtreliça 320-1 a 320-12. Nessa modalidade, o fluxo detransporte pode ser emitido na unidade de um byte, porém asunidades não são limitadas a isso.

Os respectivos codificadores em treliça 320-1 a 320-12realizam codificação em treliça dos fluxos de entrada paraemitir os fluxos codificados em treliça. Nessa modalidade,os codificadores em treliça 320-1 a 320-12 são selecionadosseqüencialmente para emitir os valores codificados emtreliça. Alternativamente, na região que precede a regiãona qual o SRS está posicionado (tal como o cabeçalho AF, oPCR, etc.), os respectivos codificadores em treliça 320-1 a320-12 realizam a reinicialização de memória.Conseqüentemente, na região precedendo o processo SRS, asmemórias são reinicializadas para um valor especificado, eas paridades compensadas a partir da unidade de compensaçãode paridade 4 00 são adicionadas ao fluxo de transporte,desse modo obtendo a coincidência de todas as paridades.

A unidade de saída de codificação 33 0 detectaseqüencialmente os valores codificados emitidos a partirdos codificadores em treliça respectivos 320-1 a 320-12, eemite os valores codificados seqüencialmente detectadospara o mapeador 500.

Os codificadores em treliça respectivos 320-1 a 320-12no bloco de codificadores em treliça 300 podem serconstruídos em formas individuais, e realizar areinicialização de memória de formas individuais de acordocom os aspectos da invenção. Isto é, se todos oscodificadores em treliça 320-1 a 320-12 têm a mesmaconstrução, os mesmos valores são incluídos no fluxo detransporte durante a reinicialização de memória para causardeslocamento DC positivo/negativo ((+)/(-)) no processo demapeamento. Conseqüentemente, fazendo com que areinicialização de memória seja realizada em formasdiversas, o deslocamento DC pode ser removido ou reduzido.

Todos os codificadores em treliça 320-1 a 320-12 podemser classificados em primeiro a quinto tipos. Cadacodificador em treliça 320-1 a 320-12 é provido com trêsmemórias, (isto é, primeira a terceira memória). Entre astrês memórias, a segunda e a terceira memória operam emconjunto em um modo de troca. Isto é, se um sinal de fluxode transporte for introduzido, o valor armazenado da terceira memória é trocado para a segunda memória.Conseqüentemente, para reinicializar todas as memórias,dois sinais são exigidos.

Contudo, a primeira memória é reinicializadaseparadamente da segunda e terceira memória.

Conseqüentemente, mediante introdução de um primeiro sinal,a primeira memória pode ser reinicializada. Os tiposdescritos acima podem ser classificados de acordo com otipo de reinicialização da primeira memória. Isto é, ocodificador em treliça do primeiro tipo ajusta a primeira eterceira memória para zero em uma primeira região dereinicialização e, então, ajusta a segunda memória em umasegunda região de reinicialização. A primeira região dereinicialização corresponde a um momento onde o primeirovalor de sinal que pertence à região que precede o processo

SRS é recebido, e a segunda região de reinicializaçãocorresponde a um momento quando um segundo valor de sinalque vem após o primeiro valor de sinal é recebido.

O codificador em treliça do segundo ou terceiro tipomantém o valor armazenado na primeira memória no estado emque se encontra e ajusta a terceira memória para zero naprimeira região de reinicialização. 0 codificador emtreliça do segundo ou terceiro tipo também ajusta o valorarmazenado na primeira memória para um valor especificado eajusta a segunda memória em zero na segunda região dereinicialização que vem após a primeira região dereinicialização. Aqui, o valor especificado pode ser "0" ou"1". Isto é, o codificador em treliça do segundo tipoajusta a primeira memória para "0" na segunda região dereinicialização, e o codificador em treliça do terceirotipo ajusta a primeira memória para "1" na segunda regiãode reinicialização. Contudo, o valor especificado pode nãoser assim limitado.

O codificador em treliça do quarto ou do quinto tipoajusta o valor armazenado na primeira memória para umprimeiro valor predeterminado e ajusta a terceira memóriapara zero na primeira região de reinicialização. 0 quartoou quinto tipo de codificador em treliça também ajusta ovalor armazenado na primeira memória para um segundo valorpredeterminado e ajusta a segunda memória para zero nasegunda região de reinicialização. Especificamente, ocodificador em treliça do quarto tipo ajusta a primeiramemória para "1" na primeira região de reinicialização eajusta a primeira memória para "0" na segunda região dereinicialização, enquanto que o codificador em treliça doquinto tipo ajusta a primeira memória para "0" na primeiraregião de reinicialização e ajusta a primeira memória para"1" na segunda região de reinicialização. Contudo, o valorespecificado não precisa ser assim limitado.

A Figura 9 é um diagrama de blocos ilustrando a25 construção do codificador em treliça do primeiro tipo, deacordo com uma modalidade da presente invenção. Comreferência à Figura 9, o codificador em treliça do primeirotipo inclui uma primeira memória S2, uma segunda memóriaSI, uma terceira memória SO, um primeiro somador 610, umsegundo somador 620, um primeiro MUX 630, e um segundo MUX640 .

A reinicialização de memória é determinada de acordocom um sinal de controle externo, tal como aquele provido apartir de um controlador (não mostrado). Especificamente, osinal de controle "0" ou "1" pode ser introduzido noprimeiro ou segundo MUX 630 ou 640. O sinal de controle "1"é usado como um sinal de reinicialização, e o sinal decontrole "0" é usado como um sinal de operação geral.Contudo, entende-se que outros símbolos podem ser usadospara os sinais de reinicialização e de operação geral.

O primeiro MUX 630 emite seletivamente um dos valoresarmazenados na primeira memória S2 e um valor de sinal Xlno fluxo de transporte de acordo com o sinal de controleexterno. Especificamente, o primeiro MUX 630 emite o valorarmazenado na primeira memória S2 quando o sinal dereinicialização (isto é, sinal de controle "1") éintroduzido, e emite Xl quando o sinal de operação geral(isto é, sinal de controle "0") é introduzido. Xl é umvalor de sinal provido em uma região precedendo o processoSRS no fluxo de transporte.

O valor de saída do primeiro MUX 63 0 é provido aoprimeiro somador 610. O primeiro somador 610 adiciona ovalor de saída do primeiro MUX 63 0 ao valor armazenado naprimeira memória S2. O valor resultante da adição é emitidocomo Z2, e é armazenado simultaneamente na primeira memóriaS2 .

Quando o sinal de controle "1" é introduzido, oprimeiro MUX 630 seleciona e emite o valor armazenado naprimeira memória S2. Desse modo, dois valores de entrada doprimeiro somador 610 se tornam iguais um ao outro. Quando oprimeiro somador 610 realiza um OR-exclusivo, o valorresultante do OR-exclusivo se torna "0", e o valorarmazenado na primeira memória S2 é ajustado para zero.Nesse caso, o valor Dl previamente armazenado na primeiramemória S2 é emitido para o recodif icador RS 410.Conseqüentemente, Dl é usado para um trabalho decompensação de paridade de acordo com a reinicialização dememória.

Além disso, o segundo MUX 64 0 emite seletivamente umdos valores armazenados na segunda memória Sl e um valor desinal XO no fluxo de transporte de acordo com o sinal decontrole externo. Especificamente, o segundo MUX 64 0 emiteo valor armazenado na segunda memória Sl quando o sinal dereinicialização é introduzido, e emite XO quando o sinal deoperação geral é introduzido. XO é um valor de sinalprovido na região que precede o processo SRS no fluxo detransporte.

O valor de saída do segundo MUX 64 0 é emitidodiretamente como Zl, e é provido simultaneamente ao segundosomador 620. O valor de saída DO do segundo MUX 640 éprovido ao recodif icador RS 410 e é usado para o trabalhode compensação de paridade de acordo com a reinicializaçãode memória. O valor armazenado na segunda memória Sl éprovido diretamente ao segundo somador 620. 0 segundosomador 620 realiza o OR-exclusivo, e quando o sinal dereinicialização é introduzido, ele emite "0" como o valorresultante do OR-exclusivo.

O valor resultante do OR-exclusivo que é emitido apartir do segundo somador 620 é armazenado na terceiramemória SO no estado em que se encontra. Desse modo, aterceira memória SO é inicializada para "0" .Simultaneamente, o valor tendo sido armazenado na terceiramemória SO é mudado para a segunda memória SI. Além disso,o valor tendo sido armazenado na terceira memória SO éemitido como Z0. Como resultado, se o sinal dereinicialização inicial é introduzido, a primeira e aterceira memória S2 e SO são reajustadas para zero,respectivamente.

Se o sinal de reinicialização é introduzido outra veznesse estado, o valor armazenado na terceira memória SO(por exemplo, "0") é mudado para a segunda memória SI.Conseqüentemente, a segunda memória Sl é inicializada.Simultaneamente, o segundo MUX 640 emite o valor DOatualmente armazenado na segunda memória Sl (por exemplo, ovalor armazenado na terceira memória SO antes dainicialização).

Se a região atual não for a região de inicialização, oprimeiro MUX 63 0 e o segundo MUX 64 0 selecionam Xl e X0,respectivamente, para realizar a codificação em treliça.

Conforme descrito acima, como três memórias S0, S1, eS2 são providas no primeiro tipo de codificador em treliça,e os valores armazenados nas memórias são mudados, osímbolo de sinal de controle "2" é exigido parareinicializar todas as memórias. Além disso, existem oitocombinações de D1 e D0, por exemplo, 000, 111, 001, 010,100, 110, 101 e 011, as quais podem ser feitas utilizando-se as três memórias S0, S1, e S2.

O processo de reinicialização de memória realizadopelo codificador em treliça do primeiro tipo pode serarranjado conforme a Tabela 1 abaixo.Tabela 1

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Na Tabela 1, o termo "entrada" se refere aos valoresintroduzidos a partir do primeiro MUX 630 e o segundo MUX640 para o primeiro somador 610 e o segundo somador 620,respectivamente. Em um estado inicial (isto é, t=0), areinicialização da memória começa quando o sinal decontrole externo Cont=I é introduzido. Conseqüentemente, nomomento onde o primeiro sinal de controle Cont=I éintroduzido (isto é, t=l) a primeira memória S2 e aterceira memória SO são ajustadas para "0",respectivamente, independente dos valores armazenados naprimeira e segunda memória S2 e SO. Além disso, em ummomento onde o segundo sinal de controle Cont=I éintroduzido (isto é, t=2), a segunda memória Sl também éajustada para "0" . Conforme descrito acima, com referênciaà Tabela 1, a reinicialização da memória é realizada por umsinal de controle externo de dois símbolos.

A Figura 10 é um diagrama de blocos ilustrando aconstrução do codificador em treliça de segundo ou terceirotipo de acordo com uma modalidade da presente invenção. Comreferência à Figura 10, o codificador em treliça do segundotipo inclui uma primeira memória S2, uma segunda memóriaSI, uma terceira memória S0, um primeiro somador 710, umsegundo somador 720, um primeiro MUX 730, um segundo MUX740, e um terceiro MUX 750. Como a operação e função daprimeira à terceira memória são idênticas àquelasilustradas na Figura 9, a sua explicação detalhada seráomitida.

O primeiro MUX 730 respectivamente emite um do valorarmazenado na primeira memória S2 e um valor a de acordocom o primeiro sinal de controle externo. O valor a podeser um valor aleatoriamente determinado ou certo valorfixado. Por exemplo, o valor a pode ser fixado em "0".

O primeiro sinal de controle externo é um sinal parainformar se a reinicialização de memória atual é realizadana primeira região de reinicialização ou na segunda regiãode reinicialização. No caso onde três memórias S2, SI, e SOsão providas, ao menos dois sinais de controle são exigidospara reinicializar as memórias S2, Sl e S0. Os sinais decontrole podem ser providos a partir de um controlador (nãomostrado).

Especificamente, se o primeiro sinal de controleexterno é "0", o primeiro MUX 730 julga que a região dereinicialização atual é a primeira região dereinicialização, e emite o valor a. Se o primeiro sinal decontrole externo é "1", o primeiro MUX 730 julga que aregião de reinicialização atual é a segunda região dereinicialização que vem após a primeira região dereinicialização, seleciona e emite o valor armazenado naprimeira memória S2.Se o segundo sinal de controle externo é "0", (isto é,um sinal de operação geral), o segundo MUX 74 0 seleciona eemite XI. Se o segundo sinal de controle externo é "1" ,(isto é o sinal de reinicialização) , o segundo MUX 740 seleciona e emite o valor emitido a partir do primeiro MUX730. O primeiro somador 710 realiza um OR-exclusivo dovalor emitido a partir do segundo MUX 74 0 e o valorarmazenado na primeira memória S2, e emite o valorresultante do OR-exclusivo como Z2 assim como armazenando ovalor resultante na primeira memória S2.

Se o sinal de reinicialização é introduzido em umestado em que a=0, o valor resultante emitido a partir doprimeiro somador 710 se torna igual ao valor armazenado naprimeira memória S2. Conseqüentemente, na primeira regiãode reinicialização, o valor da primeira memória S2 émantido como se encontra. Na segunda região dereinicialização, o valor da primeira memória S2 étransferido para o primeiro somador 710 através do segundoMUX 74 0, e desse modo a primeira memória S2 é ajustada para"0" .

No caso do codificador em treliça do primeiro tipodescrito acima, a primeira memória S2 é ajustada para "0"na primeira região de reinicialização, e o mapeador 500mapeia esse valor determinado para um dos valores -1, -3, - 5 e -7. A saída do codificador em treliça do primeiro tipotem um deslocamento DC especificado através do mapeador500. Conseqüentemente, se a primeira memória S2 é ajustadapara "0" a partir da primeira região de reinicialização, odeslocamento DC pode ter um valor negativo. Contudo, nocaso do codificador em treliça do segundo tipo, a primeiramemória S2 é ajustada para "O" na segunda região dereinicialização, e desse modo o deslocamento DC pode serreduzido em comparação com o codificador em treliça doprimeiro tipo.

O processo de reinicialização de memória realizadopelo codificador em treliça do segundo tipo pode serarranjado conforme na Tabela 2 abaixo. Na Tabela 2, nomomento onde t=0, o valor armazenado na primeira memória S2é mantido como se encontra, e no momento onde t=2, o valorarmazenado na primeira memória S2 é ajustado para "0".

Tabela 2

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A operação de ajuste da segunda e terceira memória Sle SO é igual àquela do codificador em treliça do primeirotipo mostrado na Figura 9. Isto é, as operações do terceiroMUX 750 e do segundo somador 720 conforme ilustradas naFigura 10 são idênticas àquelas do segundo MUX 64 0 e dosegundo somador 620 do codificador em treliça do primeirotipo conforme ilustrado na Figura 9, e desse modo a suaexplanação repetida será omitida.

Além disso, o codificador em treliça do terceiro tipopode ser implementado mediante adição de um inversor a umaparte que recebe o valor armazenado na primeira memória S2no primeiro MUX 730, como mostrado na Figura 10. Nessamodalidade, um valor invertido do valor armazenado daprimeira memória S2 é emitido na segunda região dereinicialização. Conseqüentemente, o valor emitido atravésdo segundo MUX 740 no segundo período de reinicialização setorna o valor invertido da primeira memória S2. Comoresultado, mediante realização de um OR-exclusivo atravésdo primeiro somador 710, a primeira memória S2 é ajustadapara "1". Isso pode ser arranjado conforme na Tabela 3abaixo.

Tabela 3

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Na Tabela 3, no momento onde t = l, o valor armazenadona primeira memória S2 é mantido como se encontra, e nomomento onde t=2, o valor armazenado na primeira memória S2é ajustado para "1". Como a construção do codificador emtreliça do terceiro tipo é geralmente idêntica àquela docodificador em treliça do segundo tipo conforme ilustradona Figura 10 exceto pela parte terminal de entrada doprimeiro MUX 73 0, a explanação detalhada da mesma seráomitida.

0 codificador em treliça do terceiro tipo tem o valorfinalmente ajustado na primeira memória S2 que é diferentedo valor ajustado na primeira memória do codificador emtreliça do segundo tipo. Conseqüentemente, medianteimplementação do bloco de codificador em treliça 3 00mediante combinação adequada dos codificadores em treliçado segundo e terceiro tipo, o deslocamento DC pode serremovido ou reduzido.

A Figura 11 é um diagrama de blocos ilustrando aconstrução do codificador em treliça do quarto ou quintotipo de acordo com uma modalidade da presente invenção. Comreferência à Figura 11, o codificador em treliça do quartoou quinto tipo inclui uma primeira a terceira memória S2,Sl e SO, um primeiro somador 810, um segundo somador 820,um primeiro MUX 830, um segundo MUX 840, e um terceiro MUX850. 0 primeiro MUX 830 emite seletivamente um do valorarmazenado na primeira memória S2 e um valor invertido dovalor armazenado de acordo com o primeiro sinal de controleexterno.

Especificamente, no caso do codificador em treliça doquarto tipo, o primeiro MUX 830 emite o valor invertido dovalor armazenado da primeira memória S2 se o primeiro sinalde controle externo for um sinal para informar a primeiraregião de reinicialização. Ao contrário, se o primeirosinal de controle externo for um sinal para informar asegunda região de reinicialização, o primeiro MUX 83 0seleciona e emite o valor armazenado da primeira memóriaS2. O segundo MUX 840 seleciona e emite o valor de saída doprimeiro MUX 830 se o segundo sinal de controle externo forum sinal de reinicialização, enquanto que o segundo MUX 840seleciona e emite X1 se o segundo sinal de controle externofor um sinal de operação geral.

Na primeira região de reinicialização, o valorinvertido do valor armazenado da primeira memória S2, e ovalor armazenado da primeira memória S2, são transmitidospor porta OR-exclusivo pelo primeiro somador 810, e o valorresultante do OR-exclusivo sempre se torna "1".

Conseqüentemente, os valores de Z2 e S2 sempre se tornam"0" na primeira região de reinicialização. Ao contrário, osvalores de Z2 e S2 sempre se tornam "0" na segunda regiãode reinicialização. 0 processo de reinicialização dememória realizado pelo codificador em treliça do quartotipo pode ser arranjado como na Tabela 4 abaixo.

Tabela 4

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Na Tabela 4, no momento onde t = 0, o valor armazenadona primeira memória S2 é fixado em "1" , e no momento ondet = 2, ele é ajustado para "0".

No caso do codificador em treliça do quinto tipo, oprimeiro MUX 83 0 emite o valor armazenado da primeiramemória S2 se o primeiro sinal de controle externo for osinal para informar a primeira região de reinicialização.Ao contrário, se o primeiro sinal de controle externo for osinal para reportar a segunda região de reinicialização, oprimeiro MUX 830 seleciona e emite o valor invertido dovalor armazenado da primeira memória S2. 0 segundo MUX 840seleciona e emite o valor de saída do primeiro MUX 830 se osegundo sinal de controle externo for o sinal dereinicialização, enquanto ele seleciona e emite Xl se osegundo sinal de controle externo for o sinal de operaçãogeral.

Na primeira região de reinicialização, o valorarmazenado da primeira memória S2, e o valor armazenado daprimeira memória S2, são transmitidos por porta OR-exclusivo pelo primeiro somador 810, e o valor resultantedo OR-exclusivo sempre se torna "0". Conseqüentemente, osvalores de Z2 e S2 na primeira região de reinicializaçãosempre se tornam "0" independente do valor armazenadoinicial da primeira memória S2. Ao contrário, os valores deZ2 e S2 sempre se tornam "1" na segunda região dereinicialização. 0 processo de reinicialização de memóriarealizado pelo codificador em treliça do quinto tipo podeser arranjado como na Tabela 5 abaixo.

Tabela 5

<table>table see original document page 37</column></row><table><table>table see original document page 38</column></row><table>

No caso do codificador em treliça do quarto ou quintotipo, o valor selecionado é mudado de acordo com o primeirosinal de controle externo, e desse modo o valorestabelecido da primeira memória S2 também é mudado.

Conseqüentemente, da mesma maneira que no codificador emtreliça do segundo ou terceiro tipo, mediante combinaçãoadequada dos codificadores em treliça do quarto e quintotipo, o deslocamento DC pode ser deslocado ou reduzido.

Como a operação do terceiro MUX 750 ou 850, conformeilustrado nas Figuras, 10 e 11, é geralmente idênticaàquela do segundo MUX 640 ou do segundo somador 620 docodificador em treliça do primeiro tipo, conforme ilustradona Figura 9, a explanação duplicada do mesmo será omitida.

A Figura 12 é uma vista explicando o processo domapeador 500 que pode ser usado no codificador em treliçada Figura 8. Com referência à Figura 12, o mapeador 500emite um valor R correspondendo à combinação de Z2, Zl, eZO. Por exemplo, se Z2, Zl e ZO são "0", "1" e "0" ,respectivamente, o mapeador 500 emite um valor de -3.

O bloco de codificadores em treliça 300 da Figura 8pode ser projetado para incluir os codificadores em treliçacorrespondendo a um tipo de codificadores em treliça doprimeiro ao quinto tipo de modo que o valor de saída domapeador 3 00 não é desviado para o valor negativo oupositivo. Isto é, o bloco de codificadores em treliça 300pode incluir todos ou uma parte dos codificadores emtreliça do primeiro ao quinto tipo.

Em um estado em que o mapeamento foi realizado pelomapeador 500, o deslocamento DC do codificador em treliçade tipo respectivo pode ser calculado. Esse deslocamento DCpode ser calculado na suposição de que todas as combinaçõespossíveis de S2, SI, e SO são feitas uma vez.

Em primeiro lugar, o codificador em treliça doprimeiro tipo adiciona todos os valores de mapeamentocorrespondendo aos valores de Z2, Zl, e ZO emitidos naprimeira região de reinicialização, e emite -32 como ovalor resultante da adição. Então, o codificador em treliçado primeiro tipo adiciona todos os valores de mapeamentocorrespondendo aos valores de Z2, Zl, e ZO emitidos nasegunda região de reinicialização, e emite -40 como o valorresultante da adição. Conseqüentemente, é produzido odeslocamento DC total de -72.

Da mesma maneira, o codificador em treliça do segundotipo emite zero na primeira região de reinicialização, eemite -40 na segunda região de reinicialização.Conseqüentemente, é produzido o deslocamento DC total de -40. No caso do codificador em treliça do terceiro tipo, éproduzido o deslocamento DC de +24, e no caso docodificador em treliça do quarto tipo, é produzido odeslocamento DC de -8. No caso do codificador em treliça doquinto tipo, é produzido o deslocamento DC de -8.Utilizando esses valores resultantes de cálculo, o númerode codificadores em treliça de tipo respectivo pode serdeterminado. Por exemplo, no caso de implementar o bloco decodificadores em treliça 300 utilizando três codificadoresem treliça do terceiro tipo e nove codificadores em treliçado quarto ou quinto tipo, o valor resultante do cálculo setorna 24*3-8*9 = 0, e desse modo pode ser considerado que odeslocamento DC foi deslocado.

A Figura 13 é uma vista ilustrando um exemplo daestrutura de um fluxo de transporte incluindo um sinal dereferência suplementar. Com referência ã Figura 13, podeser visto que as regiões SRS foram dispersas pelaintercalação. Além disso, antes das regiões SRSrespectivas, as regiões de inicialização para areinicialização de memória e as regiões nas quais asparidades compensadas são gravadas no caso onde acompensação de paridade de acordo com a reinicialização dememória é realizada, são preparadas.

Embora algumas modalidades da presente invenção tenhamsido mostradas e descritas, seria considerado por aquelesversados na técnica que alterações podem ser feitas nessamodalidade sem se afastar dos princípios e conceitosinventivos da invenção, cujo escopo é definido nasreivindicações e seus equivalentes.

Claims (32)

1. Dispositivo de codificação em treliça para uso comum fluxo de transporte compreendendo um sinal de referênciasuplementar (SRS) usado por um dispositivo de recepção paraconfirmar um estado de canal, e uma região precedendo umaregião de inserção de sinal SRS, o dispositivocaracterizado pelo fato de compreender:uma pluralidade de codificadores em treliça pararealizar codificação em treliça no fluxo de transporte noqual o sinal SRS foi inserido, e realizar umareinicialização de memória na região que precede a regiãode inserção SRS; euma unidade de compensação de paridade para compensaras paridades do fluxo de transporte devido ao SRS de acordocom os valores armazenados nas memórias incluídas noscodificadores em treliça.

2. Dispositivo de codificação em treliça, de acordocom a reivindicação 1, caracterizado pelo fato de que oscodificadores em treliça compreendem ao menos um tipo decodificador em treliça entre cinco tipos de codificadoresem treliça.

3. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que ocodificador em treliça do primeiro tipo tem primeira aterceira memória, e ajusta a primeira a terceira memóriapara zero em um momento onde o primeiro valor de sinal quese torna a região precedendo a região de inserção de SRS érecebido.

4. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que ocodificador em treliça do primeiro tipo compreende:primeira a terceira memória;um primeiro MUX para emitir seletivamente um entre umvalor de sinal no fluxo de transporte e um valor armazenadona primeira memória de acordo com um sinal de controleexterno recebido;um primeiro somador para adicionar um valor de saídado primeiro MUX ao valor armazenado na primeira memória, earmazenar o valor resultante na primeira memória;um segundo MUX para emitir seletivamente um entre umvalor de sinal no fluxo de transporte e um valor armazenadona segunda memória de acordo com o sinal de controleexterno recebido; eum segundo somador para adicionar um valor de saída dosegundo MUX ao valor armazenado na segunda memória, earmazenar o valor resultante na terceira memória.

5. Dispositivo de codificação em treliça, de acordocom a reivindicação 4, caracterizado pelo fato de queo primeiro MUX seleciona e emite o valor armazenado naprimeira memória se o sinal de controle externo for umsinal de reinicialização; eo primeiro somador realizar um OR-exclusivo do valorde saída do primeiro MUX e o valor armazenado na primeiramemória, e armazena o valor resultante do OR-exclusivo naprimeira memória.

6. Dispositivo de codificação em treliça, de acordocom a reivindicação 5, caracterizado pelo fato de que osegundo MUX seleciona e emite o valor armazenado na segundamemória se o sinal de controle externo for o sinal dereinicialização; eo segundo somador realiza um OR-exclusivo do valor desaída do segundo MUX e o valor armazenado na segundamemória, e armazena o valor resultante do OR-exclusivo naterceira memória.

7. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que cadaum dos codificadores em treliça, do segundo e terceirotipo, têm primeira a terceira memória, mantém o valorarmazenado na primeira memória no estado em que seencontra, e ajusta a terceira memória para zero em ummomento em que um primeiro valor de sinal entre valores desinal que pertencem à região precedendo a região deinserção SRS é recebido, e ajusta a primeira memória paraum valor especificado e ajusta a segunda memória para zeroem um momento em que um segundo valor de sinal que vem apóso primeiro valor de sinal é recebido.

8. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que ocodificador em treliça do segundo tipo compreende:primeira a terceira memória;um primeiro MUX para emitir seletivamente um entre umvalor fixo predeterminado e um valor armazenado na primeiramemória de acordo com um primeiro sinal de controleexterno;um segundo MUX para emitir seletivamente um entre umvalor de sinal no fluxo de transporte e um valor de saídado primeiro MUX de acordo com um segundo sinal de controleexterno;um primeiro somador para acrescentar um valor de saídado segundo MUX ao valor armazenado na primeira memória, earmazenar o valor resultante na primeira memória;um terceiro MUX para emitir seletivamente um do valorde sinal no fluxo de transporte e o valor armazenado nasegunda memória de acordo com o segundo sinal de controleexterno; eum segundo somador para adicionar um valor de saída doterceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante na terceira memória.

9. Dispositivo de codificação em treliça, de acordocom a reivindicação 8, caracterizado pelo fato de que oprimeiro MUX seleciona e emite o valor fixo se for julgadoque uma região presente é uma primeira região dereinicialização de acordo com o primeiro sinal de controleexterno, e seleciona e emite o valor armazenado na primeiramemória se for julgado que a presente região é uma segundaregião de reinicialização que vem após a primeira região dereinicialização;o segundo MUX seleciona e emite o valor de sinal nofluxo de transporte se o segundo sinal de controle externofor o sinal de reinicialização, e seleciona e emite o valorde saída do primeiro MUX se o segundo sinal de controleexterno for um sinal de operação geral; eo primeiro somador realiza um OR-exclusivo do valor desaída do segundo MUX e o valor armazenado na primeiramemória, e armazena o valor resultante do OR-exclusivo naprimeira memória.

10. Dispositivo de codificação em treliça, de acordocom a reivindicação 9, caracterizado pelo fato de que oterceiro MUX seleciona e emite o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização; eo segundo somador realiza um OR-exclusivo do valor desaída do terceiro MUX e o valor armazenado na segundamemória, e armazena o valor resultante do OR-exclusivo naterceira memória.

11. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que ocodificador em treliça do terceiro tipo compreende:primeira a terceira memória;um primeiro MUX para seletivamente emitir um entre umvalor invertido do valor armazenado na primeira memória eum valor fixado predeterminado de acordo com um primeirosinal de controle externo;um segundo MUX para seletivamente emitir um entre umvalor de sinal no fluxo de transporte e um valor de saídado primeiro MUX de acordo com um segundo sinal de controleexterno;um primeiro somador para acrescentar valor de saída dosegundo MUX ao valor armazenado na primeira memória, earmazenar o valor resultante na primeira memória;um terceiro MUX para seletivamente emitir um do valorde sinal no fluxo de transporte e o valor armazenado nasegunda memória de acordo com o segundo sinal de controleexterno; eum segundo somador para acrescentar um valor de saídado terceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante na terceira memória.

12. Dispositivo de codificação em treliça, de acordocom a reivindicação 11, caracterizado pelo fato de que oprimeiro MUX seleciona e emite o valor fixado se forjulgado que a presente região é uma primeira região deinicialização de acordo com o primeiro sinal de controleexterno, e seleciona e emite o valor invertido do valorarmazenado na primeira memória se for julgado que apresente região é uma segunda região de reinicialização quevem após a primeira região de reinicialização;o segundo MUX emite o valor de sinal no fluxo detransporte se o segundo sinal de controle externo for osinal de reinicialização, e seleciona e emite o valor desaída do primeiro MUX se o segundo sinal de controleexterno for um sinal de operação geral; eo primeiro somador realiza um OR-exclusivo do valor desaída do segundo MUX e o valor armazenado na primeiramemória, e armazena o valor resultante do OR-exclusivo naprimeira memória.

13. Dispositivo de codificação em treliça, de acordocom a reivindicação 12, caracterizado pelo fato de queo terceiro MUX seleciona e emite o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização; eo segundo somador realiza um OR-exclusivo do valor desaída do terceiro MUX e o valor armazenado na segundamemória, e armazena o valor resultante do OR-exclusivo naterceira memória.

14. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que cadaum dos codificadores em treliça do quarto e quinto tipo temprimeira a terceira memória, ajusta o valor armazenado naprimeira memória em um primeiro valor predeterminado eajusta a terceira memória em zero em um momento onde oprimeiro valor de sinal entre os valores de sinal quepertencem à região precedendo o processo SRS é recebido, eajusta o valor armazenado na primeira memória em um segundovalor predeterminado e ajusta a segunda memória em zero nomomento quando o segundo valor de sinal que vem após oprimeiro valor de sinal é recebido.

15. Dispositivo de codificação em treliça, de acordocom a reivindicação 2, caracterizado pelo fato de que cadaum dos codificadores em treliça de quarto e quinto tipocompreende:primeira a terceira memória;um primeiro MUX para emitir seletivamente um entre umvalor invertido do valor armazenado na primeira memória e ovalor armazenado na primeira memória de acordo com umprimeiro sinal de controle externo;um segundo MUX para seletivamente emitir um entre umvalor de sinal no fluxo de transporte e um valor de saídado primeiro MUX de acordo com um segundo sinal de controleexterno;um primeiro somador para acrescentar um valor de saídado segundo MUX ao valor armazenado na primeira memória, earmazenar o valor resultante na primeira memória;um terceiro MUX para emitir seletivamente um entre ovalor de sinal no fluxo de transporte e o valor armazenadona segunda memória de acordo com o segundo sinal decontrole externo; eum segundo somador para acrescentar um valor de saídado terceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante na terceira memória.

16. Dispositivo de codificação em treliça, de acordocom a reivindicação 15, caracterizado pelo fato de que oprimeiro MUX incluído no codificador em treliça do quartotipo seleciona e emite o valor invertido do valorarmazenado na primeira memória se a presente região for aprimeira região de reinicialização de acordo com o primeirosinal de controle externo, e seleciona e emite o valorarmazenado na primeira memória se a região presente for umasegunda região de reinicialização que vem após a primeiraregião de reinicialização;o segundo MUX seleciona e emite o valor de sinal nofluxo de transporte se o segundo sinal de controle externofor o sinal de reinicialização, e seleciona e emite o valorde saída do primeiro MUX se o segundo sinal de controleexterno for um sinal de operação geral; eo primeiro somador realiza um OR-exclusivo do valor desaída do segundo MUX e o valor armazenado na primeiramemória, e armazena o valor resultante do OR-exclusivo naprimeira memória.

17. Dispositivo de codificação em treliça, de acordocom a reivindicação 16, caracterizado pelo fato de que oterceiro MUX seleciona e emite o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização; eo segundo somador realiza um OR-exclusivo do valor desaída do terceiro MUX e o valor armazenado na segundamemória, e armazena o valor resultante do OR-exclusivo naterceira memória.

18. Dispositivo de codificação em treliça, de acordocom a reivindicação 15, caracterizado pelo fato de que oprimeiro MUX incluído no codificador em treliça do quintotipo seleciona e emite o valor armazenado na primeiramemória se a presente região for uma primeira região dereinicialização de acordo com o primeiro sinal de controleexterno, e seleciona e emite o valor invertido do valorarmazenado na primeira memória se a região presente for umasegunda região de reinicialização que vem após a primeiraregião de reinicialização;o segundo MUX seleciona e emite o valor de sinal nofluxo de transporte se o segundo sinal de controle externofor o sinal de reinicialização, e seleciona e emite o valorde saída do primeiro MUX se o segundo sinal de controleexterno for um sinal de operação geral; eum primeiro somador realiza um OR-exclusivo do valorde saída do segundo MUX e o valor armazenado na primeiramemória, e armazena o valor resultante do OR-exclusivo naprimeira memória.

19. Dispositivo de codificação em treliça, de acordocom a reivindicação 18, caracterizado pelo fato de que oterceiro MUX seleciona e emite o valor armazenado nasegunda memória se o segundo sinal de controle externo foro sinal de reinicialização; eo segundo somador realiza um OR-exclusivo do valor desaída do terceiro MUX e o valor armazenado na segundamemória, e armazena o valor resultante do OR-exclusivo naterceira memória.

20. Dispositivo de codificação em treliça, de acordocom a reivindicação 1, caracterizado pelo fato de que aunidade de compensação de paridade compreende:um recodificador Reed-Solomon (RS) para gerarparidades correspondendo aos valores armazenados nasmemórias na pluralidade de codificadores em treliça;um somador para corrigir as paridades do fluxo detransporte mediante adição das paridades geradas pelorecodificador RS para o fluxo de transporte; eum MUX para prover o fluxo de transporte tendo asparidades corrigidas pelo somador aos vários codificadoresem treliça.

21. Dispositivo de codificação em treliça, de acordocom a reivindicação 20, caracterizado pelo fato decompreender ainda um mapeador para realizar mapeamento desímbolo do fluxo de transporte codificado em treliça pelapluralidade de codificadores em treliça.

22. Dispositivo de codificação em treliça, de acordocom a reivindicação 20, caracterizado pelo fato decompreender ainda:um divisor para seqüencialmente emitir o fluxo detransporte provido a partir do MUX para a pluralidade decodificadores em treliça; euma unidade de saída de codificação paraseqüencialmente detectar valores codificados pelapluralidade de codificadores em treliça para emitir osvalores detectados para o mapeador.

23. Codificador em treliça caracterizado pelo fato decompreender:primeira a terceira memória;um primeiro MUX para operar seletivamente de acordocom um primeiro sinal de controle externo;um segundo MUX para emitir seletivamente um entre umprimeiro valor de sinal especificado no fluxo de transportee um valor de saída do primeiro MUX de acordo com umsegundo sinal de controle externo recebido;um primeiro somador para adicionar um valor de saídado segundo MUX ao valor armazenado na primeira memória, earmazenar o valor resultante na primeira memória;um terceiro MUX para seletivamente emitir um entre umsegundo valor de sinal especificado no fluxo de transportee o valor armazenado na segunda memória de acordo com osegundo sinal de controle externo; eum segundo somador para adicionar um valor de saída doterceiro MUX ao valor armazenado na segunda memória, earmazenar o valor resultante na terceira memória.

24. Codificador em treliça, de acordo com areivindicação 23, caracterizado pelo fato de que o primeiroMUX emite seletivamente um entre um valor fixopredeterminado e o valor armazenado na primeira memória deacordo com o primeiro sinal de controle externo.

25. Codificador em treliça, de acordo com areivindicação 23, caracterizado pelo fato de que o primeiroMUX emite seletivamente um entre um valor invertido dovalor armazenado na primeira memória e um valor fixopredeterminado de acordo com o primeiro sinal de controleexterno.

26. Codificador em treliça, de acordo com areivindicação 23, caracterizado pelo fato de que o primeiroMUX emite seletivamente um entre um valor invertido dovalor armazenado na primeira memória e o valor armazenadona primeira memória de acordo com o primeiro sinal decontrole externo.

27. Dispositivo de codificação em treliça,caracterizado pelo fato de compreender:uma pluralidade de codificadores em treliça pararealizar codificação em treliça de um fluxo de transporteno qual um sinal de referência suplementar (SRS) foiinserido em uma região de inserção, em que as memóriasincluídas nos vários codificadores em treliça sãoreinicializadas antes de se processar o fluxo de transportena região de inserção na qual o SRS foi inserido de modo aremover um deslocamento DC causado pelo SRS.

28. Dispositivo de codificação em treliça, de acordocom a reivindicação 27, caracterizado pelo fato decompreender uma unidade de compensação de paridadeincluindo um recodificador RS para gerar paridadescorrespondendo aos valores de armazenamento de memóriaemitidos a partir dos codificadores em treliça respectivos,um somador para adicionar as paridades geradas pelorecodificador RS a um pacote externamente introduzido e umMUX para armazenar os dados adicionados.

29. Dispositivo de codificação em treliça, de acordocom a reivindicação 28, caracterizado pelo fato decompreender ainda um divisor para emitir seqüencialmente ofluxo de transporte provido a partir do MUX para oscodificadores em treliça.

30. Dispositivo de codificação em treliça, de acordocom a reivindicação 29, caracterizado pelo fato decompreender ainda uma unidade de saída de codificação paradetectar seqüencialmente os valores codificados emitidos apartir dos codificadores em treliça respectivos, e paraseqüencialmente emitir os valores codificados detectadospara um mapeador.

31. Codificador de difusão digital caracterizado pelofato de compreender:um gerador de fluxo de transporte para gerar um fluxode transporte a ser transmitido para um receptor;um randomizador para randomizar o fluxo de transporte;um compactador de sinal de referência suplementar(SRS) para inserir um sinal de referência suplementar (SRS)em uma região de inserção provida no fluxo de transporte;um codificador Reed Solomon (RS) para codificar ofluxo de transporte no qual o SRS é inserido;um intercalador para intercalar o fluxo de transportecodificado pelo codificador RS; eum dispositivo de codificação em treliça paracodificar em treliça o fluxo de transporte intercalado,em queo dispositivo de codificação em treliça compreende:uma pluralidade de codificadores em treliça pararealizar a codificação em treliça do fluxo de transporte noqual o sinal de referência suplementar (SRS) foi inseridona região de inserção, ememórias incluídas na pluralidade de codificadores emtreliça são reinicializadas antes de se processar o fluxode transporte na região de inserção na qual o SRS foiinserido de modo a remover um deslocamento DC causado peloSRS.

32. Codificador de difusão digital, de acordo com areivindicação 31, caracterizado pelo fato de compreenderainda uma unidade de transmissão para transmitir o fluxocodificado em treliça através de um canal de freqüência.