BRPI0722011B1 - clock synchronization system and method for advanced telecommunications computing architecture - Google Patents
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Abstract
sistema para sincronização de relógios e método para a arquitetura avançada de computação de telecomunicações a presente invenção fornece um sistema de sincronização de relógios e um método para uma instalação de computação avançada de telecomunicações. o sistema fica localizado em um registro do mainframe que inclui uma placa de nó (5) e uma backboard, e o sistema compreende um subcartão de relógio (1}, um módulo de encaixe traseiro de relógio (14), e um para receber e processar a referência de relógio externo, selecionar um relógio de referência, e depois processá-lo em três tipos de relógios, distribuí-los respectivamente para três barramentos de relógios na backboard, produzir um relógio síncrono em cascata e enviá-lo para o módulo de encaixe traseiro de relógio (14) por intermédio do módulo da backboard pequena na camada do meio; o módulo da backboard pequena na camada do meio é usado para interligar interfaces de acesso para referência de relógio de cada subcartão de relógio e interligar interfaces de saída de relógios em cascata. a presente invenção economiza recursos de relógios e reduz custos, e ao mesmo tempo, reduz a complexidade e aumenta a confiabilidade do sistema, pois o sistema apenas requer um cartão de encaixe traseiro de relógio e um cabo para produzir relógios síncronos em cascata.clock synchronization system and method for advanced telecommunications computing architecture the present invention provides a clock synchronization system and a method for an advanced telecommunications computing facility. the system is located in a mainframe register that includes a node plate (5) and a backboard, and the system comprises a clock subcard (1}, a rear clock insert module (14), and one for receiving and process the external clock reference, select a reference clock, and then process it in three types of clocks, distribute them respectively to three clock buses on the backboard, produce a synchronous cascade clock and send it to the rear clock slot (14) via the small backboard module in the middle layer; the small backboard module in the middle layer is used to interconnect access interfaces for clock reference of each clock subcard and interconnect output interfaces from cascade clocks.The present invention saves clock resources and reduces costs, while at the same time reducing complexity and increasing system reliability, as the system only r it includes a rear clock insert card and a cable to produce synchronous cascade clocks.
Description
SISTEMA PARA SINCRONIZAÇÃO DE RELÓGIOS E MÉTODO PARA A ARQUITETURA AVANÇADA DE COMPUTAÇÃO DE TELECOMUNICAÇÕESWATCH SYNCHRONIZATION SYSTEM AND METHOD FOR ADVANCED TELECOMMUNICATIONS COMPUTING ARCHITECTURE
CAMPO TÉCNICO DA INVENÇÃO [001] A presente invenção refere-se ao campo de plataforma de ATCA (arquitetura avançada de computação de telecomunicações), e particularmente, um sistema de sincronização de relógios, e o método na instalação.TECHNICAL FIELD OF THE INVENTION [001] The present invention relates to the ATCA platform field (advanced telecommunications computing architecture), and particularly, a clock synchronization system, and the method at installation.
ANTECEDENTES DA INVENÇÃO [002] No campo de comunicações modernas, a transmissão e a comutação de informações são conduzidas através da multiplexação por divisão de tempo. Para obter freqüências e sinais de cronometragem precisos, as informações úteis podem ser desmultiplexadas corretamente apenas dependendo da técnica de sincronização do relógio, de modo a fazer com que a taxa da codificação de saída dos dados seja consistente com a taxa da codificação de entrada dos dados, evitando assim dano prejudicial aos dados durante os processos de transmissão e comutação devido a um assincronismo, senão causaria um aumento da taxa de erro de bit, um decréscimo da eficiência e qualidade da comunicação, e mesmo interrupção da comunicação. Quando uma plataforma de ATCA é aplicada a um domínio de comutação de circuito, ela precisa também assegurar que os relógios do registro do mainframe inteiro e dos registros do mainframe em cascata estejam síncronos. As especificações 3.0 fornecidas por PICMG (PCI Industrial Computer Manufacturers Group) especificam as características elétricas, meio de distribuição e método de administração inteligente para o relógio síncrono. A interface de relógios síncronos adota uma estrutura de barramento (bus) de MLVDS (sinal diferencial multiponto de baixa voltagem) para assegurar uma transmissão confiável do relógio. A ATCA suporta três pares de barramentos (buses) de relógios: CLK1A/B, CLK2A/B e CLK3A/B, e as especificações especificam que CLK1A/B e CLK2A/B são 8K e 19,44M, respectivamente, e CLK3A/B é um barramento de relógio definido pelo usuário, cada tipo de relógio tem um grupoBACKGROUND OF THE INVENTION [002] In the field of modern communications, the transmission and switching of information is conducted through time division multiplexing. In order to obtain accurate timing signals and frequencies, useful information can be demultiplexed correctly only depending on the clock synchronization technique, in order to make the data encoding rate consistent with the data encoding rate , thus avoiding damaging data damage during the transmission and switching processes due to an asynchronism, otherwise it would cause an increase in the bit error rate, a decrease in the efficiency and quality of the communication, and even interruption of the communication. When an ATCA platform is applied to a circuit switching domain, it must also ensure that the clocks in the entire mainframe register and the cascading mainframe registers are synchronous. The 3.0 specifications provided by PICMG (PCI Industrial Computer Manufacturers Group) specify the electrical characteristics, distribution medium and smart administration method for the synchronous clock. The synchronous clock interface adopts a MLVDS (low voltage multipoint differential signal) bus structure to ensure reliable clock transmission. ATCA supports three pairs of clock buses: CLK1A / B, CLK2A / B and CLK3A / B, and specifications specify that CLK1A / B and CLK2A / B are 8K and 19.44M, respectively, and CLK3A / B is a user-defined clock bus, each type of clock has a group
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2/18 de relógios de reserva, e há no total seis pares de linhas diferenciais, todas elas localizadas em uma tomada Zona2. Dois conjuntos de fontes de relógios ativos/reservas acionam um conjunto de barramentos, respectivamente, e quanto à seleção de dois conjuntos de relógios, as especificações da ATCA especificam que um método de processamento distribuído é adotado para uma placa de recepção, que monitora a validade dos barramentos de relógios A, B por si só e decide qual conjunto de barramento deve ser tomado por si só; caso o relógio correntemente selecionado esteja em falha ou seus índices deteriorados, outro conjunto de relógios é selecionado de acordo com uma estratégia de transferência, e o relógio ativo e o relógio reserva não são estritamente distinguidos um do outro. Adicionalmente, as especificações da ATCA não especificam espaços fixos para um fim de acionamento e fim de recepção, e os espaços são totalmente decididos através de negociação de cada placa de nó com um módulo de administração do registro do mainframe por intermédio do IPMC (controlador da administração da plataforma inteligente) para decidir qual placa de nó aciona qual conjunto de relógios, de modo a impedir um conflito de acionar um relógio com mais placas de nós.2/18 of spare clocks, and there are a total of six pairs of differential lines, all of which are located in a Zona2 socket. Two sets of active / reserve clock sources trigger a set of busbars, respectively, and for the selection of two sets of watches, ATCA specifications specify that a distributed processing method is adopted for a receiving plate, which monitors validity the clock buses A, B by itself and decide which bus set should be taken by itself; if the currently selected watch is faulty or its indexes deteriorated, another set of watches is selected according to a transfer strategy, and the active watch and the spare watch are not strictly distinguished from each other. In addition, ATCA specifications do not specify fixed spaces for an end of activation and end of reception, and the spaces are totally decided by negotiating each node card with a mainframe registration management module through the IPMC (controller of the smart platform administration) to decide which node card triggers which set of clocks, in order to prevent a conflict from triggering a clock with more node cards.
[003] Para realizar a sincronização de relógios de um sistema ATCA, duas soluções são fornecidas nas técnicas anteriores:[003] In order to synchronize the clocks of an ATCA system, two solutions are provided in the previous techniques:
[004] Solução 1: A função de relógio de um sistema ATCA é incorporada dentro de uma placa de comutação, e a função de sincronização de relógios é implementada por meio de AMC (Advanced Mezzanine Card) ou um subcartão não-padrão. A placa de comutação, sendo como sua placa-mãe transportadora, atua como uma fonte diretora do barramento de relógio da ATCA. Como ilustrado na Figura 1, uma placa comutadora é saída para um barramento de relógio da backboard A, outra placa comutadora é saída para um barramento de relógio da backboard B, e cartões de encaixe traseiro das duas placas comutadoras produzem um cabo de relógio em cascata, respectivamente. As placas de relógio são diferentes dos produtos convencionais pelo fato de que elas não podem ser distinguidas como uma[004] Solution 1: The clock function of an ATCA system is incorporated within a switching board, and the clock synchronization function is implemented by means of AMC (Advanced Mezzanine Card) or a non-standard subcard. The switching board, being like its carrier motherboard, acts as a driving source for the ATCA clock bus. As shown in Figure 1, one switch card is output to a backboard A clock bus, another switch card is output to a backboard B clock bus, and rear plug-in cards from the two switch cards produce a cascading clock cable. , respectively. Clock plates are different from conventional products in that they cannot be distinguished as a
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3/18 ativa e outra de reserva e formam uma estrutura de topologia com uma superfície de estrelas duplas, tal como uma placa comutadora. Além de ser saída para os barramentos da backboard A, B, o relógio síncrono do sistema tem também múltiplas linhas de saída de sinais do relógio do painel de cartões de encaixe da Zona3 a ser usado para mensuração do relógio ou para sincronizar os registros do mainframe em cascata. Os dois barramentos A e B de cada tipo de relógio na backboard da ATCA correspondem à saída de uma placa de relógio, respectivamente, e transferência da referência do relógio em uma placa de nó é julgada por cada placa de nó em si. Quando uma plataforma de ATCA é aplicada em uma situação de domínio de comutação de circuito, um subcartão AMC com uma interface de linhas pode ser inserido na placa de nó para extrair relógios síncronos de uma linha de 8K, que é então dividida em duas linhas para serem emitidas no cartão de encaixe traseiro da Zona3 da placa de nó e são ligadas a cartões de encaixe traseiro do relógio da Zona3 de duas placas de comutação individuais, respectivamente, por intermédio de cabos. O cartão de encaixe traseiro da Zona3 da placa comutadora suporta também a entrada convencional da referência de relógios, tais como 2 Mbps, 2 Mbits, e 5 MHz, além da entrada de relógio de linhas com 2 linhas. Quando a plataforma de ATCA precisa de uma cascata multi-frame, uma certa estrutura é estabelecida como um nó de raiz, e a placa comutadora na qual a estrutura fica localizada é configurada com um subcartão de relógio para receber relógios extraídos das linhas ou entrada de referência de relógios tais como 2 Mbps e 2Mbits; o relógio síncrono do sistema de saída é distribuído para os terminais de entrada de cartão de encaixe traseiro de placas comutadoras de outras estruturas por intermédio de um cabo, e depois distribuído para cada placa de nó nas estruturas pelas placas comutadoras por intermédio de barramentos de relógios; as placas comutadoras de outras estruturas não têm necessariamente subcartões de relógios inseridos.3/18 active and reserve and form a topology structure with a double star surface, such as a switch plate. In addition to being output to the backboard buses A, B, the system's synchronous clock also has multiple lines of signal output from the Zone3 slot card panel clock to be used to measure the clock or to synchronize the mainframe records cascading. The two busbars A and B of each type of clock on the ATCA backboard correspond to the output of a clock plate, respectively, and transfer of the clock reference on a node plate is judged by each node plate itself. When an ATCA platform is applied in a circuit switching domain situation, an AMC subcard with a line interface can be inserted into the node plate to extract synchronous clocks from an 8K line, which is then divided into two lines for be issued on the Zone3 rear plug-in card of the node plate and are connected to Zone3 clock rear plug-in cards of two individual switching boards, respectively, via cables. The Zone3 rear plug-in card on the switch plate also supports conventional clock reference input, such as 2 Mbps, 2 Mbits, and 5 MHz, in addition to the 2-line clock input. When the ATCA platform needs a multi-frame cascade, a certain structure is established as a root node, and the switch plate on which the structure is located is configured with a clock subcard to receive clocks extracted from the lines or input from reference of watches such as 2 Mbps and 2Mbits; the synchronous clock of the output system is distributed to the rear plug-in card input terminals of switch plates of other structures by means of a cable, and then distributed to each node plate in the structures by the switch plates by means of clock buses ; switch plates of other structures do not necessarily have clock sub-cards inserted.
[005] Solução 2: Todas as funções em termos do relógio descrito na Solução 1 são conduzidas disponibilizando independentemente uma placa de nó de relógio e um módulo com encaixe traseiro de relógio. Como ilustrado na Figura[005] Solution 2: All functions in terms of the clock described in Solution 1 are conducted by independently providing a clock knot plate and a module with a rear clock slot. As illustrated in Figure
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2, uma placa de nó de relógio produz um relógio para ambos barramentos de relógio da backboard A e B, e cada um dos cartões de encaixe traseiro das duas placas de nós de relógios fornece um cabo de relógio em cascata. As duas placas de nós de relógio ficam localizadas em espaços adjacentes, e usam canais de UPDATE definidos pela ATCA como canais ativo e de reserva.2, a clock knot plate produces a clock for both clock buses from backboard A and B, and each of the rear slot cards of the two clock node plates provides a cascading clock cable. The two clock nodes plates are located in adjacent spaces, and use UPDATE channels defined by ATCA as active and reserve channels.
[006] Com relação às características de uma estrutura de ATCA, pode-se observar que a Solução 2 pode usar UPDATE da ATCA para concretizar placas de nós de relógios ativo e de reserva, e assim sendo, pode impedir falha unipontual de placa de nó de relógio, mas ela tem de usar dois espaços adjacentes, o que é obviamente um desperdício de recursos de espaços preciosos e reduz a capacidade de processamento do sistema. Além disso, quanto à produção de relógios em cascata pelos módulos de encaixe traseiro das duas placas de nós de relógios, eles dificilmente podem ser produzidos por um único cabo, e assim sendo, não é fácil conseguir sincronização de relógios de registros do mainframe em cascata. As desvantagens da Solução 1 também são evidentes, como ilustrado na Figura 1, há duas linhas de cabos de relógios em cascata, e eles devem ser ligados ponto a ponto aos cartões de encaixe traseiro da placa comutadora no registro do mainframe de ATCA oposto, aumentando a complexidade da estratégia de transferência para a placa, tornando difícil assegurar que duas placas comutadoras usem a referência de relógio da mesma linha, e entrementes afetando o número de interfaces para produzir a partir de uma placa comutadora até um módulo de encaixe traseiro. Em ambas soluções, a referência de relógio externa do mesmo tipo tem de fornecer pelo menos duas linhas a serem distribuídas uniformemente para duas placas de nós de relógios, o que desperdiça preciosos recursos de relógios de provedores de serviços.[006] Regarding the characteristics of an ATCA structure, it can be seen that Solution 2 can use ATCA UPDATE to realize active and reserve clock node plates, and thus, it can prevent single-node node plate failure clock, but it has to use two adjacent spaces, which is obviously a waste of precious space resources and reduces the system’s processing power. In addition, regarding the production of cascading clocks by the rear plug-in modules of the two clock knot plates, they can hardly be produced by a single cable, and therefore it is not easy to achieve synchronization of cascading mainframe register clocks. . The disadvantages of Solution 1 are also evident, as illustrated in Figure 1, there are two lines of cascading clock cables, and they must be connected point to point to the switching card's rear slot cards on the opposite ATCA mainframe register, increasing the complexity of the transfer strategy for the board, making it difficult to ensure that two switch boards use the clock reference of the same line, and meanwhile affecting the number of interfaces to produce from a switch board to a rear plug-in module. In both solutions, the external clock reference of the same type must provide at least two lines to be distributed evenly to two clock node plates, which wastes precious clock resources from service providers.
SUMÁRIO DA INVENÇÃO [007] O problema técnico a ser solucionado pela presente invenção é fornecer um sistema de sincronização de relógios e um método para uma arquitetura de computação avançada de telecomunicações, de tal modo que apenas umaSUMMARY OF THE INVENTION [007] The technical problem to be solved by the present invention is to provide a clock synchronization system and a method for an advanced telecommunications computing architecture, such that only one
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5/18 ligação seja necessária ao acessar uma referência de relógio externa, e ao mesmo tempo, fornecer um cabo em cascata singular ou saída de fibra de um registro do mainframe de ATCA.5/18 connection is required when accessing an external clock reference, and at the same time, providing a single cascade cable or fiber output from an ATCA mainframe record.
[008] Para solucionar o problema técnico acima, a presente invenção é conduzida através da seguinte solução técnica:[008] To solve the above technical problem, the present invention is conducted through the following technical solution:
um sistema de sincronização de relógios para uma instalação de computação avançada de telecomunicações, sendo o sistema localizado em um registro de mainframe, sendo que o registro de mainframe inclui uma placa de nó e uma backboard, e o sistema compreende: um módulo de encaixe traseiro de relógio, um módulo de backboard pequena em uma camada do meio e um subcartão de relógio;a clock synchronization system for an advanced telecommunications computing facility, the system being located on a mainframe register, the mainframe register including a node board and a backboard, and the system comprises: a rear plug-in module clock, a small backboard module in a middle layer and a clock subcard;
sendo o módulo de encaixe traseiro de relógio usado para acessar uma referência de relógio externa e transferi-la para o subcartão de relógio por intermédio do módulo de backboard pequena na camada do meio;the rear clock slot module being used to access an external clock reference and transfer it to the clock subcard through the small backboard module in the middle layer;
estando o subcartão de relógio localizado na placa de nó para receber e processar a referência de relógio externa, selecionando um canal de relógio referencial, e depois de processá-lo em um relógio conforme requerido pelo sistema, transmitir o relógio para os barramentos de relógio na backboard;the clock sub-card being located on the node plate to receive and process the external clock reference, selecting a reference clock channel, and after processing it into a clock as required by the system, transmit the clock to the clock buses on the backboard;
estando o módulo da backboard pequena na camada do meio localizado em uma zona Zona3 da placa de nó, usado para interligar interfaces que acessam a referência de relógio do subcartão de relógio na placa de nó em cada espaço.being the small backboard module in the middle layer located in a Zone3 zone of the node board, used to interconnect interfaces that access the clock reference of the clock subcard on the node board in each space.
[009] Além disso, o subcartão de relógio é usado também para produzir um relógio síncrono em cascata e transferi-lo para o módulo de encaixe traseiro de relógio por intermédio do módulo da backboard pequena na camada do meio;[009] In addition, the clock subcard is also used to produce a synchronous cascade clock and transfer it to the rear clock insert module via the small backboard module in the middle layer;
o módulo de encaixe traseiro de relógio é usado também parathe rear clock module is also used for
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6/18 receber e processar um sinal do relógio síncrono em cascata a partir do subcartão de relógio, e para fornecer uma interface de saída de relógio em cascata e uma interface de acesso de relógio;6/18 receive and process a cascade synchronous clock signal from the clock subcard, and to provide a cascade clock output interface and a clock access interface;
o módulo de backboard pequena na camada do meio é usado também para interligar interfaces de saída de relógios em cascata do subcartão de relógio na placa de nó em cada espaço.the small backboard module in the middle layer is also used to interconnect cascading clock output interfaces from the clock subcard on the node board in each space.
[010] Além disso, duas fileiras de tomadas estão disponíveis nos lados da frente e de trás do módulo da backboard pequena na camada do meio: uma fileira é uma primeira tomada da Zona3 usada para ligar a interface que acessa a referência de relógio do subcartão de relógio a uma interface de saída da referência de relógio do módulo de encaixe traseiro de relógio; a outra fileira é uma segunda tomada da Zona3 usada para ligar a interface de saída de relógio em cascata do subcartão de relógio à interface de acesso de relógio em cascata do módulo de encaixe traseiro de relógio.[010] In addition, two rows of sockets are available on the front and back sides of the small backboard module in the middle layer: one row is a first Zone3 outlet used to connect the interface that accesses the sub-card clock reference clock to a clock reference output interface of the rear clock docking module; the other row is a second socket from Zone3 used to connect the cascade clock output interface of the clock subcard to the cascade clock access interface of the rear clock module.
[011] Além disso, todas as primeiras tomadas da Zona3 no módulo da backboard pequena na camada do meio são interligadas entre si, e todas as segundas tomadas da Zona3 são interligadas entre si.[011] In addition, all the first Zone3 sockets in the small backboard module in the middle layer are interconnected, and all second Zone3 sockets are interconnected.
[012] Além disso, o sistema de sincronização de relógios compreende também um módulo de administração do registro do mainframe, usado para configurar a referência de relógio externa, fornecendo-a para o subcartão de relógio e relatando a condição corrente de seleção de referência e condição de sincronização de relógios para um administrador da rede.[012] In addition, the clock synchronization system also comprises a mainframe register management module, used to configure the external clock reference, supplying it to the clock subcard and reporting the current reference selection condition and condition of clock synchronization for a network administrator.
[013] Além disso, o sistema de sincronização de relógios compreende também um módulo de subcartões de um controlador da administração de plataformas inteligentes, e o módulo fica localizado na placa de nós e é usado para implementar funções de administração de placa única, incluindo a medição e monitoramento da condição da placa de nó, registrando eventos anormais, e relatando um alarme ou informações sobre a condição para o módulo de administração do registro do mainframe quando uma anormalidade ocorreu.[013] In addition, the clock synchronization system also comprises a subcard module of a smart platform management controller, and the module is located on the node board and is used to implement single board management functions, including the measuring and monitoring the condition of the node board, recording abnormal events, and reporting an alarm or condition information to the mainframe record management module when an abnormality has occurred.
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7/18 [014] Além disso, o subcartão do relógio fica localizado independentemente da placa de nó em uma forma de um cartão de um “advanced mezzanine card’, e o módulo de encaixe traseiro de relógio fica localizado na parte de trás do registro do mainframe na forma de um módulo de cartão de encaixe traseiro.7/18 [014] In addition, the watch sub-card is located independently of the node plate in the form of an advanced mezzanine card, and the rear clock insert module is located at the back of the register mainframe in the form of a rear plug-in card module.
[015] Um método para sincronização de relógios para uma instalação de computação avançada de telecomunicações fornecido pela presente invenção compreende as seguintes etapas de:[015] A method for clock synchronization for an advanced telecommunications computing facility provided by the present invention comprises the following steps:
a: inserir dois subcartões de relógios em duas placas de nós, respectivamente, e conectar um cartão de encaixe traseiro de relógio com cada placa de nó por intermédio de um módulo de backboard pequena em uma placa do meio;a: insert two watch sub-cards into two node plates, respectively, and connect a rear clock slot card to each node plate via a small backboard module on a middle plate;
b: energizar um registro de mainframe para ativar um módulo de administração do registro de mainframe, obtendo o número de um espaço físico em um terminal de acionamento de um barramento de relógio, sendo que o terminal de acionamento de um barramento de relógio é a placa de nó inserida com o subcartão de relógio;b: energize a mainframe record to activate a mainframe record management module, obtaining the number of a physical space in a clock bus drive terminal, the clock bus drive terminal is the card of node inserted with the clock subcard;
c: o módulo de administração do registro do mainframe configura as duas placas de nós para usar uma mesma referência de relógio de acordo com o número do espaço físico; e d: um módulo de encaixe traseiro de relógio envia uma referência de relógio externa para as duas placas de nós acima por intermédio do módulo da backboard pequena em uma placa do meio, sendo que uma das duas placas de nós processa a referência de relógio externa, seleciona um canal de relógio referencial, e depois de processá-la em um relógio com a frequência requerida pelo sistema, envia-a para o barramento de relógio na backboard;c: the mainframe registration management module configures the two node cards to use the same clock reference according to the physical space number; ed: a rear clock insert module sends an external clock reference to the two node plates above via the small backboard module on a middle plate, with one of the two node plates processing the external clock reference, selects a reference clock channel, and after processing it in a clock with the frequency required by the system, sends it to the clock bus on the backboard;
[016] Além disso, na dita etapa b, uma maneira para obter o número de um espaço físico em um terminal de acionamento de um barramento de relógio é a[016] In addition, in said step b, a way to obtain the number of a physical space in a terminal of a clock bus is to
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8/18 seguinte: o módulo de administração do registro do mainframe se comunica com um módulo de subcartão de um controlador da administração de plataforma inteligente em cada placa de nó, para obter a condição em posição do subcartão de relógio na placa de nó, e depois obtém o número de um espaço físico no terminal de acionamento do barramento de relógio, de acordo com o endereço da placa de nó no hardware.8/18 following: the mainframe registration management module communicates with a sub-card module of a smart platform administration controller on each node board, to obtain the condition in position of the clock subcard on the node board, and then it obtains the number of a physical space in the terminal of activation of the clock bus, according to the address of the node plate in the hardware.
[017] Além disso, na dita etapa d, a placa de nó que tem uma melhor condição de robustez dentre as duas placas de nós processa a referência de relógio externa, e seleciona um canal de relógio referencial de acordo com níveis de prioridade.[017] Furthermore, in said step d, the node plate that has a better robustness condition between the two node plates processes the external clock reference, and selects a reference clock channel according to priority levels.
[018] Além disso, o método compreende também a seguinte etapa depois da dita etapa d:[018] In addition, the method also comprises the following stage after said stage d:
e: o módulo de administração do registro do mainframe monitora a condição de robustez das duas placas de nós em tempo real, seleciona a placa de nó para emitir sinais de relógio de acordo com sua condição de robustez ou um comando selecionador compulsivo de um administrador da rede, e um hardware da placa de nó controla a transferência da saída de relógio das duas placas de nós e os timings de transferência.e: the mainframe record management module monitors the robustness condition of the two node boards in real time, selects the node board to emit clock signals according to its robustness condition or a compulsory selection command from an administrator network, and a node card hardware controls the transfer of the clock output from the two node cards and the transfer timings.
[019] Além disso, o método compreende também as seguintes etapas depois da dita etapa d:[019] In addition, the method also comprises the following steps after said step d:
f: a placa de nó obtém sinais de relógio em cascata e envia-os para o módulo de encaixe traseiro de relógio; e g: um registro do mainframe em cascata seleciona um relógio em cascata apropriado de acordo com a condição de um relógio de entrada em cascata monitorado pela placa de nó que acessa o relógio em cascata.f: the node plate obtains clock signals in cascade and sends them to the rear clock fitting module; and g: a cascading mainframe record selects an appropriate cascading clock according to the condition of a cascading input clock monitored by the node plate that accesses the cascading clock.
[020] Além disso, a dita etapa d compreende também: a outra placa de nó[020] In addition, said step d also includes: the other node plate
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9/18 entre as duas placas de nós apenas processa uma referência de entrada e não permite a saída para o barramento de relógio da backboard ou para o módulo de encaixe traseiro.9/18 between the two node boards only processes an input reference and does not allow the output to the backboard clock bus or the rear plug-in module.
[021] Além disso, no método, o espaço de cada placa de nó é qualquer espaço.[021] In addition, in the method, the space of each node plate is any space.
[022] A presente invenção tem os seguintes efeitos benéficos:[022] The present invention has the following beneficial effects:
(1) O requisito mais baixo é que o operador apenas precisa disponibilizar um canal de referência de relógio, economizando assim os recursos de relógios do operador e reduzindo o custo.(1) The lowest requirement is that the operator only needs to provide a clock reference channel, thereby saving the operator's watch resources and reducing the cost.
(2) Apenas um cartão de encaixe traseiro de relógio é necessário, e ele pode ficar localizado em qualquer espaço; for exemplo, ele pode ser inserido dentro de um espaço que não precisa qualquer cartão de encaixe traseiro funcional, e os espaços de encaixe traseiro economizados podem ser usados para outras placas de nós que precisam portas externas ou de saída.(2) Only one clock back slot card is required, and it can be located in any space; for example, it can be inserted into a space that does not need any functional rear slot card, and the saved rear slot spaces can be used for other node cards that need external or exit ports.
(3) Há apenas um cabo para uma saída de relógio síncrono em cascata, cada registro do mainframe não precisa interagir para obter informações, reduzindo assim a complexidade de selecionar uma estratégia de referência de relógio com um software de administração, e aumentando a confiabilidade do sistema.(3) There is only one cable for a cascade synchronous clock output, each mainframe record does not need to interact to obtain information, thereby reducing the complexity of selecting a clock reference strategy with management software, and increasing the reliability of the system.
BREVE DESCRIÇÃO DOS DESENHOS [023] A Figura 1 é uma ilustração de um método da modalidade um nas técnicas anteriores;BRIEF DESCRIPTION OF THE DRAWINGS [023] Figure 1 is an illustration of a method of mode one in the prior art;
[024] A Figura 2 é uma ilustração de um método da modalidade dois nas técnicas anteriores;[024] Figure 2 is an illustration of a method of modality two in the prior art;
[025] A Figura 3 é uma ilustração da estrutura de um sistema integral de[025] Figure 3 is an illustration of the structure of an integral system of
Petição 870190090606, de 12/09/2019, pág. 22/32Petition 870190090606, of 12/09/2019, p. 22/32
10/18 sincronização de relógios da presente invenção;10/18 clock synchronization of the present invention;
[026] A Figura 4 é uma ilustração da função de um módulo de administração do registro do mainframe da presente invenção;[026] Figure 4 is an illustration of the function of a mainframe registration management module of the present invention;
[027] A Figura 5 é um esquema de princípios do hardware do módulo de administração do registro do mainframe da presente invenção;[027] Figure 5 is a schematic of the hardware principles of the mainframe registry management module of the present invention;
[028] A Figura 6 é uma ilustração da estrutura de um subcartão IPMC;[028] Figure 6 is an illustration of the structure of an IPMC subcard;
[029] A Figura 7 é um esquema de princípios de um subcartão de relógio;[029] Figure 7 is an outline of principles for a watch subcard;
[030] A Figura 8 é uma ilustração de um módulo de encaixe traseiro de relógio;[030] Figure 8 is an illustration of a rear clock fitting module;
[031] A Figura 9 é uma ilustração de uma backboard pequena em uma camada do meio de acordo com a presente invenção.[031] Figure 9 is an illustration of a small backboard in a middle layer according to the present invention.
MODALIDADES PREFERIDAS DA INVENÇÃO [032] O sistema de sincronização de relógios da presente invenção compreende um módulo de administração do registro do mainframe, um módulo de subcartão IPMC (controlador da administração de plataforma inteligente); e compreende ainda um subcartão de relógio, um módulo de encaixe traseiro de relógio e um módulo de backboard pequena em uma camada do meio.PREFERRED EMBODIMENTS OF THE INVENTION [032] The clock synchronization system of the present invention comprises a mainframe registration management module, an IPMC subcard (intelligent platform management controller) module; and further comprises a watch sub-card, a rear watch docking module and a small backboard module in a middle layer.
[033] Cada módulo será apresentado respectivamente na parte que se segue. Um subcartão de IPMC fica localizado independentemente na placa de nó de cada ATCA para implementar a função de administração de placa única especificada pelas especificações PICMG3.0, mensurando e monitorando o estado de uma placa de nó, registrando um log em eventos anormais, e relatando um alarme ou informações de estado para o módulo de administração do registro do mainframe por intermédio de uma interface de IPMB (barramento de administração de plataforma inteligente) quando a placa[033] Each module will be presented respectively in the following section. An IPMC subcard is located independently on the node board of each ATCA to implement the single board management function specified by the PICMG3.0 specifications, measuring and monitoring the state of a node board, logging for abnormal events, and reporting an alarm or status information for the mainframe record management module via an IPMB interface (smart platform management bus) when the card
Petição 870190090606, de 12/09/2019, pág. 23/32Petition 870190090606, of 12/09/2019, p. 23/32
11/18 de nó está anormal. Um administrador da rede pode configurar e inquirir uma referência de relógio externa com o módulo de administração de registro do mainframe, e o módulo de administração do registro do mainframe relata a situação corrente de seleção da referência e se o relógio está ou não síncrono com o administrador da rede.Knot 11/18 is abnormal. A network administrator can configure and query an external clock reference with the mainframe record management module, and the mainframe record management module reports the current status of the reference selection and whether or not the clock is synchronous with the network administrator.
[034] Um subcartão e relógio fica localizado independentemente na placa de nó de cada ATCA na forma de um AMC, ou um subcartão não-padrão para satisfazer aos requisitos de uma rede de sincronização de relógios, recebendo e processando sinais de relógios síncronos, incluindo circuitos de extração e recepção de referência de relógios, circuitos divisores de frequência, circuitos de detecção em fase digital, circuitos de regeneração de relógios, e circuitos de monitoramento cíclico da qualidade de relógios.[034] A subcard and clock is located independently on the node plate of each ATCA in the form of an AMC, or a non-standard subcard to satisfy the requirements of a clock synchronization network, receiving and processing synchronous clock signals, including reference reference extraction and reception circuits, frequency dividing circuits, digital phase detection circuits, clock regeneration circuits, and cyclic clock quality monitoring circuits.
[035] Um módulo de encaixe traseiro de relógio fica localizado na parte de trás de um registro do mainframe da ATCA na forma de um RTM ( módulo de cartão de encaixe traseiro); diferentemente de outros casos de uma superfície em estrelas duplas, apenas um módulo de encaixe traseiro é usado para implementar equiparação de acesso e impedância de uma referência de relógio externa e a translação, direcionamento, distribuição, monitoramente nivelado de relógios em cascata, e produzindo os relógios em cascata por intermédio de um cabo ou uma fibra.[035] A rear clock insert module is located on the back of an ATCA mainframe register in the form of an RTM (rear insert card module); unlike other cases of a double star surface, only a rear plug-in module is used to implement access and impedance matching of an external clock reference and the translation, targeting, distribution, level monitoring of cascade clocks, and producing the cascade clocks using a cable or fiber.
[036] Um dispositivo de backboard pequena em uma camada do meio fica localizado na zona Zona3 de uma única placa e pode conectar zonas Zona3 em todos os espaços, e ele pode ser simplificado para conectar apenas zonas Zona3 em dois espaços adjacentes para implementar distribuição de interconexão de referências de relógios de entrada externa em um único canal entre uma pluralidade de placas de nós da ATCA, e interconexão de saída de um relógio para extração de linhas e um relógio em cascata em cada espaço.[036] A small backboard device in a middle layer is located in the Zone3 zone of a single board and can connect Zone3 zones in all spaces, and it can be simplified to connect only Zone3 zones in two adjacent spaces to implement distribution of interconnection of external input clock references on a single channel between a plurality of ATCA node plates, and output clock interconnection for line extraction and a cascading clock in each space.
[037] O método para implementar o sistema de sincronização de relógios acima compreende as seguintes etapas de:[037] The method for implementing the clock synchronization system above comprises the following steps:
Petição 870190090606, de 12/09/2019, pág. 24/32Petition 870190090606, of 12/09/2019, p. 24/32
12/1812/18
Etapa um: inserir subcartões de relógios em placas de nós de dois espaços aleatórios, respectivamente, e conectar um módulo de encaixe traseiro de relógio a um certo espaço aleatoriamente através de um módulo de backboard pequena em uma camada do meio;Step one: insert clock sub-cards into node plates of two random spaces, respectively, and connect a rear clock fitting module to a certain space at random through a small backboard module in a middle layer;
Etapa dois: energizar um registro de mainframe, um módulo de administração de registros de mainframe, que se comunica com um subcartão IPMC em cada placa de nó através de uma interface de IPMB depois de ser ativada normalmente, e obter a condição em posição do subcartão de relógio na placa de nó, obtendo o número de um espaço físico em uma extremidade de acionamento de um barramento de relógio, de acordo com o endereço no hardware da placa de nó, e relatálo para um administrador da rede, exibindo o espaço e o estado de um relógio síncrono por meio de um diagrama em tempo real;Step two: energize a mainframe record, a mainframe record management module, which communicates with an IPMC subcard on each node card via an IPMB interface after being activated normally, and obtain the condition in position of the subcard clock on the node board, obtaining the number of a physical space at a drive end of a clock bus, according to the address on the node board hardware, and report it to a network administrator, displaying the space and the status of a synchronous clock using a real-time diagram;
Etapa três: o módulo de administração de registro do mainframe consulta a condição de robustez das duas placas de nós, de acordo com o número do espaço físico na extremidade de acionamento do barramento de relógio obtido na Etapa dois, configurando duas placas de nós para usar uma mesma referência de relógio através de uma interface de IPMB (barramento de administração de plataforma inteligente), o módulo de encaixe traseiro de relógio envia uma referência de relógio externa para as duas placas de nós através do módulo da backboard pequena na camada do meio, depois o registro de relógio se comunica com a placa de nó na melhor condição de robustez e ordena que ela produza um relógio processado para o barramento de relógio de uma backboard da ATCA e produz um relógio síncrono em cascata para o módulo de encaixe traseiro de relógio, e a outra placa de nó apenas processa um relógio de referência de entrada e não permite saída para o barramento de relógio da backboard ou módulo de encaixe traseiro;Step three: the mainframe record management module queries the robustness condition of the two node cards, according to the physical space number at the drive end of the clock bus obtained in Step two, configuring two node cards to use the same clock reference via an IPMB interface (smart platform management bus), the rear clock dock module sends an external clock reference to the two node boards via the small backboard module in the middle layer, then the clock register communicates with the node plate in the best robust condition and orders it to produce a processed clock for the clock bus of an ATCA backboard and produces a cascade synchronous clock for the rear clock fitting module , and the other node card only processes an input reference clock and does not allow output to the relay bus gallium backboard or the rear plug-in module;
Etapa quatro: o módulo de administração de registro do mainframeStep four: the mainframe registration administration module
Petição 870190090606, de 12/09/2019, pág. 25/32Petition 870190090606, of 12/09/2019, p. 25/32
13/18 monitora a condição de robustez das duas placas de nós em tempo real, e seleciona a placa de nó para emitir sinais de relógio de acordo com sua condição de robustez ou um comando selecionador compulsivo de um administrador da rede, e um hardware da placa de nó controla a transferência da saída de relógio das duas placas de nós e os timings de transferência;13/18 monitors the robustness condition of the two node boards in real time, and selects the node board to emit clock signals according to its robustness condition or a mandatory selection command from a network administrator, and hardware from node board controls the transfer of the clock output of the two node boards and the transfer timings;
Etapa cinco: um registro de mainframe em cascata apenas seleciona separadamente um relógio em cascata apropriado de acordo com a condição de um relógio de entrada em cascata monitorado pela placa de nó que acessa o relógio em cascata sem qualquer processamento adicional, pois um ponto de transferência apropriado para produzir o relógio em cascata é selecionado e a sincronização de relógios do registro do mainframe em cascata não é afetada.Step five: a cascading mainframe record only separately selects an appropriate cascading clock according to the condition of a cascading input clock monitored by the node plate that accesses the cascading clock without any further processing, as a transfer point appropriate to produce the cascading clock is selected and clock synchronization of the cascading mainframe record is not affected.
[038] A presente invenção será descrita ainda mais detalhadamente em conjunto com os desenhos anexos e modalidades na seção que se segue.[038] The present invention will be described in more detail in conjunction with the accompanying drawings and modalities in the section that follows.
[039] Como ilustrado na Figura 3, a Figura 3 é uma ilustração da estrutura de um sistema de sincronização integral de relógios da presente invenção, onde uma parte do módulo do hardware compreende:[039] As illustrated in Figure 3, Figure 3 is an illustration of the structure of an integral clock synchronization system of the present invention, where a part of the hardware module comprises:
A, um módulo de administração de registro do mainframe;A, a mainframe registration management module;
B, um módulo de subcartão IPMC (controlador de administração da plataforma inteligente);B, an IPMC subcard module (intelligent platform administration controller);
estes dois módulos são módulos-padrão definidos pelas especificações PICMG3.0 que compreendem o protocolo IPMI para implementar comunicação entre os dois módulos, e principalmente realizar funções de administração de uma única placa, incluindo a administração e monitoramento do relatório da informações sobre a placa de nó e implementação do comando do administrador da rede entre a placa de nó e o registro do mainframe.these two modules are standard modules defined by the PICMG3.0 specifications that comprise the IPMI protocol to implement communication between the two modules, and mainly perform functions of administration of a single card, including the administration and monitoring of the information report on the card of node and network administrator command implementation between the node card and the mainframe registry.
Petição 870190090606, de 12/09/2019, pág. 26/32Petition 870190090606, of 12/09/2019, p. 26/32
14/1814/18
C, um subcartão de relógio;C, a watch subcard;
D, um módulo de encaixe traseiro de relógio;D, a rear clock fitting module;
E, um dispositivo de backboard pequena em uma camada do meio;And, a small backboard device in a middle layer;
estes três módulos são o cerne da presente invenção, e o método para conduzir a sincronização de relógios é o seguinte: primeiramente, uma referência de relógio externa do operador de um relógio com linha de interface externa extraída por uma placa de nó do presente sistema é acessada dentro do cartão de encaixe traseiro de relógio por intermédio de um cabo, e depois é enviada para a backboard pequena em uma camada do meio pelo cartão de encaixe traseiro, as tomadas 1 (uma tomada da primeira Zona3) de todas as zonas Zona3 na backboard pequena em uma camada do meio são interconectadas, e as tomadas 2 (uma tomada de segunda Zona3) porporcionam interconexão de saídas de relógios em cascata para assegurar que um módulo de encaixe traseiro de relógio, quando inserido em qualquer espaço aleatoriamente, possa alimentar o relógio de referência para a placa de nó e produzir o relógio em cascata para o cartão de encaixe traseiro. Os plugues e tomadas da Zona3 da placa de nó e o cartão de encaixe traseiro são conectados por intermédio da backboard pequena em uma camada do meio, o plugue 1 é conectado à tomada 1 e o plugue 2 é conectado à tomada 2. A referência de relógio é acessada dentro do subcartão de relógio da placa de nó através do plugue 1, a qualidade da referência é monitorada, e um canal de relógio de referência é selecionado para divisão de frequência e detecção de fase, um OCXO (Oscilador de Cristal em Estufa Controlada) no subcartão de relógio é controlado para produzir relógios que têm a mesma frequência e fase com o relógio de referência, e depois o acionamento e distribuição do relógio para o barramento de relógio da backboard A/B são controlados de acordo com um resultado negociado pelo IPMC e módulo de administração dothese three modules are at the heart of the present invention, and the method for conducting clock synchronization is as follows: first, an external clock reference from a clock operator with an external interface line extracted by a node plate of the present system is accessed inside the watch rear docking card via a cable, and then sent to the small backboard in a middle layer by the rear docking card, sockets 1 (a socket from the first Zone3) of all Zone3 zones in the small backboard in a middle layer are interconnected, and sockets 2 (a second Zone3 outlet) provide interconnection of clock outputs in cascade to ensure that a clock back fitting module, when inserted in any space at random, can power the reference clock for the node plate and produce the cascading clock for the rear plug-in card. The plugs and sockets in Zone3 of the node board and the rear plug-in card are connected via the small backboard in a middle layer, plug 1 is connected to socket 1 and plug 2 is connected to socket 2. clock is accessed inside the node board clock subcard through plug 1, the reference quality is monitored, and a reference clock channel is selected for frequency division and phase detection, an OCXO (Greenhouse Crystal Oscillator Controlled) in the clock sub-card is controlled to produce watches that have the same frequency and phase as the reference clock, and then the drive and distribution of the clock to the A / B backboard clock bus are controlled according to a negotiated result by the IPMC and administration module of
Petição 870190090606, de 12/09/2019, pág. 27/32Petition 870190090606, of 12/09/2019, p. 27/32
15/18 registro do mainframe da presente placa, os relógios com outras frequências requeridas pelo sistema são gerados através de conversão de frequências, e depois convertidos em níveis apropriados e emitidos para o cartão de encaixe traseiro de relógio. Deve-se assegurar que o sistema inteiro tenha apenas uma extremidade de acionamento de relógio em qualquer momento.15/18 mainframe register of this board, the clocks with other frequencies required by the system are generated through frequency conversion, and then converted to appropriate levels and issued to the clock back slot card. It must be ensured that the entire system has only one clock drive end at any one time.
[040] A Figura 4 e a Figura 5 são ilustrações da função e hardware do módulo de administração do registro do mainframe da presente invenção, respectivamente. O cerne do hardware é que um aparelho lógico realiza uma interface I2C, e um software de módulo realiza várias interfaces de administração da rede que se comunicam com o IPMC para monitorar e controlar placas de nós e outros módulos funcionais no registro do mainframe, e relata as anormalidades do sistema e realiza operações básicas de recuperação.[040] Figure 4 and Figure 5 are illustrations of the function and hardware of the mainframe registration management module of the present invention, respectively. The heart of the hardware is that a logic device realizes an I2C interface, and a module software realizes several network administration interfaces that communicate with the IPMC to monitor and control node cards and other functional modules in the mainframe register, and reports system abnormalities and performs basic recovery operations.
1) administração de “troca quente” (hot-swap);1) “hot-swap” administration;
2) administração da distribuição de potência;2) administration of power distribution;
3) administração da dissipação de calor do registro do mainframe;3) administration of the mainframe registration heat dissipation;
4) uma chave eletrônica abre-fecha controlada de uma porta que conecta a placa de nó e a backboard;4) an electronic open-closed switch controlled by a door that connects the node board and the backboard;
5) detecção de falhas, administração e recuperação de um barramento IPMB da backboard.5) fault detection, administration and recovery of an IPMB bus from the backboard.
[041] Como ilustrado na Figura 6, o software e o hardware do subcartão IPMC implementam principalmente as seguintes funções:[041] As shown in Figure 6, the IPMC subcard's software and hardware mainly implement the following functions:
1) disponibilizar uma interface de IPMB definida por especificações da ATCA, que é fisicamente a interface I2C na Figura 6, comunicando-se com o módulo de administração do registro do mainframe, de acordo com o protocolo IPMI existente, e realizando1) make available an IPMB interface defined by ATCA specifications, which is physically the I2C interface in Figure 6, communicating with the mainframe registry management module, according to the existing IPMI protocol, and performing
Petição 870190090606, de 12/09/2019, pág. 28/32Petition 870190090606, of 12/09/2019, p. 28/32
16/18 funções de energização e desenergização controlável de uma única placa, armazenamento temporário (buffer), “troca quente” hot-swap e controle de isolamento;16/18 controllable energizing and de-energizing functions of a single plate, temporary storage (buffer), hot-swap “hot swap” and isolation control;
2) tendo funções de registro de dados de sensores e armazenamento não-volátil de outros dados de chaves, armazenando os dados em FLASH ou NV-SRAM no subcartão através da medição da voltagem uploaded por um sensor instalado por uma placa transportadora onde o subcartão está localizado, de acordo com o formato do registro de dados do sensor (SDR) requerido pelas especificações da ATCA;2) having functions for recording sensor data and non-volatile storage of other key data, storing the data in FLASH or NV-SRAM in the subcard by measuring the voltage uploaded by a sensor installed by a carrier plate where the subcard is located, according to the sensor data record format (SDR) required by ATCA specifications;
3) disponibilizar uma interface de administração da potência para uma única placa de ATCA, onde há uma conexão direta do hardware entre o subcartão e a única placa de ATCA, de modo a controlar diretamente a chave de potência da placa única, controlar e obter a condição da CPU da placa única,e controlar a potência de carga útil da única placa;3) provide a power management interface for a single ATCA board, where there is a direct hardware connection between the subcard and the single ATCA board, in order to directly control the single board power switch, control and obtain the CPU condition of the single board, and control the payload power of the single board;
4) disponibilizar uma interface de controle da luz indicadora no painel frontal da placa única da ATCA, onde a luz indicadora e os sinais de uma chave pé-de-galinha são conectados para as portas de entrada e saída de um chip EPLD, e são integrados no interior como um registro de 8 bits e um número de registro correspondente, e um computador de chip único W83910F escreve diretamente dentro do EPLD e lê a partir da luz indicadora da condição off-line do EPLD, luz indicadora de hotswap, estado da lâmpada de alarme e estado da chave pé-de-galinha do painel frontal através de um barramento de dados;4) provide an indicator light control interface on the front panel of the ATCA single plate, where the indicator light and signals from a crow's foot switch are connected to the input and output ports of an EPLD chip, and are integrated into the interior as an 8-bit register and a corresponding register number, and a single chip computer W83910F writes directly into the EPLD and reads from the EPLD offline condition indicator light, hotswap indicator light, status of the alarm lamp and status of the front panel crowbar switch via a data bus;
5) disponibilizar uma interface de monitoramento do hardware, usando um chip de monitoramento existente para implementar o monitoramento da voltagem e temperatura da placa única, medição da velocidade de rotação do ventilador e controle da velocidade de rotação.5) provide a hardware monitoring interface, using an existing monitoring chip to implement the monitoring of the voltage and temperature of the single plate, measurement of the rotation speed of the fan and control of the rotation speed.
Petição 870190090606, de 12/09/2019, pág. 29/32Petition 870190090606, of 12/09/2019, p. 29/32
17/18 [042] O diagrama esquemático da estrutura de um subcartão de relógio está ilustrado na Figura 7. Um subcartão de relógio é usado para realizar o monitoramento da conversão, divisão de frequência e qualidade de uma referência externa, um canal de relógio é selecionado por um computador de chip único de acordo com o nível de prioridade e condição de qualidade da referência de relógio, e depois a comparação de fases é realizada entre o relógio selecionado com a uma saída por um OCXO (Oscilador de Cristal em Estufa Controlada) no subcartão, e a diferença de fases é convertida em uma voltagem analógica através de um dispositivo D/A (conversão digital/analógica), e ao mesmo tempo, a fase do relógio OCXO é controlada para ser consistente com o relógio de referência. Neste momento, a produção do relógio pelo OCXO é dividida em frequência novamente para gerar relógios síncronos com várias frequências requeridas pelo sistema. O subcartão de relógio pode adotar subcartões-padrão de AMC, e pode adotar também subcartões autodefinidos.17/18 [042] The schematic diagram of the structure of a clock subcard is illustrated in Figure 7. A clock subcard is used to monitor the conversion, frequency division and quality of an external reference, a clock channel is selected by a single chip computer according to the priority level and quality condition of the clock reference, and then the phase comparison is carried out between the selected clock and the one output by an OCXO (Crystal Oscillator in Controlled Greenhouse) on the subcard, and the phase difference is converted to an analog voltage via a D / A device (digital / analog conversion), and at the same time, the OCXO clock phase is controlled to be consistent with the reference clock. At this time, the production of the clock by OCXO is divided into frequency again to generate synchronous clocks with various frequencies required by the system. The watch subcard can adopt standard AMC subcards, and can also adopt self-defined subcards.
[043] A estrutura do módulo de encaixe traseiro de relógio está ilustrada na Figura 7; a estrutura do módulo da backboard pequena em uma camada do meio está ilustrada na Figura 8. Há duas fileiras de tomadas nos lados frontal e posterior do módulo da backboard pequena em uma camada do meio: uma fileira é a tomada da primeira Zona3 usada para ligar a interface de acesso do subcartão de relógio à interface de saída da referência de relógio do módulo de encaixe traseiro de relógio; outra fileira é uma tomada da segunda Zona3 usada para ligar a interface de saída de relógios em cascata do subcartão de relógio à interface de acesso a relógios em cascata do módulo de encaixe traseiro de relógios; todas as tomadas da primeira Zona3 no módulo da backboard pequena em uma camada do meio são interligadas entre si, e todas as tomadas da segunda Zona3 são interligadas entre si. O módulo de encaixe traseiro de relógio e a backboard pequena em uma camada do meio são usados em conjunto para realizar o acesso do relógio de referência externa a cada placa de nó que possivelmente tem um subcartão de relógio inserido, realizar a conversão nivelada para o relógio usado para sincronização de[043] The structure of the rear clock fitting module is illustrated in Figure 7; the structure of the small backboard module in a middle layer is illustrated in Figure 8. There are two rows of sockets on the front and back sides of the small backboard module in a middle layer: one row is the socket of the first Zone3 used to connect the interface for accessing the clock subcard to the clock reference output interface of the rear clock insert module; another row is a socket from the second Zone3 used to connect the cascade clock output interface of the clock subcard to the cascade clock access interface of the rear clock module; all sockets from the first Zone3 on the small backboard module in a middle layer are interconnected, and all sockets from the second Zone3 are interconnected. The rear clock insert module and the small backboard in a middle layer are used together to access the external reference clock to each node plate that possibly has a clock subcard inserted, perform the level conversion to the clock used for synchronizing
Petição 870190090606, de 12/09/2019, pág. 30/32Petition 870190090606, of 12/09/2019, p. 30/32
18/18 registros do mainframe em cascata produzidos pela placa de nó de acordo com uma distância entre os registros do mainframe em cascata e o ambiente de uso e enviá-lo para a tomada no painel frontal do cartão de encaixe traseiro ou convertê-lo em um sinal óptico através de um módulo óptico, de modo a ligar os registros do mainframe em cascata a um cabo ou uma fibra, ou ambos.18/18 cascading mainframe records produced by the node board according to a distance between the cascading mainframe records and the environment of use and send it to the socket on the front panel of the rear plug-in card or convert it into an optical signal through an optical module, in order to connect the mainframe registers in cascade to a cable or a fiber, or both.
[044] O teor descrito acima representa apenas modalidades preferidas da presente invenção, e não pretende limitar a presente invenção. Quaisquer modificações, substituições equivalentes e aperfeiçoamentos realizados dentro do espírito e do princípio da presente invenção devem cair dentro do âmbito de proteção da presente invenção.[044] The content described above represents only preferred embodiments of the present invention, and is not intended to limit the present invention. Any modifications, equivalent substitutions and improvements made within the spirit and principle of the present invention must fall within the scope of protection of the present invention.
Claims (14)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100771377A CN101119171B (en) | 2007-09-14 | 2007-09-14 | Clock synchronous system and method of advanced telecommunication computer system |
| PCT/CN2007/003767 WO2009033342A1 (en) | 2007-09-14 | 2007-12-25 | A clock synchronization system and method for the advanced telecommunication computing architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| BRPI0722011A2 BRPI0722011A2 (en) | 2015-02-10 |
| BRPI0722011B1 true BRPI0722011B1 (en) | 2019-12-24 |
Family
ID=39055127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| BRPI0722011A BRPI0722011B1 (en) | 2007-09-14 | 2007-12-25 | clock synchronization system and method for advanced telecommunications computing architecture |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN101119171B (en) |
| BR (1) | BRPI0722011B1 (en) |
| WO (1) | WO2009033342A1 (en) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102299756A (en) * | 2010-06-25 | 2011-12-28 | 深圳市邦彦信息技术有限公司 | Transmission method and system of TDM (time division multiplexing) services in Micro TCA (telecommunications computing architecture) |
| CN102227102B (en) * | 2011-06-23 | 2014-08-20 | 天津光电通信技术有限公司 | Large capacity information selection and gathering system of SDH |
| CN102662455B (en) * | 2012-05-30 | 2016-04-20 | 曙光信息产业(北京)有限公司 | The control device that a kind of RTM powers on |
| CN103067178B (en) * | 2012-07-19 | 2016-12-21 | 曙光信息产业(北京)有限公司 | Plug-in card after a kind of 24 gigabit Ethernets utilizing adapter to realize |
| CN103116554B (en) * | 2013-03-05 | 2015-07-22 | 中国人民解放军国防科学技术大学 | Signal sampling caching device used for field programmable gata array (FPGA) chip debugging |
| CN104239264B (en) * | 2013-12-27 | 2018-01-09 | 邦彦技术股份有限公司 | ATCA architecture-based device and clock signal synchronization method thereof |
| CN104777875A (en) * | 2015-04-16 | 2015-07-15 | 浪潮电子信息产业股份有限公司 | A Scalable Multi-Route Server System Based on Converged Architecture |
| CN110222001B (en) * | 2019-05-20 | 2023-06-20 | 中国科学技术大学 | Feedback control system and feedback control method based on PXIe chassis |
| CN111190757B (en) * | 2019-12-10 | 2023-09-01 | 散裂中子源科学中心 | Backplane connection plug-in for accelerator timing and fast machine protection integrated system |
| CN111427809B (en) * | 2020-03-09 | 2023-08-04 | 中国人民解放军海军航空大学青岛校区 | Picosecond-level high-precision timing synchronous high-speed interconnection backboard |
| CN111880603B (en) * | 2020-07-27 | 2022-06-17 | 浪潮集团有限公司 | Multi-chassis feedback result control trigger synchronization method, device, device and medium |
| CN113641555B (en) * | 2021-08-17 | 2023-11-24 | 中国联合网络通信集团有限公司 | Faulty equipment locating method, device, equipment and readable storage medium |
| CN114815965B (en) * | 2022-06-29 | 2022-09-20 | 中星联华科技（北京）有限公司 | Clock signal generating and synchronizing method and device |
| CN116300745B (en) * | 2023-03-20 | 2025-11-25 | 中国人民解放军空军工程大学 | Distributed Control System Clock Signal Detection and Switching Method and System |
| CN115981441B (en) * | 2023-03-21 | 2023-07-25 | 湖南博匠信息科技有限公司 | Advanced telecom computing architecture chassis component and chassis based on double star topology |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006026891A1 (en) * | 2004-09-08 | 2006-03-16 | Utstarcom Telecom Co., Ltd. | Centrailzed base-station system based on atca architeture platform |
| CN101526935A (en) * | 2004-12-09 | 2009-09-09 | 株式会社日立制作所 | Node server system |
| KR100772188B1 (en) * | 2005-12-08 | 2007-11-01 | 한국전자통신연구원 | ATCA back-plane apparatus and ATCA switching system using the same |
| CN100527661C (en) * | 2006-09-21 | 2009-08-12 | 华为技术有限公司 | Method and system for realizing multi-clock synchronization |
-
2007
- 2007-09-14 CN CN2007100771377A patent/CN101119171B/en active Active
- 2007-12-25 WO PCT/CN2007/003767 patent/WO2009033342A1/en not_active Ceased
- 2007-12-25 BR BRPI0722011A patent/BRPI0722011B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| CN101119171A (en) | 2008-02-06 |
| BRPI0722011A2 (en) | 2015-02-10 |
| WO2009033342A1 (en) | 2009-03-19 |
| CN101119171B (en) | 2011-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| B06F | Objections, documents and/or translations needed after an examination request according art. 34 industrial property law | ||
| B06T | Formal requirements before examination | ||
| B15K | Others concerning applications: alteration of classification |
Free format text: A CLASSIFICACAO ANTERIOR ERA: H04J 3/06 Ipc: H04J 3/06 (1968.09), G06F 1/12 (1990.01) |
|
| B09A | Decision: intention to grant | ||
| B16A | Patent or certificate of addition of invention granted |
Free format text: PRAZO DE VALIDADE: 10 (DEZ) ANOS CONTADOS A PARTIR DE 24/12/2019, OBSERVADAS AS CONDICOES LEGAIS. |