BRPI0820983B1 - Aperfeiçoando estabilidade de leitura de memória usando pré-carga seletiva de seções de linha de bits - Google Patents

Aperfeiçoando estabilidade de leitura de memória usando pré-carga seletiva de seções de linha de bits Download PDF

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BRPI0820983B1
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Ritu Chaba
Man Chen
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Abstract

aperfeiçoando estabilidade de leitura de memória usando pré-carga seletiva um dispositivo de memória utiliza pré-carga seletiva e compartilhamento de carga para reduzir uma tensão de linha de bits antes de acessar uma célula de bits. uma redução na tensão de linha de bits é alcançada pré-carregando diferentes seções da linha de bits para tensões diferentes (por exemplo, uma tensão de alimentação e terra) e usando compartilhamento de carga entre essas seções. estabilidade de leitura melhora como um resultado da redução de tensão de linha de bits. a diferença de capacidade relativa (b2-c2) entre seções de linha de bits determina a tensão de linha de bits depois de compartilhar carga. assim, o dispositivo de memória é tolerante ao processo ou às variações de temperatura. a tensão de linha de bits pode ser controlada em projeto selecionando as seções que são pré-carregadas para tensão de alimentação ou terra.

Description

"APERFEIÇOANDO ESTABILIDADE DE LEITURA DE MEMÓRIA USANDO PRÉ-CARGA SELETIVA DE SEÇÕES DE LINHA DE BITS" CAMPO DA INVENÇÃO
Esta divulgação em geral refere-se a circuitos integrados (CIs). Mais especificamente, esta divulgação refere-se aos dispositivos de memória.
DESCRIÇÃO DA TÉCNICA ANTERIOR
Um dispositivo de memória ou memória pode geralmente ser descrito como hardware que pode armazenar dados para posterior recuperação. Alguns dispositivos de memória incluem um conjunto de transistores usados para armazenar dados (representados, por exemplo, por uma carga elétrica) e um conjunto de transistores usados para controlar o acesso ao armazenamento de dados. Tamanhos de transistores diminuiram para 45 nm e, em breve chegarão a 32 nm. Como os tamanhos diminuiram a margem de erros aceitáveis durante a fabricação diminuiu. Como resultado, os transistores fabricados apresentam maior variabilidade durante a operação. 0 grande aumento na variabilidade das tecnologias de transistores tem afetado negativamente dispositivos de memória e sua estabilidade de leitura. A estabilidade de leitura é a capacidade do dispositivo de memória para reter os dados corretos quando acessados, na presença de ruido. Comumente, estabilidade de leitura é medida utilizando a margem de ruido estático (SNM). Grandes variações de transistores fabricados causam uma redução na margem de ruido estático de um dispositivo de memória. Esta redução na margem de ruido estático reduz a robustez de célula de bits e tolerância contra o ruido e, consequentemente, diminui a produção de memória devido a falhas aumentadas.
Reduzir ligeiramente a tensão de linha de bits de um dispositivo de memória em comparação com a tensão de alimentação melhora significativamente a margem de ruido estático de um dispositivo de memória. No entanto, em projetos de memória a linha de bits é geralmente pré-carregada a uma tensão de alimentação antes de acessar a memória. Houve várias tentativas para reduzir a tensão da linha de bits para melhorar a estabilidade de leitura. As tentativas anteriores demonstraram grande sensibilidade ao processo, temperatura e variações de tensão durante a fabricação que podem limitar a sua eficácia para melhorar a estabilidade de leitura. Algumas dessas tentativas de incluir o esquema de linha de bits pulsados, tensões de alimentação dupla, e polarização celular dinâmica.
Em um esquema linha de bits pulsado, um dispositivo pull down está conectado à linha de bits. Após a pré-carga da linha de bits para a tensão de alimentação, um pulso estreito é aplicado sobre o dispositivo pull down que reduz a tensão da linha de bits e melhora a estabilidade de leitura. Esta técnica é muito sensível para a geração deste pulso estreito, especialmente porque a largura de pulso pode variar com o processo, tensão e variações de temperatura durante a fabricação dos transistores e as variações ambientais.
Outra tentativa usa duas tensões, uma para a célula de bits, e outra para a linha de bits, onde a tensão da linha é pouco menor do que a tensão da célula de bits. Adicionar tensões de alimentação adicionais é uma tarefa difícil, e complica o projeto físico e verificação do chip.
Ainda outra tentativa para reduzir a tensão de linha de bits inclui o uso de um dispositivo NMOS para pré-carga da linha de bits para reduzir a tensão de linha de bits pela tensão limite do dispositivo NMOS. Um dispositivo NMOS de baixa tensão limite é usado neste caso, o que aumenta a complexidade do processo e custos, por exemplo, exigindo máscaras adicionais. Além disso, a tensão limite tem forte dependência do processo, tensão e variações de temperatura.
Estas três tentativas para melhorar a estabilidade de leitura de memória são sensíveis para produzir variações e, como tal, são difíceis de implementar e são caras de implementar. Tal custo é ainda maior quando múltiplas tensões de alimentação ou um dispositivo NMOS é implementado no circuito de pré-carga. Assim, há necessidade de uma maior estabilidade de leitura em projetos de memória que diminui a sensibilidade para produzir variações, sem incorrer em custos adicionais.
RESUMO DA INVENÇÃO
De acordo com um aspecto desta divulgação, um dispositivo de memória inclui uma linha de bits tendo uma primeira e uma segunda seção. 0 dispositivo de memória também inclui um circuito de compartilhamento de carga seletivamente acoplado à primeira seção e à segunda seção, na qual o circuito de compartilhamento de carga é configurado para acoplar e desacoplar a primeira seção da segunda seção.
De acordo com outro aspecto desta divulgação, um método de funcionamento de um dispositivo de memória inclui pré-carregamento de uma primeira seção de uma linha de bits para uma primeira tensão e pré-carregamento de uma segunda seção da linha de bits para uma segunda tensão. A segunda tensão é diferente da primeira tensão. 0 método também inclui compartilhar carga entre a primeira seção da linha de bits e a segunda seção da linha de bits.
De acordo com outro aspecto desta divulgação, um dispositivo de memória inclui meios para pré-carregamento de uma primeira seção de uma linha de bits para uma primeira tensão. 0 dispositivo de memória também inclui meios para pré-carregamento de uma segunda seção da linha de bits para uma segunda tensão. 0 dispositivo de memória inclui ainda meios para o compartilhamento de carga entre a primeira seção da linha de bits e a segunda seção da linha de bits.
De acordo com um aspecto da divulgação, um método de operar um dispositivo de memória com uma linha de bits, incluindo uma primeira seção e uma segunda seção inclui a etapa de pré-carregamento de uma primeira seção de uma linha de bits para uma primeira tensão. Um método inclui ainda a etapa de pré-carga da segunda seção da linha de bits para uma segunda tensão, o que difere da primeira tensão. 0 método também inclui a etapa de compartilhar carga entre a primeira seção da linha de bits e a segunda seção de linha de bits para obter um nivel de tensão entre a primeira tensão e segunda tensão.
Este documento foi descrito, e em termos gerais, as características e vantagens técnicas da presente divulgação, a fim de que a descrição detalhada que se segue possa ser melhor compreendida. Funcionalidades adicionais e vantagens da divulgação serão descritas a seguir. Deve ser apreciado por todos aqueles versados na técnica que essa divulgação possa ser facilmente utilizada como base para projetar ou modificar outras estruturas para a realização dos mesmos fins da presente divulgação. Também deve ser realizado por aqueles versados na técnica que tais construções equivalentes não se afastam os ensinamentos da divulgação conforme definido nas reivindicações anexas. As características novas, que se acredita serem características da divulgação, tanto sua organização quanto modo de funcionamento, juntamente com outros objetos e as vantagens, irão ser melhores entendidos a partir da seguinte descrição, quando considerados em conexão com as figuras que os acompanham. Deve ser expressamente entendido, porém, que cada um dos números é provido a titulo de ilustração e descrição, não se destina a uma definição dos limites da presente revelação.
BREVE DESCRIÇÃO DAS FIGURAS
Para uma compreensão mais completa da divulgação do presente pedido, referência é feita agora com as seguintes descrições tomadas em conjunto com os desenhos que acompanham.
Figura 1 é uma ilustração de um sistema de comunicação sem fio exemplar em que uma modalidade da divulgação pode ser vantajosamente empregada.
Figura 2A é um circuito esquemático ilustrando um esquema de linha de bits pulsado convencional para estabilidade de SRAM melhorada.
Figura 2B é um diagrama de temporização que ilustra um esquema de linha de bits pulsado convencional para estabilidade de SRAM melhorada.
Figura 3 é um diagrama de circuito que ilustra a operação de pré-carga inicial na técnica de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação.
Figura 4 é um diagrama de circuito que ilustra operação de compartilhamento de carga na técnica de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação.
Figura 5 é um diagrama de circuito que ilustra a seleção de uma célula de bits para uma operação de leitura ou gravação de acordo com uma modalidade da divulgação.
Figura 6 é um diagrama de circuito que ilustra pré-carga de linhas de bits para tensões diferentes na técnica de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação.
Figura 7 é um diagrama de temporização que ilustra a operação de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação.
Figura 8 é um esquema de circuito de um circuito para implementar a técnica de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação.
Figura 9 é um diagrama de blocos que ilustra uma estação de trabalho de projeto utilizada para circuito, layout e lógica de projeto do circuito integrado semicondutor divulgado.
DESCRIÇÃO DETALHADA DA INVENÇÃO A Figura 1 mostra um sistema de comunicação sem fio exemplar 100 em que a modalidade da divulgação pode ser vantajosamente empregada. Para fins de ilustração, a Figura 1 mostra três unidades remotas 120, 130 e 150 e duas estações base 140. Será reconhecido que sistemas de comunicação sem fio típicos podem ter muito mais unidades remotas e estações base. As unidades remotas 120, 130 e 150 incluem dispositivos de memória 125A, 125B e 125C, criados de acordo com uma modalidade da divulgação. A Figura 1 mostra sinais de link direto 180 de estações base 140 e unidades remotas 120, 130 e 150 e sinais de link reverso 190 de unidades remotas 120, 130 e 150 estações base 140.
Na Figura 1, a unidade remota 120 é mostrada como um telefone móvel, uma unidade remota 130 é mostrada como um computador portátil e unidade remota 150 é mostrada como uma unidade remota de localização fixa em um sistema de loop local sem fio. Por exemplo, as unidades remotas, podem ser telefones celulares, unidades de sistemas de comunicação pessoal portátil (PCS), unidades portáteis de dados, tais como assistentes pessoais de dados, ou unidades de dados de localização fixa, tais como equipamentos de leitura de contadores. Embora a Figura 1 ilustre as unidades remotas de acordo com os ensinamentos da revelação, a revelação não se limita a essas unidades exemplares ilustradas. A divulgação pode ser adequadamente empregada em qualquer dispositivo que inclui dispositivos de memória fabricados em conformidade com os ensinamentos da divulgação.
Figura 2A é um esquema de circuito ilustrando um esquema de linha de bits pulsado convencional para a estabilidade de memória melhorada. Um circuito 20 inclui uma célula de bits 21 configurada para armazenar dados e é acoplado a circuitos adicionais para controlar o comportamento de leitura e gravação do circuito 20. A célula de bits 21 pode ser uma de seis células de armazenamento de transistor. Um sinal de pré-carga, PCH, é acoplado a um circuito de pré-carga 22. O circuito de pré-carga 22 inclui um transistor 221 acoplado a uma linha de bit, BL, um transistor 222 acoplado a uma linha de bits inversa, BL, e um transistor 223 acoplado tanto a linha de bits, BL, e a linha de bits inversa, BLB. Um sinal de pulso, PULSO, é acoplado a um circuito pull-down 23. O circuito pull-down 23 inclui um transistor 231 acoplado à linha de bit, BL, um transistor 232 acoplado à linha de bits inversa, BLB, e um transistor 223 acoplado tanto a linha de bits, BL, e a linha de bits inversa, BLB.
Para fins ilustrativos, o funcionamento do esquema de linha de bits pulsados convencional será agora descrito. Figura 2B é um diagrama de temporização que ilustra um esquema de linha de bits pulsado convencional para a estabilidade de memória melhorada. O circuito 20 começa em um momento 251 quando o sinal de pré-carga, PCH, é baixo e o transistor 221 puxa para cima a linha de bit, BL, para uma tensão de alimentação, VDD, e o transistor 222 puxa para cima a linha de bits inversa, BLB, para a tensão de alimentação, VDD. Em um momento 252 o sinal de pré-carga, PCH, é elevado desligando o transistor 221, o transistor 222, e o transistor 223 para desconectar a linha de bits, BL, e a linha de bits inversa, BLB, a partir da tensão de alimentação, VDD. No momento 252 um pulso positivo estreito é gerado no sinal de pulso, PULSO. 0 sinal de pulso, PULSO, comuta no transistor 231 e o transistor 232 para acoplar a linha de bit, BL, e a linha de bits inversa, BLB, para um terra 206. O transistor 233 descomuta para desconectar a linha de bit, BL, a partir da linha de bits inversa, BLB. A redução da tensão ocorre na linha de bit, BL, e a linha de bits inversa, BLB. No momento 253, o sinal de pulso, PULSO, retorna para baixo de modo que a linha de bit, BL, e a linha de bits inversa, BLB, parem de reduzir a tensão. Embora essa técnica reduza a tensão da linha de bits para melhorar a estabilidade de leitura, esta técnica é muito sensível para a geração do pulso estreito, especialmente porque a largura de pulso pode variar fortemente com o processo, tensão e variações de temperatura durante a fabricação dos transistores.
Referindo-se agora as Figura 3, Figura 4 e Figura 5, uma técnica de pré-carga seletiva melhorada exemplar será agora descrita. A técnica de pré-carga seletiva reduz a tensão da linha de bits para melhorar a estabilidade de leitura, sem ser tão sensível ao processo, tensão e variações de temperatura. A tensão da linha de bits é reduzida pelo compartilhamento de carga entre as seções da linha de bits que são seletivamente acopladas para permitir o compartilhamento durante as operações de leitura e gravação. Embora os dispositivos de memória SRAM sejam descritos, a técnica de pré-carga seletiva pode ser aplicada a qualquer projeto de memória, incluindo mas não limitado a, SRAM, DRAM, ou MRAM.
Diferentes partes da linha de bits são pré-carregadas para tensões diferentes (Por exemplo, VDD e GND) e usando o compartilhamento de carga, o valor exigido final da tensão de linha de bits é alcançado. Em uma modalidade, a operação de compartilhamento de carga é dividida em três partes. Em primeiro lugar, como ilustrado na figura 3, a parte superior da linha de bits é pré-carregada para VDD, enquanto a parte inferior da linha de bits é pré-carregada para GND. Em seguida, como ilustrado na Figura 4, as opções de compartilhamento de carga são ativadas para permitir o compartilhamento de carga entre a parte superior da parte inferior das linhas de bits. Portanto, a tensão da linha de bits final será determinada pela relação da capacitância entre CBl e C2. Finalmente, como ilustrado pela Figura 5, o compartilhamento de carga é desativado para todas as colunas, enquanto a comutação permanece ligada por uma coluna selecionada para uma operação de leitura ou gravação.
Figura 3 é um diagrama de blocos ilustrando operação de pré-carga inicial na técnica de pré-carga seletiva exemplar. Um diagrama de blocos 30 inclui uma linha de bits superior 31, juntamente com a capacitância associada ilustrada por um capacitor 311, com valor CBl· Uma linha de bits inferior 33 se associou com a capacitância ilustrada por um capacitor 331, com valor de C2. A linha de bits superior 31 e a linha de bits inferior 33 são acopladas a um comutador mux 32. No diagrama de blocos 30, o comutador mux 32 é aberto durante a pré-carga inicial para permitir que a linha de bits superior 31 pré-carregue uma tensão de alimentação, VDD, e a linha de bits inferior 33 pré-carregue um terra, GND. Além disso, as células de bits 34 são acopladas à linha de bits superior 31. Em outra modalidade, as células de bits 34 podem ser acoplada à linha de bits inferior 33.
Figura 4 é um diagrama de blocos ilustrando operação de compartilhamento de carga na técnica de pré-carga seletiva exemplar. Um diagrama de blocos 40 inclui a linha de bits superior 31, a capacitância representada pelo capacitor 311, a linha de bits inferior 33, a capacitância representado pelo capacitor 331, e o comutador mux 32. A operação de compartilhamento de carga ocorre fechando o comutador mux 32 para acoplar a linha de bits superior 31 a linha de bits inferior 33. A tensão final, VBL, na combinação da linha de bits superior 31 e na linha de bits inferior 33 é uma função da tensão inicial na linha de bits superior 31, na tensão inicial na linha de bits inferior 33, no capacitor 311, e o capacitor 331, como consta onde N é o número de pares de linha de bits conectado ao comutador mux 32.
Figura 5 é um diagrama de blocos ilustrando desabilitação de compartilhamento de carga na técnica de pré-carga seletiva exemplar. Um diagrama de blocos 50 inclui a linha de bits superior 31, a capacitância representada pelo capacitor 311, a linha de bits inferior 33, a capacitância representada pelo capacitor 331, e o comutador mux 32. o comutador mux 32 abre para desconectar a linha de bits superior 31 a partir da linha de bits inferior 33 após o compartilhamento de carga ser concluído. Esta abertura desativa a operação de compartilhamento de carga para que os dados possam ser lidos ou gravados na célula de bits 34. Um comutador mux 52 permanece fechado por que uma célula de bits 54 foi selecionada para uma operação de leitura ou gravação.
Figura 6 é um diagrama de blocos ilustrando pré-carga de linhas de bits para as tensões diferentes na técnica de pré-carga seletiva exemplar de acordo com outra modalidade de divulgação. Nesta modalidade, nem todas as linhas de bits superiores são carregadas para tensão de alimentação, VDD. Um diagrama de blocos 60 inclui a linha de bits superior 31, a capacitância representada pelo capacitor 311, a linha de bits inferior 33, a capacitância representada pelo capacitor 331, e o comutador mux 32. A linha de bits superior 31 é pré-carregada para a tensão de alimentação, VDD, e a linha de bits inferior 33 é pré-carregada para terra, GND. Nesta modalidade, cada linha de bits superior pode ser pré-carregada com uma tensão diferente. Por exemplo, uma linha de bits superior 61 é pré-carregada para o terra, GND. Assim, quando ocorre compartilhamento de carga, as linhas de bits superiores e linhas de bits superiores inversas terão uma tensão mais baixa em relação a quando todas as linhas de bits superiores são pré-carregadas para a tensão de alimentação, VDD. Linhas de bits adicionais poderão ser carregadas para o terra, GND, para a tensão de alimentação, VDD, ou para tensões diferentes (não mostradas) para obter uma tensão final adequada.
Figura 7 é um diagrama de temporização que ilustra operação de pré-carga seletiva. Operação de pré-carga seletiva em uma linha de bits superior, BLu, uma linha de bits superior inversa, BLBu, uma linha de bits inferior, BLl, e uma linha de bits inferior inversa, BLBl, é controlada por um sinal de pré-carga, PRECHG, um sinal de MUX, MUX_STATE e um sinal de compartilhamento de carga, CH_SH. Um sinal de linha de palavra, WL, permite o acesso è linha de bits superior, BLu, a linha de bits superior inversa, BLB0, a linha de bits inferior, BLl, e a linha de bits inferior inversa BLBl. Um estado inicial do circuito é em um momento 711 quando o sinal de pré-carga, PRECHG, o sinal de MUX, MUX_STATE, o sinal de compartilhamento de carga, CH_SH, e da linha de palavra, WL, são baixos. A linha de bits inferior, BLl, e a linha de bits inferior inversa, BLBl, são pré-carregadas para o terra, e linha de bits superior, BLu, e uma linha de bits superior inversa, BLB0, são pré-carregadas para uma tensão de alimentação, VDD. 0 nivel de tensão de alimentação é indicado pela linha tracejada, pontilhada.
Após o sinal de pré-carga, PRECHG, ter sido alto (desativando um circuito de pré-carga), o compartilhamento de carga é habilitado quando o sinal de mux, MUX_STATE, é baixo. Como resultado, em um momento 712 o sinal de compartilhamento de carga, CH_SH, continua alto. A linha de bits superior, BLu, e uma linha de bits superior inversa, BLBu, reduzem a tensão para um terra, GND, em resposta ao compartilhamento de carga. Além disso, a linha de bits inferior, BLl, e a linha de bits inferior inversa, BLBl, aumentam na tensão para a tensão de alimentação, VDD. 0 sinal de mux, MUX_STATE, continua alto um pouco antes de um momento 713 indicando o fim de uma operação de compartilhamento de carga. Como resultado, o sinal de compartilhamento de carga, CH_SH, continua baixo no momento 713 completando a operação de compartilhamento de carga. A linha de bits superior, BL0, linha de bits superior inversa, BLB0, linha de bits inferior, BLl, e a linha de bits inferior inversa, BLBl, estabilizam no momento 713, quando a operação de compartilhamento de carga termina. As reduções nas tensões da linha de bits superior, BL0, e uma linha de bits superior inversa, BLBu, aumentam a estabilidade de leitura da memória.
Em um momento 714 a linha de palavras, WL, está alta, indicando que uma operação de leitura foi iniciada. A tensão na linha de bits superior, BL0, na linha de bits superior inversa, BLBu, na linha de bits inferior, BLl, e na linha de bits inferior inversa, BLBl, descarrega para o terra, GND. Em um momento 715 após a operação de leitura ter sido concluída e a linha de palavra, WL, ter sido baixada, o sinal de pré-carga, PRECHG, continua baixo. Como resultado, a linha de bits superior, BLu, e uma linha de bits superior inversa, BLBu, são pré-carregadas com a tensão de alimentação, VQD, e a linha de bits inferior, BLl, e a linha de bits inferior inversa, BLBL, são pré-descarregadas para o terra, GND. Pouco antes de um momento 716, o sinal de MUX, MUX_STATE, continua baixo colocando todos os sinais de volta em seu estado inicial no momento 716.
Figura 8 é um circuito esquemático de um circuito para a implementação da técnica de pré-carga seletiva exemplar de acordo com uma modalidade da divulgação. Um circuito 80 inclui uma linha de bits superior 85, BL0, e uma linha de bits superior inversa 87, BLBu, configuradas para acessar as células de bits 84. Além disso, o circuito 80 inclui uma linha de bits inferior 86, BLl, e uma linha de bits inferior inversa 88, BLBl. Embora as células de bits 84 sejam mostradas conectadas às linhas de bits superiores 85, 87, as células de bits 84 também podem ser conectadas às linhas de bits inferiores 86, 88. Um circuito de habilitação de compartilhamento de carga 81 configurado para ativar o compartilhamento de carga é acoplado ao sinal de MUX, MUX_STATE, ao sinal de pré-carga, PRJECHRG, e emite um sinal de compartilhamento de carga, CH_SH. O circuito de habilitação de compartilhamento de carga 81 inclui um inversor 812 acoplado ao sinal de MUX, MUX-STATE, uma porta NAND 814 acoplada à saída do inversor 812 e do sinal de pré-carga, PRECHRG, e um inversor 816 acoplado à saída da NAND 814. 0 circuito de habilitação de compartilhamento de carga 81 ilustrado é apenas uma combinação possível de portas lógicas capazes de ativar o compartilhamento de carga. Um circuito de pré-carga 891 é acoplado às linhas de bits superiores 85, 87 e um circuito pull down 892 é acoplado às linhas de bits inferiores 86, 88. O circuito de pré-carga 891 e o circuito pull down 892 podem ser controlados através do sinal de pré-carga, PRECHRG. A sinal de compartilhamento de carga, CH_SH, e um sinal de seleção, SELn, são entradas para uma porta NOR 82 para controlar um circuito de compartilhamento de carga 83. 0 circuito de compartilhamento de carga 83 é ativo quando o sinal de compartilhamento de carga, CH_SH, continua alto. Quando a sinal de compartilhamento de carga 83 está ativo, a linha de bits superior 85 é acoplada à linha de bits inferior 86 e a linha de bits superior 87 é acoplada à linha de bits inferior 88. 0 sinal de selecionar, SELn, é utilizado para selecionar células de bits para operações de leitura ou gravação. Embora apenas um sinal de seleção, SELn, linha de bits superior, BLu, linha de bits superior inversa, BLBu, linha de bits inferior, BLl, e linha de bits inferior inversa, BLBl, sejam mostrados, muito mais pode ser incorporado ao circuito 80. Além disso, muitas mais células de bits podem ser incorporadas ao circuito 80.
Funcionamento do circuito 80 irá agora ser descrito em conjunto com o diagrama de temporização 70. No momento 711 o sinal de pré-carga, PRECHG, é baixo e o sinal de mux, MUX_STATE, é baixo. A saída do circuito de habilitação de compartilhamento de carga 81, CH_SH, será reduzida. As linhas de bits superiores 85, 87 são pré-carregadas para a tensão de alimentação, VDD, e as linhas de bits inferiores 86, 88 são pré-carregadas para o terra. No momento 712 após o sinal de pré-carga, PRECHG, continua elevada (desativando o circuito de pré-carga), enquanto o sinal de mux, MUX_STATE, continua sendo baixo, a saída do circuito de habilitação de compartilhamento de carga 81, CHJSH, continua alta. Isso faz com que a porta NOR 82 controle os circuitos de compartilhamento de carga 83 para acoplar as linhas de bits superiores 85, 87 às linhas de bits inferiores 86, 88 levando a uma redução da tensão na linha de bits superior, BLu, e linha de bits superior inversa, BLBu. No momento 713, após o sinal de MUX, MUX_STATE, continuar alto, a saída do circuito de habilitação de compartilhamento de carga 81, CH_SH, continua baixa. Esta alteração faz com que os circuitos de compartilhamento de carga 83 desacoplem as linhas de bits superiores 85, 87 a partir das linhas de bits inferiores 86, 88, terminando o compartilhamento de carga. No momento 714, as células de bits 84 são acessadas (em resposta à gravação do sinal de linha, WL) e uma operação de leitura ou gravação ocorre. A técnica de compartilhamento de carga, como descrito por esta divulgação, melhora a memória de estabilidade de leitura, reduzindo a tensão da linha de bits da tensão de alimentação. A tensão da linha de bits é reduzida em um ponto de pré-carga da linha de bits para uma primeira tensão e uma segunda seção da linha de bits para uma segunda tensão. Um circuito de compartilhamento de carga seletivamente acopla duas seções para alcançar uma tensão de linha de bits entre a primeira e a segunda tensão. A tensão final depende, em parte, da relação de capacitância das duas seções da linha de bits, portanto, qualquer produção de variação nos dispositivos não afeta a operação do compartilhamento de carga. Em uma modalidade, a primeira seção é a linha de bits superior e a segunda seção é a linha de bits inferior.
Uma vantagem desta divulgação é a estabilidade de leitura melhorada reduzindo a tensão de linha de bits. Um nível de tensão preciso pode ser escolhido para as linhas de bits. Como mencionado acima, uma redução na tensão de linha de bits melhora a margem de ruído estático (SNM) do dispositivo de memória. Ambas as célula de bits acessadas e células de bits meio selecionadas são melhores, porque todas as linhas de bits percebem tensão menor em comparação com a tensão de alimentação da célula de bits. Células de bits meio selecionadas são células selecionadas por uma linha de palavra afirmada, mas não selecionadas pelas suas linhas de bits. A segunda vantagem desta divulgação é a robustez de projeto superior. A divulgação não depende da tensão limite do transistor e temporização de um sinal crítico.
Uma terceira vantagem desta divulgação é a tolerância de variação de processo. A solução proposta depende de valores de capacitância relativos que não se alteram com o processo, tensão e variação de temperatura. A tensão de linha de bits será independente das condições de processo. A quarta vantagem desta divulgação é a flexibilidade de projeto. 0 valor de tensão da linha de bits pode ser alterado selecionando quais segmentos de linha de bits pré-carregar para VDD e quais segmentos de linha de bits pré-carregar para o terra. Por exemplo, pré-carregar uma linha de bits ou mais para terra pode permitir maiores valores de delta (a mudança da linha de bits de VDD) . Por exemplo, se a tensão de alimentação for 1,125 Volts e as seções superiores forem 1,125 Volts e as seções inferiores forem 1,125 volts, a tensão final pode ser 1,125 Volts se todas as linhas de bits forem pré-carregadas para VDD. O delta seria 0 milivolt neste caso. No entanto, no mesmo caso, se uma das linhas de bits for pré-descarregada para terra, então a tensão final seria 1,00 Volts. 0 delta seria 125 milivolts neste caso. Portanto, há um elevado grau de flexibilidade em relação às quais tensões que as seções de linha de bits podem ser pré-carregadas. A quinta vantagem dessa divulgação é que apenas uma tensão de alimentação é utilizada. Isso simplifica o projeto físico de alto nivel e verificação da memória. O dispositivo de memória, tal como indicado pode ser acoplado a um microprocessador ou a outros dispositivos microeletrônicos. O dispositivo de memória pode ser empacotado com o microprocessador e ainda incorporado a um dispositivo de comunicação. Por exemplo, a memória pode ser embutida em um telefone celular ou uma estação base de comunicações. A figura 9 é um diagrama de blocos ilustrando uma estação de trabalho de projeto utilizada para o circuito, layout e projeto de lógica do circuito integrado de semicondutor divulgado. Uma estação de trabalho de projeto 900 inclui um disco rígido 901 contendo software do sistema operacional, arquivos de suporte, software de projeto, tais como Cadence ou OrCAD. A estação de trabalho de projeto 900 também inclui um display para facilitar a concepção de um projeto de circuito 910. 0 projeto de circuito 910 pode ser o circuito de memória, tal como indicado acima. Um meio de armazenamento 904 é provido para armazenar o projeto do circuito 910. 0 projeto do circuito 910 pode ser armazenado no meio de armazenamento 904 em um formato de arquivo como GDSII ou GERBER. O meio de armazenamento 904 pode ser um CD-ROM, DVD, disco rígido, memória flash, ou outro dispositivo apropriado. Além disso, a estação de trabalho de projeto 900 inclui um equipamento de drive 903 para aceitar a entrada ou gravar a saida para o meio de armazenamento 904.
Os dados gravados no meio de armazenamento 904 podem especificar configurações de circuito lógico, dados padrão para máscaras de fotolitografia, ou dados padrão de máscara para ferramentas de gravação em série como litografia por feixe de elétrons. Os dados podem ainda incluir dados de verificação lógica, tais como diagramas de temporização ou circuitos líquidos associados com simulações de lógica. Fornecer dados no meio de armazenamento 904 facilita o desenho do projeto do circuito 910, diminuindo o número de processos para projetar circuitos integrados de semicondutores.
Embora a presente divulgação e suas vantagens tenham sido descritas em detalhe, deve-se entender que várias alterações, substituições e alterações podem ser feitas aqui, sem se afastar de espírito e escopo da divulgação tal como definido pelas reivindicações anexas. Por exemplo, embora os dispositivos de memória SRAM tenham sido descritos, a técnica de pré-carga seletiva pode ser aplicada a qualquer projeto de memória, incluindo mas não limitado a, SRAM, DRAM, ou MRAM. Além disso, o escopo do presente pedido não se destina a limitar-se à modalidade particular do processo, máquina, fabricação, composição da matéria, meios, métodos e etapas descritos na especificação. Como um versado na técnica comum irá facilmente apreciar a partir da divulgação da presente divulgação, processos, máquinas, fabricação, composições de matéria, meios, métodos ou etapas, atualmente existentes ou a serem desenvolvidas posteriormente que realizam substancialmente a mesma função ou substancialmente alcançam o mesmo resultado que as modalidades correspondentes descritas neste documento podem ser utilizadas de acordo com a presente divulgação. Assim, as reivindicações anexas pretendem incluir no seu escopo tais processos, máquinas, fabricação, composições de matéria, meios, métodos ou etapas.
REIVINDICAÇÕES

Claims (13)

1. Dispositivo de memória, caracterizado pelo fato de que compreende: meios para pré-carregar uma primeira seção (33) de uma primeira linha de bits de uma primeira célula de bits (34) de uma primeira coluna para uma primeira tensão; meios para pré-carregar uma segunda seção (31) da primeira linha de bits de uma primeira célula de bits (34) de uma primeira coluna para uma segunda tensão, em que uma segunda tensão é diferente da primeira tensão; meios para pré-carregar uma primeira seção de uma segunda linha de bits de uma segunda célula de bits de uma segunda coluna para a primeira tensão; meios para pré-carregar uma segunda seção (61) da segunda linha de bits da segunda célula de bits da segunda coluna para a primeira tensão, em que a primeira seção da segunda linha de bits é acoplada à primeira seção da primeira linha de bits; e meios para compartilhar carga entre a primeira seção da primeira linha de bits, a segunda seção da primeira linha de bits, a primeira seção da segunda linha de bits e a segunda seção da segunda linha de bits, em que os meios para compartilhar carga são adicionalmente configurados para acoplar a primeira seção da primeira linha de bits à segunda seção da primeira linha de bits durante uma operação de leitura ou escrita quando a primeira célula de bits for selecionada para a operação de leitura ou escrita.
2. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende: um circuito de compartilhamento de carga seletivamente acoplado à primeira seção da primeira linha de bits e à segunda seção da primeira linha de bits, em que o circuito de compartilhamento de carga é configurado para acoplar e desacoplar a primeira seção da primeira linha de bits com a segunda seção da primeira linha de bits.
3. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira seção da primeira linha de bits é pré- descarregada para o terra e a segunda seção da primeira linha de bits é pré-carregada para uma tensão de alimentação.
4. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de que adicionalmente compreende um circuito de habilitação de compartilhamento de carga configurado para ativar o circuito de compartilhamento de carga quando um circuito de pré-carga está inativo e um sinal de mux indica compartilhamento de carga.
5. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira célula de bits (34) é acoplada a segunda seção da primeira linha de bits.
6. Dispositivo de memória, de acordo com a reivindicação 2, caracterizado pelo fato de que o circuito de compartilhamento de carga é seletivamente acoplado à primeira seção da segunda linha de bits e à segunda seção da segunda linha de bits e é configurado para acoplar e desacoplar a primeira seção da segunda linha de bits com a segunda seção da segunda linha de bits.
7. Dispositivo de memória, de acordo com a reivindicação 1, caracterizado pelo fato de que o dispositivo de memória é acoplado a um microprocessador, e em que o dispositivo de memória e o microprocessador são integrados em um dispositivo de comunicação.
8. Método para operar um dispositivo de memória tendo uma pluralidade de linhas de bits incluindo uma primeira seção e uma segunda seção, o método caracterizado pelo fato de que compreende: pré-carregar a primeira seção (33) de uma primeira linha de bits de uma primeira célula de bits (34) de uma primeira coluna para uma primeira tensão; pré-carregar a segunda seção (31) da primeira linha de bits da primeira célula de bits da primeira coluna para uma segunda tensão, a segunda tensão sendo diferente da primeira tensão; pré-carregar uma primeira seção de uma segunda linha de bits de uma segunda célula de bits de uma segunda coluna para a primeira tensão; pré-carregar uma segunda seção (61) da segunda linha de bits da segunda célula de bits da segunda coluna para a primeira tensão, em que a primeira seção da segunda linha de bits é acoplada à primeira seção da primeira linha de bits; compartilhar carga entre a primeira seção da primeira linha de bits, a segunda seção da primeira linha de bits, a primeira seção da segunda linha de bits e a segunda seção da segunda linha de bits para obter uma tensão final entre a primeira tensão e a segunda tensão; e acoplar a primeira seção da primeira linha de bits à segunda seção da primeira linha de bits durante uma operação de leitura ou escrita quando a primeira célula de bits for selecionada para a operação de leitura ou escrita.
9. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que a tensão final é determinada, pelo menos em parte por uma capacitância da primeira seção da primeira linha de bits e uma capacitância da segunda seção da primeira linha de bits.
10. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que pré-carregar a primeira seção da primeira linha de bits compreende pré-carregar a primeira seção da primeira linha de bits para uma tensão de terra e pré-carregar a segunda seção da primeira linha de bits compreende pré-carregar a segunda seção da primeira linha de bits para uma tensão de alimentação.
11. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que adicionalmente compreende: pré-carregar uma primeira seção de uma segunda linha de bits e uma segunda seção de uma segunda linha de bits para a primeira tensão.
12. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que o compartilhamento de carga ocorre de acordo com um sinal de estado de mux (MUX_STATE) quando um circuito de pré-carga está inativo.
13. Método, de acordo com a reivindicação 8, caracterizado pelo fato de que adicionalmente compreende: armazenar no dispositivo de memória dados relativos a comunicações.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BRPI0820983B8 (pt) * 2007-12-15 2021-08-10 Qualcomm Inc aperfeiçoando estabilidade de leitura de memória usando pré-carga seletiva de seções de linha de bits
US7881137B2 (en) * 2008-10-23 2011-02-01 Qualcomm Incorporated Read assist for memory circuits with different precharge voltage levels for bit line pair
US8208290B2 (en) * 2009-08-26 2012-06-26 Qualcomm Incorporated System and method to manufacture magnetic random access memory
US8375173B2 (en) * 2009-10-09 2013-02-12 Qualcomm Incorporated Accessing a multi-channel memory system having non-uniform page sizes
US8279659B2 (en) * 2009-11-12 2012-10-02 Qualcomm Incorporated System and method of operating a memory device
US9385308B2 (en) 2010-03-26 2016-07-05 Qualcomm Incorporated Perpendicular magnetic tunnel junction structure
US8339882B2 (en) * 2010-07-12 2012-12-25 Promos Technologies Pte. Ltd. Dual bit line precharge architecture and method for low power dynamic random access memory (DRAM) integrated circuit devices and devices incorporating embedded DRAM
KR101781616B1 (ko) 2010-07-16 2017-09-26 삼성전자주식회사 어시스트 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US9014749B2 (en) 2010-08-12 2015-04-21 Qualcomm Incorporated System and method to initiate a housekeeping operation at a mobile device
US8638590B2 (en) 2010-09-28 2014-01-28 Qualcomm Incorporated Resistance based memory having two-diode access device
JP5760829B2 (ja) * 2011-08-09 2015-08-12 富士通セミコンダクター株式会社 スタティックｒａｍ
US8582380B2 (en) 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US8934314B2 (en) * 2011-12-28 2015-01-13 Intel Corporation Apparatus and method for improving power delivery in a memory, such as, a random access memory
US8861285B2 (en) 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
US9224453B2 (en) * 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
US9123430B2 (en) * 2013-06-14 2015-09-01 Sandisk 3D Llc Differential current sense amplifier and method for non-volatile memory
US9508405B2 (en) 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
KR102173431B1 (ko) * 2014-05-02 2020-11-03 삼성전자주식회사 동작 전류가 감소된 메모리 장치
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
US9672898B1 (en) 2016-08-15 2017-06-06 Samsung Electronics Co., Ltd. Read column select negative boost driver circuit, system, and method
US10431278B2 (en) * 2017-08-14 2019-10-01 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for ambient temperature
CN109817260B (zh) * 2017-11-20 2021-02-09 中芯国际集成电路制造(上海)有限公司 位线预置电路、读操作电路、sram和方法
JP7236574B2 (ja) * 2018-02-27 2023-03-09 ラピスセミコンダクタ株式会社 半導体装置及び半導体メモリのデータ読出方法
CN108665931B (zh) * 2018-05-21 2021-04-13 上海华力集成电路制造有限公司 位线预降压器
US10657089B2 (en) 2018-07-30 2020-05-19 Texas Instruments Incorporated Embedded universal serial bus 2 repeater
US11386036B2 (en) * 2018-08-06 2022-07-12 Texas Instruments Incorporated Embedded universal serial bus 2 repeater
US11100964B1 (en) 2020-02-10 2021-08-24 Taiwan Semiconductor Manufacturing Company Limited Multi-stage bit line pre-charge
US11532351B2 (en) * 2020-05-08 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with additional write bit lines

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2615011B2 (ja) * 1986-06-13 1997-05-28 株式会社日立製作所 半導体記憶回路
JPH0821236B2 (ja) * 1987-01-26 1996-03-04 株式会社日立製作所 半導体記憶装置
JPH03102698A (ja) * 1989-09-14 1991-04-30 Hitachi Ltd 半導体記憶装置
RU2060564C1 (ru) 1993-06-24 1996-05-20 Научно-исследовательский институт точных приборов Усилитель считывания для запоминающего устройства
JPH10222985A (ja) * 1998-03-09 1998-08-21 Hitachi Ltd 半導体記憶装置
US6282137B1 (en) 1999-09-14 2001-08-28 Agere Systems Guardian Corp. SRAM method and apparatus
JP4087570B2 (ja) 2001-01-19 2008-05-21 富士通株式会社 半導体メモリおよびその制御方法
CA2345845C (en) 2001-04-30 2012-03-27 Mosaid Technologies Incorporated Bitline precharge
JP4370100B2 (ja) * 2003-01-10 2009-11-25 パナソニック株式会社 半導体記憶装置
US6934213B2 (en) 2003-06-11 2005-08-23 Artisan Components, Inc. Method and apparatus for reducing write power consumption in random access memories
US7009886B1 (en) * 2004-07-19 2006-03-07 Silicon Storage Technology, Inc. Integrated circuit memory device with bit line pre-charging based upon partial address decoding
US7573775B2 (en) 2006-02-09 2009-08-11 Fujitsu Limited Setting threshold voltages of cells in a memory block to reduce leakage in the memory block
BRPI0820983B8 (pt) * 2007-12-15 2021-08-10 Qualcomm Inc aperfeiçoando estabilidade de leitura de memória usando pré-carga seletiva de seções de linha de bits
US7881137B2 (en) * 2008-10-23 2011-02-01 Qualcomm Incorporated Read assist for memory circuits with different precharge voltage levels for bit line pair

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Free format text: PRAZO DE VALIDADE: 10 (DEZ) ANOS CONTADOS A PARTIR DE 25/06/2019, OBSERVADAS AS CONDICOES LEGAIS. (CO) 10 (DEZ) ANOS CONTADOS A PARTIR DE 25/06/2019, OBSERVADAS AS CONDICOES LEGAIS

B16C Correction of notification of the grant [chapter 16.3 patent gazette]

Free format text: REF. RPI 2529 DE 25/06/2019 QUANTO AO INVENTOR.