CA1074892A

CA1074892A - Central de telecommunication temporel

Info

Publication number: CA1074892A
Application number: CA283,313A
Authority: CA
Inventors: Jean-Baptiste Jacob
Original assignee: Compagnie Industrielle de Telecommunication CIT Alcatel SA
Current assignee: Alcatel CIT SA
Priority date: 1976-07-22
Filing date: 1977-07-21
Publication date: 1980-04-01
Also published as: MA17756A1; SE7708367L; NL186791C; GB1589092A; FI772227A7; ES460959A1; EG13330A; AU2722477A; SE421475B; CH622656A5; AU507298B2; PL199769A1; IT1081644B; FR2359563A1; FI63847B; JPS5314509A; NL186791B; DE2732190A1; BE856417A; US4119803A

Abstract

Central de télécommunication temporel dans lequel les organes multienregistreurs, marqueurs, traducteurs et taxeurs sont remplacés par une unité de commande reliée au réseau de connexion et aux unités de sélections du central. L'unité de commande comporte une partie multienregistreur chargée de l'établissement et de la rupture des communications, et une partie échangeur qui assure les liaisons entre la partie multienregistreur et les équipements du central. Deux unités de commande peuvent être utilisées: l'une est dite maître et l'autre esclave. Les unités de commande sont reliées au Centre de Traitement des Information par l'intermédiaire d'un organe de contrôle.

Description

~7~8~2 L'invention concerne un central de télécommunication temporel. Un central temporel acheminant des communications en modulation par impulsions codées comporte notamment des organes de commande spécialisés tels que : un certain nombre de multi-enregistreurs de faible capacité, des marqueurs, des traducteurs, et des taxeurs, qui ont tous une structure définie qui ne leur permet pas toujours de s'adapter aisément à une évolution des équipements composant le central, en vue augmenter sa capacité
au fur et à mesure des besoins. Un tel central est connu et décrit dans les articles suivants :
1/ Système de commutation électronique temporelle (projet PLATON) -PINET (A), MARTIN (J), REVEL (M) Revue COMMUTATION et ELECTRONIQUE
N 12 - Mars 1966 page 22 à 46.

2/ Centre de commutation électronique temporelle projet PLATON -PINET (A), POULIQUEN (J), REVEL (M) Revue COMMUTATION et ELECTRONI-QUE N 23 - Octobre 1968 pages 22 à 42.

3/ La commutation ~lectronique tempoxelle - TALLEGAS (F), JACOB
(JB), ARPIN Revue TOUTE L'ELECTRONIQUE - Juin 1972 pages 51 à 55, Juillet 1972 pages 17 à 22, Octobre 1972 pages 25 à 30.

4/ Introduction of Integreted PCM Switching in the French Telecommunication Network - INTERNATIONAL SYM2OSIUM - Cambridge (Mass.) 1972 pages 470 à 475 - New-York, IEEE, 1972.

5/ Le système de commutation électronique temporelle E10 -Congrès AFCET, Rennes 1973 : INFORMATIQUE et TELECOMMUNICATIONS -pages 151 à 161 - Paris AFCET, 1973.
L'invention a pour objet un cen-tral de télécommunication temporel dans lequel les organes de commande s'adaptent à l'évolu-tion des équipements composant le centraln L'invention concerne un central de télécommunication temporel comprenant un réseau de connexion, des unités de sélec-tion, une base de temps, un organe de contrôle relié à un Centre de Traitement des Informations, caractérisé par le fait qu'il - 1 - ~

~7~2 comporte au moins une unité de commande constituée d'une partie multienregistreur et d'une partie échangeur reliée par un bus d'échanges à ladite partie multienregistreur qui assure l'éta-blissement et la rupture des communications, ladite partie échargeur assurant les liaisons entre la partie multienregistreur et le - réseau de connexions et les unités de sélection, ladite unité
de commande étant reliée au réseau de connexions par des lignes de connexion et des lignes d'ordres, aux unités de sélec-tion par des lignes de test et par des lignes de marquage et à l'organe de contrôle par des lignes de contrôle, ladite unité de commande remplaçant les organes .spécialisés habituellement utilisés dans le central temporel.
Selon une autre caractéristique le central de télé-communication temporel comporte deux unités de commande, l'une étant maître et l'autre esclave, lesd:ites unités de commande étant reliées entre elles par des lignes d'échanges.
Selon une autre caractérist:ique, la partie multienre-gistreur comprend une mémoire macroprogramme, e-t deux ensembles multienregistreurs, ladite mémoire macroprogramme étant reliée aux deux ensembles multienregistreurs eux-mêmes reliés par un bus d'échanges à la partie échangeur, ladite mémoire macropro-gramme contenant des macroinstructions de 48 éléments binaires chacune et dont les huit premiers éléments binaires constituent un ordre qui définit une macroinstruction.
D'autres caractéristiques de l'invention apparaitront au cours de la description qui va suivre d'un mode de réalisation illustrée par les figures annexées et dans lesquelles :
- La figure 1 représente un central de télécommunica-tions mettant en oeuvre lfinvention.

- La figure 2 est un schéma d'une unité de commande.
- La figure 3 représente une partie multienregistreur.

- La figure 4 représente une partie échangeur.

~7~9Z

- Les figures 5a et 5c représentent les signaux de la base de temps du central.
- La figure 5b représente les signaux du module horloge d'un multienregistreur.
- La figure 6a représente le bloc mémoire d'enregistreur et les mémoires tampon avec leur circuit de sortie.
- La figure 6b représente le circuit d'adressage du bloc mémoire d'enregistreur et des mémoires tampon.
- La figure 7 représente la mémoire macroprogramme et le bloc d'accès d'un multienregistreur.
Les figures 8a, 8b, 8c donnent le format des macroinstructions.
- La figure 9 représen-te le bloc mémoire d'instructions et la logique de commande.
- La figure 10 donne le format des instructions du multienregistreur.
- La figure 11 représente le module récepteurs de signalisation.
- La figure 12 représente le module émetteurs de signalisation.
- La figure 13 représente un bloc entrée/sortie.
- La figure 14 représente le dispositif logique de commande.
- La figure 15 représente le module d'adressage direct et indirect, et le module mémoire centrale.
- Le figure 16 représente le module bloc opérateur.
- La figure 17 repr~sente le module de traitement des phases, le bloc mémoire d'instructions, et le module de regroupe-ment des informations.
- La figure 18 représente le module mémoire de tempori-sation et logique d'appels prioritaires.
- La figure 19 représente le module d'échanges unités de sélection.

-8~;~

- La figure 20 représente le module d'échanges entre les deux unités de commande.
- La figure 21 représente le module d'échan~es réseau de connexion.
- La figure 22 représente le module traducteur.
- La figure 23 représente une mémoire de traduction et le circuit de synchronisation.
- La figure 24 représente le circuit de sélection d'adressage des mémoires de traduction.
- La figure 25 représente le module mémoire auxiliaire.
- La figure 26 donne le format des instructions de l'échangeur.
La figure 1 représente un central de télécommunication mettant en oeuvre l'invention, le central comprend un réseau de connexion 1, des unités de sélection telles que 2 et 3 dont le nombre est fonction de l'importancle dudit central, deux unités de commande 4 et 5, une base de temps 6, un organe de contrôle 7. L'organe de contrôle 7 est relié à un Centre de Traitement des Informations CTI.
Les unités de sélection assurent les liaisons entre le central et l:extérieur; ces liaisons sont assurées par des multiplex MX ; il y a donc des unités de sélection pour relier des abonnés locaux directement au central, des unités de sélec-tion pour relier des concentrateurs distants, des unités de sélection pour relier des centraux de télécommunications tempo-rels, des unités de sélection pour relier des centraux de t~l~communication~ ~lcctrom~caniques, dcs unit~s dc s~lcction pour relier des postes d'opératrices et des postes récepteurs de fréquence. Ces unités de sélection, de même que le réseau de connexion, sont connus et ne font pas l'objet de l'invention.
Les liaisons des unités de sélection avec le réseau de connexion sont standardisées ; ces liaisons sont, pour chaque unité de z sélection : deux multiplex entrants LREO et LERl, deux multiplex sortants LESO et LRSl, deux multiplex de signalisation LVSO et LVSl.
Les unités de commande 4 et 5, identiques, sont au nombre de deux pour des raisons de sécurité , chaque unité de commande comporte une partie multienregistreur 8 et une partie échangeur 9. Chaque unité de sélection est reliée à la partie multienregistreur 8 par une ligne de test LT, et à la partie échangeur 9 par une ligne de marquage LU, chaque partie multienre-10 gistreur 8 est reliée au réseau de connexion 1 par une ligne de connexion MLX; chaque partie échangeur 9 est reliée au réseau de connexion par une ligne d'ordre OLX, les parties échangeurs des deux unités de commande 4 et 5 sont reliées entre elles par des lignes d'échanges ELM, et à l'organe de contrôle 7 par des lignes de contrcle LC, l'organe de contrôle 7 est relié ~ chaque unité de sélection par une ligne de contrôle d'unité de sélection LCU, la base de temps 6 distribue à tous les organes du central temporel les signaux d'horloge nécessaires à leur fonctionnement.
Les liaisons qui relient les unités de commande 4, 5 au réseau de connexion 1 et aux unités de sélection 2, 3, remplacent celles qui reliaient dans l'art antérieur les multienregistreurs et les marqueurs au réseau de connexion et aux unités de sélection, et qui n'ont donc pas besoin d'être modifiées.
Les deux unités de commande 4 et 5 fonctionnent en partage de trafic, mais en cas de défaillance d'une unité de commande c'est l'autre unité de commande qui assure la totalité
du trafic.
La figure 2 est un schéma d'une unité de commande, telle que 4 par exemple, la partie multienregistreur 8 comprend une mémoire macroprogramme 13, deux ensembles multienregistreurs 10 et 11 identiques ; la mémoire macroprogramme 13 est reliée aux deux ensembles multienregistreurs 10 et 11. Pour des raisons _ 5 _ ~7~9~

de commodité on désignera dans la suite de la description un ensemble multienregistreur par multienregistreur, et une partie échangeur par échangeur, sans que cela implique aucune similitude avec des organes connus. Dans une unité de commande, l'échangeur 9 est relié, par un bus d'échanges LTE, aux deux multienregis-treurs 10 et 11.
La figure 3 représente une partie multienregistreur et donne le schéma du multienregistreur 10 qui comprend : un ensemble logique de commande 15 constitué d'un bloc d'accès 16 à
la mémoire macroprogramme 13, d'une logique de cornmande 17, et d'un bloc mémoire d'instructions 18, le multienregistreur comprend également un bloc mémoire d'enregistreurs 19 associé à un bloc mémoire tampon 1~, un module récepteurs de signalisation 22, un module émetteurs de signalisation 23, un module d'entrée/sortie 24, et un module horloge 25. Le bloc d'accès 16, la logique de commande 17, le bloc mémoire tampon 14, les modules récepteurs de signalisation 22, émetteurs de signalisation 23, d'entrée/
sortie 24 sont reliés à un bus d'information multienregistreur LT~. Le multienregistreur 11 est identique au multienregistreur 10, les modules d'entrée/sortie 24 des multienregistreurs 10 et 11 sont reliés au bus d'échange LTE qui relie les deux multi-enregistreurs 10 et 11 à l'échangeur 9. Le bloc d'accès 16 et le logique de commande 17 sont reliés d'une part à la mémoire macroprogramme 13 par le fil 110 et d'autre part respectivement par des lignes pupitre LPl et LP2 à un pupitre de contrôle du central, le bloc mémoire tampon 14 étant relié au pupitre par le fil 116, le module récepteurs de signalisation 22 est relie par les lignes de test LT (une par unité de sélection) aux unités de sélection, et le module émetteurs de signalisation est relié
au réseau de connexion par la ligne de connexion MLX.
La figure 4 est un schéma de la partie échangeur 9 qui comprend un dispositif logique de commande 26 comportant un 9~

bloc logique de commande 27 et un bloc mémoire d'instructions 28, un module d'échange entre les deux unités de commande 29, un module d'échange réseau de connexion 30, un module d'échange unités de sélection 31, un module traducteur 32, un module table 33, un module mémoire auxiliaire 34. Le bloc logique de commande 27 et les modules 29 à 34 sont reliés au bus d'échanges LTE
qui relie l'échangeur à la partie multienregistreur représentée figure 3.
Le bloc logique de commande 27 est relié par une ligne pupitre LP3 au pupitre de contrôle du central.
Le module d'échange 29 est relié à l'organe de contrôle 7 par des lignes de contrôle LC, et au module d'échange de la partie échangeur de l'autre unité de commande par des lignes d'échanges ELM.
Le module d'échange réseau de connexion 30 est relié
au réseau de connexion 1 par des lignes d'ordre OLX.
Le module d'échange unités de sélection est relié aux unités de sélection par des lignes de marquage LU.
Avant de décrire en détail un multienregistreur puis un échangeur, on va présenter tout d'abord les différents signaux d'horloge qui sont utilisés dans un central temporel, ces signaux étant déjà connus ainsi que leur élaboration.
La figure 5a donne l'allure des signaux d'horloge de la base de temps 6 du central ;
- ti est un signal de 3,9 microsecondes de durée, de fréquence 8 kHz et de période 125 microsecondes ; ce signal est lié ~ une voie temporelle ; si par exemple la trame d'un multiplex comporte 32 voies temporelles il y a 32 signaux ti qui sont,bien entendu décalés les uns par rapport aux autres de 3,9 microsecondes.
- 81, 82, 83, 84, 85 sont des signaux de 780 nanosecondes de durée et de période 3,9 microsecondes; ces signaux sont décalés de 780 nanosecondes les uns par rapport aux autres.

~07~39;Z

- ~ 1 à ,~8 sont des signaux de 490 nanosecondes de durée et de période 3,9 microsecondes ; ces signaux sont décalés de 490 nanosecondes les uns par rapport aux autres.
- hl et h2 sont des signaux de 120 nanosecondes de durée et de période 780 nanosecondes : ils sont décalés l'un par rapport à
l'autre de 300 nanosecondes.
~J est un signal de 490 nanosecondes de durée et de période 980 nanosecondes.
La figure 5b représente, avec une échelle de temps différente de celle de la figure 5a les signaux d'horloge ~et uo à~u31 qui sont fournis par le module horloge 25 d'un multi-engeristreur tel que 10, figure 3.
La synchronisation du module horloge est fournie par le signal t3~ 8 issu de la base de temps 6 du central.
~ ~est un signal de 245 nanosecondes de durée, et de période 490 nanosecondes.
- ,uo à ,u31 sont des signaux de 980 nanosecondes de durée et de pério~e 31, 25 microsecondes, décalés de 980 nanosecondes les uns par rapport aux autres.
La figure 5c représente les signaux Tl, T2, T3, T4, T5 issus de la base de temps ; par inversion logique de ces signaux on obtient les signaux complémentaires Tl, T2, T3, T4, T5 La combinaison de signaux Tl à T5 et de signaux complémentaires Tl à T5 donne une voie temporelle ti, les voies temporelles étant repérées t0, tl ... t31 sur la figure 5c.
On a donc, à titre d'exemples :
voie temporelle tl définie par Tl - T2 - T3 - T4 - T5 voie temporelle t20 définie par Tl - T2 - T3 - T4 - T5 La réception des signaux Tl à T5 et Tl à T5 permet donc d'obtenir, par décodage, la voie temporelle ti dans laquelle on se trouve.

Le signal Tl a une durée de 3,9 microsecondes et une ~4~ 2 période de 7,8 microsecondes.
Le signal T2 a une durée de 7,8 microsecondes et une période de 15,6 microsecondes , il est décalé de 3,9 microsecondes par rapport au signal Tl.
Le signal T3 a une durée de 15,6 microsecondes et une période de 31,25 microsecondes , il est décalé de 7,8 microsecondes par rapport au signal T2. Le signal T4 a une durée de 31,25 microse-condes et une période de 62,4 microsecondes, il est décalé de 15,6 microsecondes par rapport au signal T3. Le signal T5 a une durée de 62,5 microsecondes et une période de 125 microse-condes , il est décalé de 31,2 microsecondes par rapport au signal T4. Les voies temporelles tO ~ t31 définissent une trame de 125 microsecondes.
Dans la description qui va suivre, on utilisera les expressions d'adressage temporel et d'adressage spatial, Un adressage temporel est un mode d'accès à une mémoire dans lequel l'adresse du mot mémoire auquel on veut accéder est fournie par un compteur sous la dépendance de la base de temps du central ;
dans ce mode d'adressage, on a donc accès de fac,on cyelique aux mots de la mémoire. Un adressage spatial est un mode d'accès à une mémoire dans lequel l'adresse du mot mémoire auquel on veut accéder est fournie par un registre ou un bus sous la dépendance du bloc mémoire d'instructions , dans ce mode d'adressage, on a donc accès aux mots d'une manière qui dépend des traitements affeetés par le programme du bloc mémoire d'instructions, Le bloc mémoire d'enregistreurs l9 et le bloc mémoire tampon 14 sont représentés figures 6a et 6b , le bloc m~moire tampon 14 comprend deux mémoires tampon 20 et 21, un circuit d'adressage temporel 38, un circuit d'adressage spatial 39, un circuit d'adressage mémoires 59 et un circuit de lecture 40.

Plus précisément la figure 6a représente le bloc mémoire d'enre-gistreurs 19, les deux mémoires tampons 20 et 21 et le circuit ~7~89Z

de lecture 40, et la figure 6b représente le circuit d'adressage temporel 38, le circuit d'adressage spatial 39 et le circuit d'adressage mémoire 59.
Le bloc mémoire d'enregistreurs 19, figure 6a , comprend une interface d'entrée 36, une mémoire 35 avec son circuit d'adressage 47, une interface de sortie 37 , le circuit d'adressa--ge 47 est relié par le fil 97 au circuit d'adressage temporel 38 de la figure 6b une sortie faute d'imparité de l'interface de sortie 37 est reliée au circuit d'adressage temporel par le fil 137.

La mémoire tempon 20 est constituée par deux portes ET 68, 69, une porte OU 70 , un circuit de calcul 71, une mémoire 72 avec son circuit d'adressage 73, une porte ET 74 dont une entrée est reliée à la sortie de la mémoire 72 et une autre entrée est reliée par un inverseur 75, à un il 89 venant du module horloge 25 ; le module horloge délivre audit fil 89 un signal de commande d'adressage de période 62,50 microsecondes, ayant pendant 31,25 microsecondes la valeur "1" pour un adressage temporel, et pendant 31,25 microsecondes la valeur "0" pour un adressage spatial. La sortie de la porte ET 74 est reliée au bus d'information multienregistreur LTMR , le circuit d'adressage '73 est relié par le fil 108 au circuit d'adressage memoires 59, figure 6b.
La mémoire tampon 21 est constituée par deux portes ET 76, 77, une porte OU 78, un circuit de calcul 79, une mémoire 80 avec son circuit d'adressage 81, une porte ET 82 dont une entrée est reliée a la sortie de la m~moirc 80 et unc autre entrée est reli~e au fil 89, la sortie de la porte ET 82 étant reliée au bus d'information mult.ienregistreur LI~ , le circuit d'adressage 81 est relié par le fil 109 au circuit d'adressage mémoire 59, figure 6b.
Les portes ET 69 et 76 ont chacune une entrée reliée g~

à la sortie de l'interface de sortie 37 du bloc mémoire d'enre-gistreurs , une autre entrée de la porte ET 69 est reliée au fil 89, et une autre entrée de la porte ET 76 est reliée au fil 89 par un inverseur 83. Les portes ET 68 et 77 ont chacune une entrée reliée au bus d'information multienregistreur LTMR ; une autre entrée de la porte ET 68 est reliée au fil 89 par un inverseur 84, et une autre entrée de la porte ET 77 est reliée au fil 8~.
Le circuit de lecture 40 permet la lecture des mots dans les mémoires tampon 20 et 21 afin d'écrire ces mots dans le bloc mémoire d'enregistreurs 19; le circuit de lecture comprend deux portes ET 85, 86 et une porte oU 87 dont la sortie est reliée par le fil 103 au circuit d'adressage spatial 39, figure 6b. La porte ET 85, a une entrée reliée à la sortie de la mémoire 72 et une autre entrée reliée au fil 89 , la porte ET 86 a une entrée reliée à la sortie de la mémoire 80 et une autre entrée reliée au fil 89 par un inverseur 88.
La sortie de la porte OU 87 est reliée à une entrée d'une porte ET 129 dont la sortie ~st reliée à l'interface d'entrée 36 du bloc mémoire d'enregistreurs 19 ; une autre entrée de la porte ET 129 est reliée à la sortie d'un inverseur 128 dont l'entrée est reliée à la sortie d'un circuit à retard 127 ayant une entrée reliée par le fil 125 à une sortie débordement du circuit de calcul 79 , lorsqu'un enregistreur est occupé pendant un temps donné, un signal apparaît sur la sortie débordement du circuit de calcul de la mémoire tampon qui traite ledit enregis-treur et ce signal interdit l'écriture du contenu dudit enregis-treur dans le bloc mémoire d'enregistreurs 19.
Le circuit d'adressage temporel 38, figure 6b comprend deux portes ET 41 et 44 reliées au bus d'information multienregis-treur LTMR, ~ une ligne de commande LCR, et à un bus points mémoire LMP venant de la logique de commande 17, la sortie de 7~ Z

ladite porte ET ~1 étant reliée à un compteur d'enregistreurs 42 qui est remis à zéro par un signal de remise à zéro Z et délivre en sortie un numéro d'enregistreur à un circuit de calcul 46, à une porte ET 48 et ~ une porte ET 131, la sortie de ladite porte ET 44 étant reliée ~ un compteur de mots 45 qui reçoit le signal d'horloge ~ . La sortie du compteur de mots 45 est reliée à une autre entrée de la porte ET 48 et à une entrée du circuit de calcul 46 dont la sortie est reliée par le fil 97 au circuit d'adressage 47 de la mémoire 35 du bloc mémoire d'enregistreurs 19 représenté figure 6a. La sortie du compteur d'enregistreurs 42 es-t également reliée à un registre de visuali-sation 115 relié au pupitre par le fil 116 , la porte ET 131 a une entrée reliée au bus points mémoire LMP qui lui délivre l'élément binaire 36 des instructions de la logique de commande 17, et reçoit sur une autre entrée l'ordre ATE en provenance du bloc mémoire d'instructions 18. Une bascule ~9 est remise à zéro par une porte ET 50 recevant en entrée le signal d'horloge h2 r Une autre entrée de la porte ET 48 et l~entrée de la bascule 49 sont reliées par le ~il 137 ~ la sortie faute d'imparité de l'inter-face de sortie 37 du bloc mémoire d'enregistreurs 19. La sortiede la bascule 49 est reliée à une entrée d'une porte ET 51 commandée par le signal d'horloge hl. Des entrées de commande d'ouverture des portes ET 50 et 51 sont reliées à la ligne de commande LCR et au bus points mémoire LMP ; la porte ET 51 délivre en sortie un signal faute d'imparité, si la bascule ~9 a été positionnée ~ "1".
La porte ET 48 a sa sortie reliee à un registrc 52 ayant se sortie reliée à une entrée d'une porte ET 53 dont des entrées sont reliées à la ligne de commande LCR et au bus points mémoire LMP , la sortie de la porte ET 53 est reliée au bus d'information multienregistreur LTMR auquel elle délivre le mot en faute imparité dans la mémoire 35.

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Le signal de remise à zéro 7 appliqué au compteur d'enregistreurs 42 est délivré par un comparateur 43 qui est relié
d'une part à la sortie dudit compteur d'enregistreurs et d'autre part à un dispositif nombre d'enregistreurs NE qui est un dispo-sitif précâblé donnant le nombre d'enregistreurs équipant la mémoire 35 du bloc mémoire d'enregistreurs.
Le circuit d'adressage spatial 39 comporte deux portes ET 54, 55 dont les sorties sont reliées à une porte OU 56 ayant sa sortle reliée à un registre d'adresses 57. Une entrée de la porte ET 54 est reliée au bus d'informations multienregistreur LTMR et une autre entrée reçoit l'ordre ADM du bloc mémoire d'instructions 18 à travers l~inverseur 58 ; une entrée de la porte ET 55 reçoit 1'ordre ADM et une autre entrée est reliée au circuit de lecture ~0 par le fil 103. Le circuit d'adressage spatial 39 comporte`également un diviseur par deux 117 et une bascule 118 qui sont reliés à la ligne de commande LCR ; la sortie du diviseur par deux est reliée à une entrée d'une porte ET 119 et la sortie de la bascule est reliée à une entrée d'une porte ET 120 et à une autre ent~ée de la porte ~T 119 , la porte ET 120 reçoit également les signaux u16 à u31; elle est enfin reliée par une entrée au bus points mémoire LMP. Une porte ET
121 a une entrée reliée à la sortie du registre d'adresses 57, une entrée reliée à la sortie de la porte ET 119, une entrée à la sortie de la porte ET 120, une entrée reliée au bus points mémoire LMP qui lui délivre un signal correspondant à l'eb 20 des instructions du bloc mémoire d'instructions 18 une porte ET
122 a une entrée reli~e au bus points memoire LMP qui lui délivre des signaux correspondant aux eb 11 à 18 des instruc-tions du bloc mémoire d'instruction 18 ; une autre entrée est reliée à un circuit logique 123 dont une entrée est reliée au bus points mémoire LMP qui lui délivre un signal correspondant à l'eb 20 des instructions, et recevant également sur une autre ~7~8g~

entrée l'ordre AIM qui définit une instruction du bloc mémoire d'instructions 18, le circuit logique delivre à la porte ET 122 un signal AIM,eb 20. Les sorties des portes ET 121, 1-22 sont reliées à une porte OU 124.
Le circui-t d'adressage mémoire 59 comprend un premier circuit constitué par deux portes et 60, 61 et une porte OU 62, et un deuxième circuit constitué par deux portes ET 63, 64 et une porte DU 65~ Les portes ET 60 et 63 ont une entrée reliée à la sortie du compteur de mots 45 du circuit d'adressage temporel 38 et une autre entrée reliée, à travers un inverseur 66 pour la porte ET 63, au fil 89 amenant le signal de commande d'adressage ayant la valeur "1" pour un adressage temporel et la valeur "0"
pour un adressage spatial. Les portes ET 61, 64 ont une entrée reliée à la sortie de la porte OU 124 du circuit d'adressage spatial 39, et une autre entrée relié~e, à travers un inverseur 67 pour la porte ET 63, au fil 89.
La mémoire 35 du bloc mémoire d'enregistreurs 19, figure 6a, a une capacité maximum de 32 768 mots de 17 eb, dont 1 eb d'imparité , un ensemble de 64 mots correspond à ~n enregis-treur ce qui donne à ladite mémoire une capacité maximum de512 enregistreurs. La mémoire 35 mémorise les informations néces-saires à l'établissement ou à la rupture des communications du central , les informations nécessaires pour l'établissement ou la rupture d'une communication sont rangées dans un mot de la mémoire. Pour des raisons technologiques la capacité de la mémoire est modulaire par modules de 16 enregistreurs, de sorte que la memoire comporte au maximum 32 modules. Lorsqu'un central téléphonique, compte tenu du nombre d'abonnés qu'il dessert, n'a pas besoin de 512 enregistreurs la mémoire est équipée du nombre de modules stric-tement nécessaire.
Le temps de cycle de base, c'est-à-dire le temps nécessaire pour traiter 512 enregistreurs est de 16 millisecondes, .

~)7~92 ce qui donne un temps de traitement de 31,25 microsecondes par enregistreur, ce temps de traitement étant découpé en 32 temps élémentaires de 980 nanosecondes définis par les signaux d'horloge ,uo à,u31. Puisque le nombre d'enregistreurs est modulaire, le temps de cycle de base est variable par pas de 16 x 31,25 = 0,5 millisecondes. C'est pourquoi le nombre d'enregistreurs équipant la mémoire 35 est donné par le dispositif nombre d'enregistreurs NE du circuit d'adressage temporel 38, ledit disposltif permettant la remise à zéro du compteur d'enregistreurs 42 lorsque le dernier enregistreur de la mémoire 35 est traité.
Pour des raisons d'exploitation du central téléphonique on distingue, parmi les enregistreurs, les enregistreurs rapides ayant une capacité de 64 mots et les enregistreurs lents ayant une capacité de 16 mots ; il y a donc N enregistreurs rapides et n enregistreurs lents, pour un nombre donné de modules, ce qui ne change pas le temps de cycle nécessaire pour traiter les modules équipant la mémoire r Le traitement des enregistreurs lents sera explicité plus loin.
Le traitement des enregistreurs utilise donc les mémoires tempons 20 et 21 dont chacune a une capacité de 64 mots correspondant au contenu d'un enregistreur rapide, et chaque mémoire tampon travaille alternativement en adressage spacial ou en adressage temporel, toutes les 31,25 microsecondes, le changement d'adressage étant commandé par le signal de commande d'adressage appliqué au fil 89 ; l'une des mémoires tampon est en adressage spatial pendant que l'autre,est en adressage temporel et inverse-ment.
Soit un enregistreur rapide Ei ; pendant 31,25 micro-secondes la mémoire tampon 20, par exemple, est en adressage temporel et on écrit le contenu de l'enregistreur Ei du bloc mémoire d'enregistreurs 19 dans la mémoire tampon 20 , pendant les 31,25 microsecondes suivantes la mémoire tampon 20 est en ~7~891 Z

adressage spatial et le traitement de son contenu est effectué
par 1'ensemble logique de commande 15, figure 3 ; pendant les 31,25 microsecondes suivantes la mémoire tampon 20 est de nouveau en adressage temporel et on lit son contenu, qui représente le mot enregistreur après traitement, par l'intermédiaire du circuit de lecture 40 qui transfère ledit contenu dans llenregistreur rapide Ei de la mémoire 35, et en même temps le contenu de l'enre-gistreur rapide El + 2 est écrlt dans la mémoire tampon 20 , l'adressage du bloc mémoire d'enregistreurs 19, pour l'écriture du contenu de l'enregistreur après traitement dans la mémoire tampon est effectué par le circuit d'adressage temporel 38. La mémoire tampon 21 fonctionne de la même manière que la memoire tampon 20, mais son fonctionnement est irnbriqué avec celui de la mémoire tampon 20.
Le fonctionnement comparé des mémoires tampon 20 et 21 est le suivant :
Mémoire tampon 20 Mémoire tampon 21 Adressage : Lecture Ei-2 Adressage : Traitement El--l :
: 31,25 u~
t~mporel : Ecriture Ei spatial Adressage : Traitement Ei Adressage : Lecture Ei-l 31,25 ,us spacial : temporel : Ecriture Ei~l :

Adressage : Lecture Ei Adressage : Traitement Ei+l :
31,25 ,us temporel : Ecriture Ei+2 spatial Adressage : Traitement Ei+2 Adressage : Lecture Ei+l 31,25 ,us spatial : temporel : Ecriture Ei+3 :
Ainsi pendant un adressage temporel on lit les 64 mots d'un enregist~eur rapide Ei et on écrit les 64 mots de l'enre-gistreur rapide Ei + 2 dans une mémoire tampon, les signaux d'horloge ~o à ,u31 qui définissent le temps de traitement d'un enregistreur sont eux-mêmes divisés en deux parties , pour le ~LiO7~32 signal uo la première partie correspond à la lecture, dans la mémoire tampon, du mot 0 de l'enregistreur Ei et l'écriture dans la mémoire tampon du mot 0 de l'enregistreur Ei + 2, et la deuxi-ème partie correspond ~ la lecture du mot 1 de l'enregistreur Ei dans la mémoire tampon et l'écriture dans la mémoire tampon du mot 1 de l'enregistreur Ei + 2 , et ainsi de suite pour les signaux d'horloge,u2 "u3 ... u31, bien entendu lorsqu'un mot est lu dans la mémoire tampon en adressage temporel, il est aussitôt écrit dans le bloc mémoire d'enregistreurs 19.
Un contrôle d'imparité est effectué sur chaque mot de 16 eb, à chaque écriture dans le bloc mémoire d'enregistreurs 19 d'un mot provenant d'une mémoire tampon ; l'imparité est calcu-lée dans l'interface d'entrée 36 et inscrite en même temps que les 16 eb contenant l'information du mot ; ainsi dans la mémoire 35 du bloc mémoire d'enregistreurs 19 un mot est constitué de 16 eb d'information et d'un eb d'imparité. A la lecture, l'imparité
du mot lu dans la mémoire 36 est calculée dans l'interface de sortie 37 et comparée avec celle contenue dans l'eb d'imparité
du mot, mais seuls les 16 eb d'information sont envoyés sur une mémoire tampon. Pour chaque faute d'imparité détectée, le contenu du compteur d'enregistreurs 42 et celui du compteur de mots 45, c'est-à-dire le numéro d'enregistreur et le numéro du mot en faute, est transféré dans le registre 52 ; dans le même temps la faute d'imparité détectée fait monter la vascule 49 dont l'état peut être testé par programme , cette bascule est remise à zéro par l'adresse qui permet de la lire ; le contenu du registre est envoyé sur le bus d'informa-tions multienregistreur LTMR pour donner le numéro du mot en faute.
La figure 7 représente un bloc d'accès 1~ d'un multi-enregistreur et la mémoire macroprogramme 13, avec son circuit d'adressage 90 , la.capacité d'adressage de la mémoire macro-programme est de 32000 mots de 48 eb chacun ; lladressage de la ~6~7~139~2 mémoire macroprogramme est effectué par un circuit constitué de deux portes El 91, 92 et d~neporte OU 93 dont la sortie est reliée à un registre 95 , un signal de commande venant du pupitre par la ligne pupitre LPl est appliqué a une entrée de la porte ET 91, et à une entrée de la porte ET 92 à travers un inverseur g4, une autre entrée de la porte ET 92 est reliée au bus d'informa-tions multienregistreur L~MR, une autre entrée de la porte ET 92 est reliée à la ligne de commande LCR et une autre entrée est reliée au bus points mémoire LMæ, une autre entrée de la porte ET 91 est reliée à la sortie d'un registre série/parallèle 96 relié lui-m8me au pupitre par les lignes pupitre LPl et LP2. La sortie du registre 95 est reliée au circuit d'adressage 90 de la mémoire macroprogramme 13. La sortie de la mémoire macroprogramme est reliée d'une part à une entrée d'une porte ET 99 et d'autre part à une porte ET 114 ; une autre entrée des portes ET 99 et 114 est reliée 3 la sortie d'une porte OU 132 recevant en entrée les signaux d"lorloge,ul et u17. La sortie de la mémoire macro-programme est aussi reliée à la logique de commande 17 (figure 3) par la liaison 110 qui achemine les eb 1 à 8 des macroinstructions vers une mémoire de transcodage 142 comme représenté figure 9. La - sortie de la porte ET 114 est reliée à l'entrée d'un registre d'interface~107 de type série/parallèle d'une capacité d'un mot macroprogramme : la sortie du registre d'interface est reliée au pupitre par la liaison pupitre LPl qui permet de recevoir une commande dudit pupikre et d'émettre vers ledit pupitre. La sortie de la porte ET 99 est reliée à l'entrée d'un registre d'interface 98 d'u~e capacité d'un mot macroprogramme de 48 eb , la sortie du registre d'interface 98 est reliée ~ un circuit de décalage 100 et à un circuit de contrôle d'imparité 101 qui délivre un signal sur un fil 102 , la sortie du circuit de décalage 100 est reliée au bus d'informations multienregistreur LTMR. Une entrée de commande du circuit de décalage est reliée au bus points mémoire ~17~ Z
LMP, une entrée de commande est reliée à la ligne de commande LCR, et une entrée de commande reçoit l'ordre ATE ~ le bus points mémoire LMP délivre des signaux correspondant aux eb 8 et 21 à
27 des instructions du bloc mémoire d'instructions 18, et la ligne de commande LCR délivre un signal AD101 , pour commander des décalages sur le mot macroprogramme présent dans le registre interface 98 et transférer le contenu dudit circuit de décalage vers ladite logique de commande via le bus d'informations multienre-gistreur LTMR. Le fil 102 du circuit de contrôle d'imparité 101 est relié à une entrée d'une porte E~ 104 dont une autre entrée est reliée à la sortie du registre 95, la sortie de la porte ET
104 est reliée à un registre 105 dont la sortie est reliée ~ une entrée d'une porte ET 106 ayant une autre entrée reliée à la ligne de commande LCR et une autre entrée reliée au bus points mémoire LMP ; la sortie de la porte ET 106 est reliée au bus d'information multienregistreur LTMR ; le registre 105 sert à
mémoriser l'adresse du mot macroprogramme sur lequel une faute d'imparité a été trouvée.
La sortie du registre 95 est reliée à une entrée d'une porte ET 111 reliée à un registre 112, d'une capacité de 15 eb et de type parallèle/sér,ie qui délivre sur le fil 113 un numéro de phase au pupitre, une autre entrée de la porte ET 111 étant reliée à la sortie d'une porte OU 133 qui re~coit en entrée les signaux d'horloge ,ul et ,u17.
Un mot macroprogramme que l'on désignera par macro-instruction est défini par 48 eb , les eb 1 à 8 donnant d'ordre de la macroinstruction, les eb 9 à 44 contiennent des données et les eb 45 ~ 48 servent à indiquer le mode de programme. Le déroulement du macroprogramme permet le traitement du mot enregistreur rangé dans une mémoire tampon 20 ou 21, lorsque celle-ci est en adressage spatial; une séquence de traitement comporte 32 temps élémentaires définis par les signaux ~o à,u31.

~7~

La macroinstruction est adressée par le registre 95, l'adressage normal provenant du mot o du mot enregistreur de la mémoire tampon , il est également possible d'adreser une macroinstruction par le pupitre à travers le registre série/parellèle 98, Le traitement d'un mot enregistreur s'effectue de la manière suivante, dans le cas d'un enregistreur rapide :
Signal,uo le mot 0 de l'enregistreur rangé dans la mémoire tampon est lu ;
ce mot 0 contient le numéro de la macroinstruction à traiter, et ce numéro est rangé dans le registre 95 ; ce numéro est imposé par-le programme d'instructions contenu dans le bloc mémoire d'instructions 18, figure 3.
Signal ul le contenu de la macroinstruction adressée est transféré dans les registres d'interface 98 et 107 et un controle d'imparité
est effectué par le circuit contrôle d'imparité 101, qui en cas de faute d'imparité délivre un signal au registre 105, Les eb 1 à 8 de la macroinstruction qui définissent l'ordre sont aiguillés par la liaison 110 vers la logique de commande 17, figure 3, dans laquelle ils sont utilisés pour adresser une mémoire de transcodage , comme cela sera précisé plus loin, qui par décodage de ces huit eb fournit la phase de départ du programme d'instructions contenu dans le bloc mémoire d'instruc-tions 18 de la figure 3.
Signaux ,u2 à ~13.
Traitement de la macroinstruction par le programme d'instructions, Les différents eb 1 à 48 de la macroinstruction sont accessibles aux instructions du programme d'instructions par le bus d'informa-tions multienregistreur LTMR à travers le circuit de décalage 100. La suite du traitement de la macroinstruction varie suivant la longueur de la macroinstruction à traiter, c'est-à-dire suivant l'ordre de la macroinstruction adressée , la suite du ~974~13Z

traitement est donnée par les deux dernières instructions du programme d'instructions ou au maximum par les instructions adressées par les signaux ,u14 et ,u15 ; on a donc :
- avant dernière instruction ou instruction adressée par le signal ,u14 ~ lecture du mot 0 de la mémoire tampon, ce mot contenant le numéro de la macroinstruction, et rangement de ce numéro dans le registre d'adresses 57 du circuit d'adressage spatial 39, - dernière instruction ou instruction adressée par le signal ,u15 :
calcul du numéro de la macroinstruction suivante, calcul effectué
dans le circuit de calcul 71 ou 79, de la mémoire tampon, et rangement de ce numéro dans le mot 0 de la mémoire tampon.
Trois modes de fonctionnement du macroprogramme sont possibles ; ce sont :
programme lent PROLENT, simple programme SIMPRO et double programme BIPRO.
Les différents modes de fonctionnement sont imposés par la combinaison binaire des eb 45 et 46 de chaque macroinstruction, et sont définis par les combinaisons suivantes :

: 20 Mode de fonctionnement eb 45 eb 46 PROLENT 1 ~ O ou 1 BIPRO
PROLENT - Seuls les signaux ~o à~u15 servent au traitement, les signaux ;u16 à ~31 étant inactifs.
SIMPRO - Pour les signaux ~o à ,u15 le programme est identique à celui de PROLENT ; les signaux u16 à ,u31 servent au traitement d'une déuxième macroinstruct1on qui est en fait l'enchaînement de la précédente , cette deuxième macroinstruction est obtenue par lecture du mot 0 de la mémoire tampon sous l'action du signal U16; le fonctionnement avec l'avant dernière instruction ou avec le signal /u30, avec la dernière instruction ~74~9;~

ou le signal u31, est identique à ce qui a été dit précédemment pour le fonctionnement avec les signaux ,uo à,u15.
BIPRo - Dans ce mode de fonctionnement il y a déroule-ment de deux programmes parallèles qui s'exécutent de facon asynchrone~ Le premier programme est commandé par les signaux d'horloge ~o à ,u15 et démarre par une lecture, dans le mot 0 de la mémoire tampon, du numéro de la macroinstruction à exécuter ;
il se termine par l'écriture, dans le même mot 0 de la mémoire tampon, du numéro de la macroinstruction à exécuter au cycle suivant~ Le deuxième programme est commandé par les signaux d'horloge ,u16 à ,u31 et démarre par une lecture dans le mot 32 de la mémoire tampon du numéro de la macroinstruction à exécuter il se termine par l'écriture, dans le même mot 32, du numéro de la macroinstruction à exécuter au cycle suivant.
Le cas des enregistreurs lents est traité differemment, car on a dit que leur capacité n'était que de 16 mots pour les enregistreurs rapides. Lorsqu'une mémoire tampon est en adressa-ge temporel il y a écriture dans ladite mémoire tampon de 64 mots de la mémoire 35, ce qui correspond au contenu de quatre enregis-treurs lents. Lorsque la mémoire tampon passe ensuite en adressage spatial la bascule 118 du circuit d'adressage spatial 39 autorise le fonctionnement des portes ET 119, 120 dudit circuit d'adressage spatial dont les signaux de sortie AE12 et AE~l respectivement, permettent l'adressage des enregistreurs lents de la mémoire tampon, les signaux ,uo à ,u15 permettant de traiter le premier enregistreur lent contenu dans la mémoire tampon, les signaux ,u16 à u31 permettant de traiter le troisième enregistreur lent contenu dans la mémoire tampon. Chaque enregistreur lent occupe donc un secteur dans la mémoire tampon, et l'adresse de ce secteur est donnée par l'ordre ADM ~ la porte ET 55 du circuit d'adressage spatial 39.
Après un cycle de lecture de la mémoire 35, on retrouve Z

dans une mémoire tampon les mêmes enregistreurs lents, mais clest alors le deuxième enregistreur lent qui est traité par les signaux uo à ,ulS et le quatrième enregistreur lent qui est traité par les signaux ~16 et ~31. Ainsi chaque enregistreur lent n'est traité qu'un cycle sur deux , bien entendu le contenu des quatre enregistreurs lents est réécrit dans la mémoire 35, qu'ils aient ou non été traités. Le temps de cycle d'un enregis-treur lent est donc le double du temps de cycle d'un enregistreur rapide. Tous les enregistreurs, rapides et lents ont des mots réservés pour des temporisations.
Pour les enregistreurs rapides les mots 15, 31, 47 et 63 sont des mots de temporisation utilisés par la logique de commande 17 ce sont en fait des mots de temporisation de travail qui peuvent être réinitialisés en cours de traitement d'un enregistreur , ces mots sont principalement utilisés pour les échanges, et sont incrémentés ~ chaque passage de l'enregistreur dans la mémoire tampon, c'est-à-dire à chaque cycle de la mémoixe 35, un cycle durant 16 millisecondes pour 512 enregistreurs. Le mot 62 est le mot de temporisation de débordement de l'enregis-treur , le débordemen-t de ce mot au bout d'un temps donné, 4 heures 30 minutes par exemple, remet ~ zéro le mot enregistreur concerné, c'est-à-dire les 64 mots qui constituent un mot enregistreur, cette remise à zéro consistant, comme cela à été dit, à interdire l'écriture dans la mémoire 35 du mot enregistreur contenu dans une mémoire tampon : le mot 62 est incrémenté tous les 16 passages du mot enregistreur dans la mémoire tampon.
Pour les enregistreurs lents dont la capacité est de 16 mots, (mot 0, mot 1, ..O mot 15) le mot 15 est un mot de temporisation de travail et le mot 14 est un mot de débordement.
On va décrire à présent l'ensemble constitué par le bloc mémoire d'instructions 18 et la logique de commande 17 qui lui est associée, cet ensemble étant représenté figure 9.

~7~1~19~:

Le bloc mémoire d'instructions 18 comprend la mémoire d'instructions proprement dite 140 et son circuit d'adressage 139, La mémoire d~instructions a une capacité de 4096 mots de 48 eb.
La logique de commande 17 est constituée par un module d'adressage 141 et un module bloc opérateur 150. Le module d'adressage 141 comprend une mémoire de transcodage 142, une porte OU 143, un circuit logique de saut de phase 144, un registre d'adressage 145, un registre phase pupitre 146. La mémoire de transcodage 142 re,coit de la mémoire macroprogramme 13, par le liaison 110, les 8 premiers eb des macroinstructions qui définissent la macroinstruction à exécuter et qui adressent la mémoire de transcodage dont la capacité est de 256 mots de 12 eb.
La mémoire de transcodage effectue une correspondance entre le numéro de l'ordre définissant une macroinstruction et le numéro de la phase initiale contenu dans le registre d'adressage 145 ;
la phase initiale fournit le début d'un programme d'instructions contenu dans la mémoire d'instruction~q 140.
La sortie de la mémoire de transcodage est reliée au bus d'informations multienregistreur LTMR auquel une entrée de la porte OU 143 est reliée ; une autre entrée de la porte OU 143 est reliée ~ la sortie du registre phase pupitre 146 lequel est relié au pupitre par la ligne pupitre LP2, une autre entrée de la porte OU 143 est reliée par la liaison 148 à une sortie du module bloc opérateur 150 , la sortie de la porte OU 143 est reliée au circuit logique de saut de phase 144 dont la sortie est reliée au registre d'adressage 145 , une porte OU 149 recoit en en-trée les signaux d'horloge ,u15 et ,u31 et sa sortie est reliée au registre d'adressage 145 afin de le remettre à zéro en fin d'exécution d'une phase précédente, c'est~à-dire en fin d'exécution d'une macroinstruction. La sortie du registre d'adressage 145 est reliée au circuit d'adressage 139 de la mémoire d'instructions - 2~ -~L~7~89Z

1~0 .
Le module bloc opérateur 150 comporte un circuit d'interface 162 ayant son entrée reliée à la sortie de la mémoire d'instructions 140 ; la sortie du circuit d'interface constitue un bus points mémoire LMP qui achemine les 48 eb de chaque mot instruction ; le circuit d'interface 162 contrôle dans un registre l'imparité du mot instruction qu'il re,coit, et une sortie faute d'imparité dudit circuit d'interface est reliée à une porte ET 164 dont une autre entrée est reliée à la sortie du registre d'adressa-ge 145 ; la sortie de ladite porte ET 164 est reliée à un registre faute d'imparité 165 dont la sortie est reliée au pupitre par la ligne pupitre LP2. Un circuit de décodage 166 a son entrée reliée au bus points mémoire LMP et en re,coit les eb 1, 2 et 3 des mots instructions, qui définissent l'ordre des instructions.
Il y a cinq types d'instructions, qui seront décrites plus loin, chacunè étant caractérisée par un ordre,les ordres étant ANT, POP, ADM, AIM, ATE. Le circuit de décodage 166 comporte cinq sorties, chacune délivrant un ordre, Un décodeur d'adresses 167 est relié
à la sortie du circuit d'interface 162 dont il rec~oit les eb 6, 7, 8 des mots instructions, et sa sortie constitue la ligne decommande LCR qui délivre sept signaux AD 101 à AD 107 définis par ces eb 6, 7, 3. Un registre d'émission 168 est relié à la sortie de la mémoire d'instructions 140 et sa sortie est reliée au pupi-tre par la ligne pupitre LP2 et permet de visualiser le mot instruction (48 eb)~
Le module bloc opérateur comprend également un premier accumulateur 151, un deuxième accumulateur 152, un r~seau de décalage 153 relié à la sortie du premier accumulateur, un circuit de calcul 154 relié à la sortie du réseau de décalage et à la sortie du deuxième accumulateur 15~, un troisième accumulateur 155 ayant son entrée reliée ~ la sortie du circuit de calcul 154 et sa sortie reliée à une entrée d'une porte OU 156 dont la ~7~Z
sortie est reliée au bus d'informations multienregistreur LTMR ;
une autre entrée de la porte OU 156 est reliée ~ la sortie d'une porte ET 175 dont une entrée est reliée au bus points mémoire LMP duquel elle reçoit les eb 21 ~ 36 des mots instructions, et dont une autre entrée est reliée à la ligne de commande LCR de laquelle elle rec,oit une commande AD103. Les trois accumulateurs 151, 152, 155 ont chacun une capacité de 16 eb, et le bus dlin~or-mations multienregistreur LIMR qui est constitué par 16 fils, une information pouvant contenir au maximum 16 eb, distribue des in~ormations constituées par 16 eb. Une entrée du premier accumulateur 151 est reliée au bus d'informations LIMR, une autre entrée est reliée au ~us points mémoire LMP dont il re,coit l'eb 9, enfin une autre entrée est reliée à la sortie d'un inverseur 177 dont l'entrée est reliée à la sortie ANT du circuit de décodage 166. L'entrée du deuxième accumulateur 152 est reliée à la sortie d'un circuit logique 163 dont une entrée est reliée au bus points mémoire LMP et en rec,oit les eb 5 à 20 des mots instructions, et une autre entrée est reliée au bus d'informations multienregistreur LIMR. Une entrée de commande du réseau de décalage 153 est reliée à la sortie d'une porte ET 176 dont une entrée est reliée au bus points mémoire LMæ duquel elle reçoit les eb 17, 18 19 d'un mot instruction, et dont une autre entrée est reliée à la sortie POP du circuit de décodage 166.
Le troisième accumulateur 155 a une entrée de commande reliée à la sortie POP du circuit de décodage 166 et une autre entrée de commande reliée au bus points mémoire LMP duquel elle reçoit les cb 16 ct 20 dcs mots instruction~.
Un circuit comparateur 157 a une entrée reliée à la sortie du deuxième accumulateur 152 et une entrée reliée à la sortie du circuit de calcul 154 ; le circuit comparateur est constitué de quatre comparateurs dont les sorties sont reliées respectivement à quatre entrées d'un circuit logique 158 relié

I

~7~892 également au bus points mémoire LMP duquel il re~oit les eb 33 à 36, dont la sortie est reliée par la liaison 148 à une entrée de la porte OU 143 du module d'adressage 141. Le circuit de calcul 154 en plus de sa sortie reliée à l'entrée du troisième accumulateur 155, a une sortie "égalité" et une sortie "retenue"
reliées chacune à une entrée distincte du circuit logique 156.
La sortie égalité délivre un signal lorsque le circuit de calcul effectue une comparaison et qu'il détecte une égalité , la sortie retenue délivre un signal lorsque le résultat d'une opération autre que la comparaison est positif.
Une entrée de commande du circuit de calcul 154 est reliée à la sortie d'un circuit logique 160, dont une entrée est reliée à la sortie POP du circuit de décodage 166, une autre entrée est reliée au bus points mémoire LMP duquel elle reçoit les eb 21 à 26 et une autre entrée est reliée à la sortie d'un registre de commande 159 dont l'entrée est reliée au bus d'information multienregistreur LIMR du~uel elle recoit les eb 9 à 16.
Un circuit logique 161 a une entrée reliée à la sortie du réseau de décalage 153, une autre entrée reliée à la sortie du deuxième accumulateur 152, une autre entrée reliée au bus points mémoire LMP duquel elle re~oit l'eb 15; sa sortie est reliée au bus d'un informations LIMR.
Un registre 170 a une entrée reliée à la sortie du deuxième accumulateur 152 et une entrée reliée ~ la sortie du réseau de décalage 153 , sa sortie est reliée à une entrée d'une porte OU 171 dont la sortie est reliée au pupitre par la ligne pupitre LP2. Un registre d'information 173 est relié en entrée au bus d'information multienregistreur LIMR et en sortie à une entrée de la porte OU 171. Un registre de sauts de phases 174 est relié en entrée par la liaison 148 au circuit logique 158,, et à la porte OU 143 et en sortie à une entrée de la porte OU 171.

L'ensemble représenté figure 9 permet le déroulement d'instructions à partir du décodage d'une macroinstruction. A
cet effet le registre d'adressage 145 est remis à zéro en fin de phase précédente par un signal u15 ou u31, ceci permet d 9 imposer les deux premières instructions autorisant la lecture de la macroinstruction et le transcodage du code d'ordre de la macroinstruction à partir des eb 1 à 8 de la macroinstruction qui permet d'initialiser le registre d'adressage 145 sur le début du programme d'instructions. Le registre l'adressage 145 est chargé -à partir du circuit logique de saut de phase 144 qui peut recevoir des informations soit à travers le bus points mémoire LMP, soit du bus d'informations multienregistreur LIMR, soit de la sortie de la mémoire de transcodage 142, soit de la sortie du module bloc opérateur 150, soit enfin du pupitre pour permettre une visualisation d'une instruction adressée par pupitre.
La durée d'exécution d'une instruction est de 980 nanosecondes les signaux d'horloge~u15 et ,u31 servent à remettre à zéro le registre d'adressage 145 du programme d'instructions au début de chaque phase du macroprogramme, pour permettre la lecture, , 20 dans une mémoire ta~pon, 20 ou 21, soit du mot 0 soit du mot 32 qui contient la phase de départ du programMe d'instructions.
Le contenu dudit registre d'adressage 145 est ensuite fonction du déroulement du programme d'instructions.
Le mot instruction est transféré dans le circuit d'interface 162 qui effectue un contrale d'imparité ; en cas de mauvaise imparité l'adresse du mot en faute est transférée dans le registre faute d'imparité 165 qui en assure l'émission vers le pupitre. Le premier accumulateur 151 est chargé par le bus d'information multienregistreur LIMR lorsqu'il reçoit l'eb 9-d'un mot instruction, sauf pour le mot instruction d',ordre ANT~
Le deuxième accumulateur 152 est chargé soit par le bus d'informa-tions mutienregistreur LIMR, soit par les eb 5 à 20 d'un mot 7~ aZ

instruction acheminés par le bus points mémoire LMP. Le réseau de décalage 153 permet de décaler à droite ou à gauche les informations reçues du premier accumulateur 151 et de les envoyer soit sur le bus d'informations multienregistreur LIMR via le circui-t logique 161, soit sur le circuit de calcul 154~ Le circuit de calcul 154 permet d'effectuer des opérations logiques ou arith-métiques par secteurs de 4 eb d'une information , le résultat de ces opérations est rangé dans le troisième accumulateur 155 ;
le registre de commande 159 et le circuit logique 160 permettent la commande du circuit de calcul 154. Le circuit comparateur 157 détermine, en fonction des informations reçues du deuxième accumulateur 152 et du circuit de calcul 154, les sauts de phase SPHl à SPH8 qui permettent l'adressage de la nouvelle phase du programme d'instructions. Le détail des instructions corres-pondant aux ordres ANT, POP, ADM, AIMt ATE sera donné plus loin ;
on y trouvera pour chaque instruction la signification des différents eb qui la constituent.
On va décrire à présent le module récepteurs de signa-lisation 22 de la figure 3, représenté figure 11 ; son rôle est de recevoir et de stoc~er les signalisations relatives aux lignes d'abonnés ou à des circuits, ces signalisations étant émises parles unités de sélection sur les lignes de test LT, et de conformer ou non, le changement d'état des lignes d'abonnés ou des circuits. Un multiplexeur 180 reçoit les lignes de test LTO à LT63, chaque ligne de test venant d'une unité de sélection, en supposant qu'il y a 64 unités de sélection au maxi-mum. La sortie du rnultiplcxcur est reli~e à un re~istre d'~tat de lignes de test 181 dont la sortie est reliée à un registre tampon 182 ; une logique de sortie 183 est reliée en entrée à la sortie du registre tampon 182, et en sortie à trois mémoires d'état précédent 184, 185 et 186 et à une entrée dlun comparateur d'état 187 dont la sortie est reliée à trois mémoires d'état 9,,~:

confirmé 188, 189 et 190 , une autre entrée du comparateur d'état 187 est reliée à chacune des sorties des mémoires d'état précédent 184, 185, 186, par la liaisin 200 ; un compteur 191 commandé par le signal d'horloge 85hl à sa sortie reliée à une entrée de commande du multiplexeur 180, à une entrée d'une porte OU 192 et à une entrée d'une porte ET 201 ayant une autre entrée reliée au module horloge et recevant le signal d'horloge 82 , la sortie de la porte ET 201 est reliée à un registre 202 relié à la logique de sortie 183 par des fils LRT, LRF, LRP0, ledit registre 202 assurant la sélection des lignes de test dans la logique de sortie 183, le fil LRT permettant la sélection des lignes de test relatives à des abonnés et des circuits, le fil L~F permettant la sélection des lignes de test correspondant des signalisations multifréquences, le fil LRP0 permettant la sélection des lignes de test correspondant à des postes d'opéra-trices , une porte ET 193 a une entrée reliée au bus d'informations multienregistreur LIMR, une entrée reliée à la ligne de commande LCR qui lui délivre le signal adresse AD105, et une entrée au bus points mémoire LMP qui lui délivre la valeur de l'élément binaire 21 des i.nstructions.
La sortie de chaque mémoire d'état précédent et d'état confirmé est reliée à une entrée d'une porte ET, 194, 195, 196, 197, 198, 199, associée à chaque mémoire , une autre entrée de chaque porte ET est reliée à la ligne de commande LCR, et la sortie de chaque porte ET est reliée au bus d'informations multienregistreur LIMR.
La signatilasion relative à un abonné ou à un circuit connecté sur la voie temporelle ti d'un multiplex entrant LRE0 ou LREl d'une unité de sélection x, se présente sur la ligne de test LTx, associée à l'unité de sélection, dans la voie temporelle t(i+l). Ainsi pour un abonné, la signalisation de boucle ;

~7~ Z

d'abonné se présente en t(i~l)B 2 pour le multiplex entrant LRE0 et en t(i+l) ~ 5 pour le multiplex entrant LEl, et pour un circuit en t(i+l)t3 2 et t(i+l) ~ 3 pour le multiplex entrant LRE0 et en t(i+l) 8 5 et t(i+l) 0 1 pour le multiplex entrant LREl, soit deux eb de signalisation pour un circuit, par multiplex entrant LREl . Le module récepteurs de signalisation permet le raccorde-ment de 64 unités de sélection, numérotées de 0 à 63 ; les unités de sélection sont divisées en quatre groupes de seize unités de sélection, soit un groupe GR0 pour les unités de sélection numérotées de 0 à 15, un groupe GRl pour les unités de sélection numérotées de 16 à 31, un groupe GR2 pour les unités de sélection numérotées de 32 à 47 et un groupe GR3 pour les unités de sélec-tion numérotées de 48 à 63.
Chaque ligne de test LT desservant une unité de sélec-tion peut également etre utilisée pour transmettre la signalisa-tion de quatre postes d'opératrices ; la signalisation relative aux postes d'opératrices comporte 5 eb. Enfin les première et dernière unités de sélection de chaque groupe, c'est-à-dire les unités de sélection numérotés, 0, 15, 16, 31, 32, 47, 48, 63, sont réservées ~ la réception des signalisations multifréquences ces signalisations comportent également 5 eb. Le compteur 191 permet l'exploration des lignes de test LT0 ~ LT63 et l'adressage temporel des mémoires d'état précédent et d'état confirmé ; la sortie de la porte ET 193 permet l'adressage spatial des mémoires d'état précédent et d~état confirmé.
Les mémoires d'état précédent et d'état confirmé sont groupées par deux et leur rôle est le suivant -- ~roupe mémoire d'état précédent 186 et mémoire d'état confirmé
190 : chaque mémoire a une capacité de 512 mots de 5 eb, et dans chaque mémoire ~56 mots sont réservés pour les signalisations multifréquences, et 256 mots sont réservés pour les signalisation provenant des postes d'opératrices.

1~7413~3'Z

- Groupe mémoire d'etat précédent 185 et mémoire d'état confirmé
189 ; chaque mémoire a une capacité de 1024 mots de 4 eb; ce groupe est réservé à la signalisation des abonnés et des circuits des unités de sélection numérotées de 0 à 31.
- Groupe mémoire d'état précédent 184 et d'état confirmé 188 ;
chaque mémoire a une capacité de 1024 mots de 4 eb ; ce groupe est réservé à la signalisation des abonnés et des circuits des unités de sélection numérotées de 32 à 63. Le fonctionnement du module récepteurs de signalisation est le suivant : chaque ligne de test LT d'une unité de sélection ayant 32 voies tempo-relles, d'une durée de 3,9 microsecondes, et les lignes de testétant au nombre de 64, il y a 32 x 64 = 2048 voies à lire, ce qui demande pratiquement 64 x 32 x 3,9 microsecondes soit 8 milli-secondes. L'état actuel de chaque voie est lu sous commande du compteur 191, et le résultat de la lecture, c'est-à-dire l'état actuel, est mis en mémoire dans une mémoire d'état précédent ;
d'autre part l'état actuel de la signalisation est comparé, dans le comparateur d'état 187, à l'état précédent qui lui parvient par la liaison 200 ; cet état précédent s'il est identique à l'état actuel, est alors transféré dans une mémoire d'état confirmé ; 8 millisecondes plus tard l'opération recommence.
L'accès à ces données, c'est-à-dire la lecture des informations d'état précédent et d'état con~irmé, par le bloc mémoire d'en-registreurs 19 est effectué en adressage spatial ; cet adressage est réalisé par une instruction du programme d'instructions.
L'écriture des mémoires est effectuée en adressage temporel par le compteur 191. Les états de voies étant stockés en memoire, le programme d'instructions. L'écriture des mémoires est effectuée en adressage temporel par le compteur 191. Les états de voies étant stockés en mémoire, le ~rogramme a la possibilité

à chaque instant, de venir consulter l'état d'une voie.
La figure 12 représente le module émetteurs de signa-`` 3~G~74~39'~

lisation 23 de la figure 3. Le rôle de ce module est la prépara-tion et l'émission de messages de commandes de tonalités et de signalisations vers le réseau de connexion. Ce module comprend deux mémoires 210 et 211 identiques, adressées par une logique d'adressage 212 commandée par les signaux d'horloge ~ 1 à ~ 8, ladite logique d'adressage est également reliée au bus points mémoires LMP par lequel ~lle reçoit des eb des instructions permettant l'adressage des mémoires 210 et 211 à partir du bus points mémoire LMP. L'entrée de chaque mémoire est reliée au bus d'informations multienregistreur LIMR par l'intermédiaire d'une porte ET 213, 214 respectivement , chaque porte ET a une entrée reliée au bus points mémoire LMP. La sortie de chaque mémoire est reliée à une entrée distincte d'une porte OU 215, dont la sortie est reliée d'une part à une entrée d'une porte ET 216 et d'autre part à une entrée d'une porte ET 217, une autre entrée de la porte ET 216 re~coit les signaux d'horloge to~l et une autre entrée de la porte ET 217 rec,oit les signaux d'horloge to~,~l. La sortie de la porte ET 216 est reliée à un registre 218, qui est un registre parallèle/série et dont la sortie est reliée à l'entrée d'une logique de sortie 220 ; la sortie de la porte ET 217 est reliée à un registre 219, qui est un registre parallèle/série et dont la sortie est reliée à
l'entrée d'une logique de sortie 221 ; les logiques de sortie 220 et 221 ont leur sortie reliée à la ligne de connexion MLX
qui est connectée au réseau de connexion 1 de la figure 1. La ligne de connexion par deux fils de la ligne de connexion.
Les mémoires 210 et 211 sont alternativement en écriture et lecture. Pendant que l'on écrit dans une mémoire, on lit dans l'autre mémoire pour émission vers le réseau de connexion, le créneau de temps autorisant l'écriture en mémoire étant de 1 milliseconde. Chaque logique de sortie peut trans-mettre un message, c'est-à-dire un mot de 28 eb, toutes les 125 7~9'~

microsecondes, soit 8 messages dans une milliseconde, et par conséquent 16 messages pour les deux logiques de sortie ; l'utili-sation de deux registres 218, 219 permet l'acheminement de 16 messages pendant l'écriture dans une mémoire, puisque les informa-tion de l'autre mémoire, qui est en lecture, sont alternativement aiguillées sur les registres 218 et 219. L'écriture dans les registres se fait pendant la voie temporelle to de chaque trame de 125 microsecondes, mais à un instant différent dans chaque registre. Un compteur d'adressage de la logique d'adressage 212 est incrémenté après chaque lecture de la mémoire , chaque mot est effacé, dans la mémoire, après lecture. Les mots rangés dans les registres sont émis dans la même tr~ne que celle ou ils sont inscrits ; ils sont émis depuis la voie temporelle tl.5, instant ~ 5 jusqu'à la voie temporelle t21 instant 8 3.
Un message est émis si le registre où il se trouve, contient au moins 1 eb indiquant la fonction ; dans le cas contraire on interdit la sortie du message par la logique de sortie correspondante. Un contrôle d'imparité est eff~ctué, dans la logique de sortie, sur le contenu du message , en cas de mauvaise imparité, il y a rétablissement de la bonne parité en ajoutant 1 eb sur le message en t21 8 3 ; lorsque la mémoire en lecture a été lue, le rôle des mémoires 210 et 211 est inversé.
Il est possible d'effectuer un controle de fonctionnement par un programme de test qui, d'une part permet de commander l'envoi d'une tonalité par le module émetteurs de signalisation à partir d'un mot enregistreur d'une mémoire tampon, 20 ou 21, et d'autre part demande à l'échangeur la lecture d'un mot de commande dans le réseau de connexion , la lecture correcte du mot permet ainsi de vérifier le bon fonctionnement de l'ensemble logique de commande 15, du bloc mémoire d'enregistreurs 19, du bloc mémoire tampon 14 et du module émetteurs de signalisation 23, ainsi que de la bonne transmission du message sur la ligne de connexion MLX.

~7~8~2 La figure 13 représente un bloc entrée/sortie ; le module entrée/sortie 24 de la figure 3 comporte au moins un bloc entrée/sortie, tel que représenté figure 13. Le module entrée/
sortie assure l'interface entre le multienregistreur et l'échan-geur ; chaque bloc entrée/sortie a donc un accès lecture/écriture par l'échangeur et un accès lecture/écriture par le multienregis-treur , chaque bloc entrée/sortie est donc relié au bus d'échanges LTE et au bus d'informations multienregistreur LIMR~
Un bloc entrée/sortie est essentiellement composé d'une mémoire 230, d'une capacité de 256 mots de 4 secteurs de 4 eb ;
la mémoire est divisée par exemple en 32 zones mémoires de 8 mots, mais cette division est purement logicielle, chaque zone mémoire étant spécialisée ; il y a des ~ones mémoire pour l'entrée, c'est-à-dire qui rec~oivent des informations par le bus d'échange LIE à destinations du multienregistreur , il y a des zones mémoires pour la sortie, c'est-à-dire qui reçoivent des informa-tions par le bus d'informations multienreglstreur LIMR à destina-tion de l'échangeur , il y a des zones mémoire réservées à des tâches d'observation et des zones mémoire réservées au comptage;
il y a enfin des zones mémoire réservées ~ des messages de type donné, tels que ; message entre les échangeurs des unités de commande 4 et 5 par les lignes d'échanges ELM, message entre l'organe de contrôle 7 et un échangeur par les lignes de contrôle LC, message entre une unité de sélection et un échangeur par les lignes de marquage LU.
Une porte OU 231 est reliée en entrée au bus d'infor-mations multienregistreur LIMR et au bus d'écharges LIE. La sortie de la porte OU 231 est reliée à une entrée de chacune des portes ET 232, 233, 234, 235 , la sortie de chaque porte ET

est reliée à une entrée différente de la mémoire 230, chaque porte ET permettant l'écriture, dans un secteur de 4 eb, d'un secteur de chacun des 256 mots de la mémoire. La mémoire 230 ~7~9;~

a quatre sorties, une par secteur, qui sont reliées respectivement d'une part à une entrée des portes ET 236, 237, 238, 239, dont les sorties sont reliées au bus d'échanges LIE, et d'autre part à une entrée des portes ET 240, 241, 242, 243 dont les sorties sont reliées au bus d'informations multienregistreur LIMR ; une autre entrée des portes ET 240, 241, 242, 243 est reliée à la sortie du circuit de décodage 166 délivrant l'ordre ATE, figure 9.
La mémoire 230 peut être adressée soit par le multi-enregistreur, soit par l'échangeury Pour le multienregistreur l'adressage est fourni soit par le bus d'information multi-enregistreur LIM~ par l'intermédiaire d'un registre d'adressage 244 soit directement par le bus points mémoire LMP. Pour l'échan-geur, l'adressage est uniquement fourni par le bus d'échanges LIE.
Le registre d'adressage 244 a son entrée reliée à la sortie d'une porte ET 245 dont une entrée est reliée à la sortie du circuit de décodage 166 délivrant l'ordre ATE et une autre entrée est reliée à la sortie de la porte OU 231,; la sortie du registre d'adressage 244 est reliée à une entrée d'une porte ET 249 , un registre d'adressage 246, qui sert à l'adressage par l'échangeur, a son entrée reliée à la sortie d'une porte ET 247 dont une entrée est reliée à la sortie de la porte OU 231 et dont une àutre entrée est reliée à la ligne de commande LCE
de l'échangeur (voir figures 14 et 17~; la sortie du registre d'adressage 246 est reliée à une entrée d'une porte ET 248. Une autre porte ET 250 a une entrée reliée au bus points mémoire LMP qui achemine les eb 21 à 28 des mots instructions, Une autre entrée de la porte ET 248 re~oit le signal d'horloge J~l, et une autre entrée des portes ET 249, 250 recoit le signal d'horloge ~1 ; le signal ~ est le signal complémentaire du signal d'horloge ~1. La sortie de chacune des portes ET 248, 249, 250 est reliée respectivement à une entrée d'une porte OU 252 don~
la sortie est reliée au circuit d'adressage 253 de la mémoire 7~ Z

230 par la liaison 254 qui achemine les eb 9 à 16 des bus d'infor-mations multienregistreur LIMR et d'échanges LIE, ou les eb 21 à 28 du bus points mémoire LMæ , la sortie de la porte OU 252 est également reliée à une entrée d'une porte ET 256 par une liaison 255 qui achemine les eb 1 à 8 des bus d'informations multienregistreur LIMR et d'échanges LIE. La porte ET 256 a deux autres entrées reliées respectivement au bus d'adresse LAE et à la ligne de commande LCE de l'échangeur qui définissent des adresses de secteurs à lire dans la mémoire 230, la sortie de ladite porte ET 256 étant reliée à une entrée des portes ET 236, 237, 238, 239.et délivrant, selon les informations reçues par la liaison 255, un signal à une ou plusieurs des portes ET 236, 237, 23~, 239.
Enfin une entrée d'une porte OU 258 est reliée à la sortie d'une porte ET 257 ayant une entrée reliée à la sortie du circuit de décodage 166 délivrant ]L'ordre ATE et une autre entrée reliée au bus points mémoire LMP et qui en reçoit l'eb 32 de l'instruction d'ordre ATE ; une autre entrée de la porte ET 258 est reliée au bus d'adresses LAE de l'échangeur ; la sortie W de ladite porte OU 258 étant reliée ~ une entrée des portes ET 232, 233, 234, 235, ces portes permettant l'écriture dans la mémoire 230 des informations provenant soit du bus d'infor-mations multienregistreurs LIMR, soit du bus d'échanges LIE.
On va décrire à présent les macroinstructions utilisées:
on trouvera figures 8a, 8b, 8c le format de ces macroinstructions qui comportant chacune 48 éléments binaires, désignés par l'abré-v.ia-tion eb, les macroinstructions utilisent une ecriture symboli-que : les ordres qui définissent les fonctions sont données par les eb 1 à 8.
1) EMO - Cet ordre permet l'écriture dans une mémoire tampon d'un paramècre P de 8 eb ou de 16 eb. L'adresse Ad, du mot dans la mémoire tanlpon et la valeur du paramètre sont donnés par la ~74i39Z

macroinstruction. Le paramètre ayant une valeur de 8 ou 16 eb, il peut être écrit dans un mot complet (16 eb) de la mémoire tampon ou dans un octet d'un mot (8 eb). Le saut de phase, SPH, de 12 eb permet d'écrire un saut de phase de 0 à + 2047, qui, ajouté à la phase actuelle, donnera la phase suivante du programme.
2) EMAS - Cet ordre permet l'écriture en mémoire tampon, dans un secteur de 4 eb d'un mot, d'un paramètre P de 1, 2, 3 ou 4 eb.
L'adresse, Ad, du mot dans la mémoire tampon et du secteur du mot est codée dans la macroinstruction. La valeur du paramètre, P, est donnée sur 4 eb, et un masque, M, à 4 eb indique pour chaque eb ayant la valeur "1", qu'il faut inscrire la valeur correspondante du paramètre , et pour chaque eb ayant la valeur "0" que la valeur correspondante du paramètre ne doit pas être inscrite. Le saut de phase, SPH, de 16 eb, permet d'écrire un saut de phase compris entre 0 et + 32000, qui, ajouté à la phase actuelle donnera la phase suivante du programme.
3) EMASI - Cet ordre est identique à l'ordre EMAS, sauf en ce aui concerne l'adressage. Il s'agit ici d'un adressage indirect, l'adresse dans la mémoire tampon étant donnée par un mot de la mémoire tampon dont l'adresse, Ad, est donnée dans la macro-instruction.
4) TEDEUM ~ Cet ordre permet deux opérations successives de lecture~écriture sur une mémoire tampon. Il y a d'abord lecture, en mémoire tampon, d'un premier mot dont l'adresse est donnée par la première adresse source, lère Ad~ So, de la macroinstruc-tion, et écriture de l'information lue dans un mot de ladite m~moirc tampon dont l'adrcsse es~ donn~e par la prcmi~re adresse destination, lère Ad.D. Une deuxième opération similaire est e'xécutée avec la deuxième adresse source, 2e Ad. So. et la deuxième adresse destination, 2e Ad.D. Le saut de phase, SPH

est compris entre 0 et + 7.
5) TFT - Cet ordre permet de lire dans une mémoire tampon un mot - 3~ -4~Z

dont l'adresse est donnée par l'adresse source, Ad. So. L'infor-mation lue est réécrite dans la mémoire tampon dans un mot dont l'adresse est donnée par l'adresse destination, Ad. D. La valeur du code, C, indique s'il s'agit d'un mot complet, d'un octet, ou d'un secteur de ce mot. Le saut de phase, SPH, est compris entre 0 et ~ 32000.

6) ERAN - Cet ordre permet un branchement, PH, indonditionnel, dans n'importe quel endroit du programme , le branchement autorisé
est compris entre 0 et 3~000. PH est un numéro de phase de branchement octal.

7~ SAU - Cet ordre est un saut de phase, SPH, inconditionnel ;
il permet d'ajouter à la phase actuelle un saut de phase compris entre 0 et + 32000, pour brancher le programme dans une phase déterminée.

8) REP0 - Cet ordre est une macroinstruction d'attente du pro-gramme, Le saut de phase est nul et le programme est en attente.

9) EFF - Cet ordre est le dernier aprbs utilisation d'un mot enregistreur. Il permet d'effacer le mot enregistreur qui vient de dérouler le pragramme.

10) P~IS~ - Cet ordre initialise un mot enregistreur. Cette initialisation peut s'effectuer sur un enregistreur rapide pour le déroulement d'un programme pour traiter une communication, ou sur un enregistreur lent pour les fonctions de taxation. Cepen-dant cette initialisation n'a lieu que sous certaines conditions.
Pour la prise d'un enregistreur lent il suffit que Ia bascule 118, figure 6b, soit à la valeur "1", il y a alors prise du pr~mi~r enregistreur lent libre, dans une m~moire tampon, qui sera utilisé pour la taxation de la communication. Pour la prise dlun enregistreur rapide il faut d'abord que la bascule 118 soit à la valeur "0" ; ensuite la prise s'effectue sous les conditions suivantes :
a) que le numéro de l'enregistreur en cours de traitement (numéro i donné par le compteur d'enregistreurs 42 figures 8b) ne soit ni le premier ni le dernier du nombre maximum d'enregistreurs. En effet chacun de ces enregistreurs a un rôle bien défini ; le premier enregistreur est utilisé pour l'observation du trafic, comme par exemple le nombre de nouveaux appels parvenus au multienregistreur pendant un temps donné, et le dernier enregis-treur permet le traitement des fautes et leur transfert vers le module d'entrée/sortie 24, figure 3.
b) que le nombre d'enregistreurs rapides libres soit supérieur au nombre indiqué, dans la macroinstruction soit par Enr. Rap.
MRl pour le multienregistreur 10, soit par Enr. Rap. MR2 pour le multienregistreur 11, figure 2. S'il y a prise d'un enregistreur rapide la suite du programme permet une analyse de la fonction ayant provoqué la prise (nouvel appel, raccrochage, nouvel appel suivi d'un message) ; le branchement du programme est alors fonction de cette analyse.

11) OBTRA - Cet ordre permet de ~aire une incrémentation sur une valeur rangée dans un mot du module d'entrée/sortie dont lladresse Ad. Ta. Obs est donnée par la macroinstruction. Il petmet par exemple d'incrémenter une mémoire où seront rangés tous les nouveaux appels , ce-tte mémoire contiendra, au bout d'un temps déterminé, tous les nouveaux appels parvenus au multienregistreur.
Le saut de phase, SPH, est donné par la macroinstruction, et est compris entre 0 et + 127 , il contient la valeur à ajouter à la phase actuelle du programme pour obtenir la phase suivante.

12) CONSIL - 1- Cet ordre permet un double test. I~ y a d'abord lecture d'une val~ur de signalisation à l'adrcsse, ~d Sign, donnée par la macroinstruction, et comparaison avec un paramètre, P, dont la valeur est également donnée par la macroinstruction.
Si la comparaison est mauvaise, le saut de phase est donné par SP~Il , si la comparaison est bonne il y a un deuxième test sur une temporisation dont l'adresse Ad Te est donnée par la macro-~ 4~'~

instruction avec un paramètre de temporisation P Te, également donné par la macroinstructionA Si la comparaison est bonne le saut de phase est de +1., si la comparaison est mauvaise, le saut de phase est donné par SPH~.
Les valeurs des sauts de phase sont :
SPH2 : de 0 à + 127 SPHl : de 0 à + 7

13) CONSIL 2 - Cet ordre est identique à CONSIL 1, seule l'adresse de la temporisation est différente.

14) CONFES - Cet ordre est identique aux précédents ; mais le pararnètre de temporisation PTe est donné sur 4 eb.

15) ATTES - Cet ordre permet de confirmer que le temps d'attente d'une signalisation est conforme à un paramètre. La signalisa-tion est lue dans le module récepteurs de signalisation 22, figure 3, à l'adresse Ad. Sign donnée par la macroinstruction , le temps d'attente est comparé à un paramètre. P, dans la macroinstruction. Si le temps d'attente est bon il y a saut de phase SPH2 , si le temps d'attente est mauvais il y a compa-raison d'une adresse de temporisation, Ad. Te, donnée par la 0 macroinstruction, avec un param~tre de temporisation, PTe.
Si la cornparaison est bonne il y a saut de phase +l;
dans le cas contraire le saut de phase est SPHl.
Les valeurs respectives des sauts de phase sont :
SPH2 : de 0 ~ + 127 SPH1 : de 0 à + 7

16) RMF - Il s'agit d'un ordre de test sur la signalisation multifréquences re~cue par le module récepteurs de signalisation 22. La valeur de la signalisation est lue à l'adresse Ad. Sign donnée par la macroinstruction , cette valeur est comparée à un pamam~re codé, C, dans la macroinstruction. Il y a trois codages possibles: 0001 numérotation, 0010 signalisation, 0100 fréquence de contrôle , dans les deux premiers cas la valeur ~7~ Z

de signalisation est inscrite en mémoire à l'adresse inscription, Ad Ins, donnée par la macroinstruction ; dans le trosième cas, il y a seulement reconnaissance de la fréquence de contrôle Pour ces trois cas le saut de phase est SP~l , dans le cas de non reconnaissance de code, le saut de phase est SPH2.
Les valeurs respectives des sauts de phase sont :
SPH2 : de 0 à + 127 SPHl : de 0 à + 7

17) RSI - Cet ordre permet de tester la signalisation abonné, ou circuit, reçue par impulsions. L'adresse de la signalisation re~ue, Ad. Sign, est donnée dans la macroinstruction ; la valeur de cette signalisation est comparée à un paramètre , P, attendu, donné par la macroinstruction. Si la comparaison est positive le saut de phase est SPH2 , il est de SPH1 dans le cas contraire.
Les valeurs respectives des sauts de phase sont :
SPH2 : de 0 à + 127 SPHl : de 0 à + 127

18) SIPO - Cet ordre permet la lecture, à l'adresse poste d'opéra-trice, ~d. Po, donnée par la macroinstruction, de la signalisa-tion poste d'opératrice reçue. Cette signalisation est analyséeet oriente le programme vers divers sauts de phase. SPHl, SPH3, SPH4, SPH5, suivant le valeur de la signalisation. En cas de non réception de la signalisation, le saut de phase est SPH2 dont la valeur est comprise entre 0 et + 127.
l9) TONAL - Cet ordre permet l'envoi de la tonalité vers un abonné ou un circuit. Ia macroinstruction donne l'adresse, Ed, la fonction, F, la tonalité, Ton, et le saut de phase SPH. Les ordres d'envoi de tonalité remplissent une mémoire de trois mots dans le module émetteurs de signalisation 23, figure 3, qui contient 16 mémoires, si toutes les mémoires sont pleines, l'ordre est représenté au cycle suivant de traitement de l'enregistreur correspondant.

89~

Le saut de phase SPH est compris entre 0 et + 32000.
20) TOTSI - Cet ordre est identique à l'ordre TONAL mais précédé
d'un test sur le module récepteurs de signalisation 22, avec l'indication du paramètre de test, PT.
Si le test est négatif il y a saut de phase, SPH2, compris~entre O et + 127, et pas d'envoi de tonalité; si le test est positif, il y a envoi de la tonalité, Ton, et le saut de phase SPHl imposé est de + 1.
21) TETON - Cet ordre est identique au précédent, mais l'envoi de tonalité, Ton, est conditionné par un test sur le contenu d'un mot dans la mémoire tampon, dont l'adresse est Ad.M : ce contenu est comparé à un paramètre P. Si le test est négatif il y a saut de phase, SPH2, compris entre 0 et + 7 et pas d'envoi de tonalité, dans le cas contraire il y a envoi de la tonalité et saut de phase imposé, de valeur + 1.
22) TOR~Z - Cet ordre permet l'envoi d'une tonalité comme indiqué
à l'ordre 19 TONAL, et la remise ~ zéro d'une ou plusieurs temporisations. Le ou les temporisation, CTe, de la macroinstruc-- tion.
A l'issue de la temporisation il y a saut de phase SP~
compris entre 0 et + 2047.
23) TOTEM - Cet ordre permet un envoi de tonalité comme il a été
défini pour llordre TONAL, mais cet envoi est conditionné par un test sur un mot temporisation contenu dans la mémoire tampon.
L'adresse temporisation, ~d Te, de la macroinstruction donne l'adresse du mot temporisation`à lire dans la mémoire tampon , le contenu de ce mot temporisation est comparé à un paramètre de temporisation, P Te. Si le contenu du mot temporisation est supérieur au paramètre de temporisation, la temporisation est dépassée et il y a saut de phase SPH2 ; dans le cas contraire il y a envoi de tonalité et saut de phase ~1. Le saut de phase SPH2 est compris entre 0 et + 7.

-~7489Z

24) TERMUC - Cet ordre effectue deux tests successifs , on lit un secteur de la mémoire tempon dont l'adresse, Ad Sec, est donnée dans la macroinstruction ; la valeur du masque, M, donne 1 eb sur 4 à tester. Si le test est négatif il y a saut de phase SPH2 , si le test est positif il y a un deuxième test sur le contenu d'un registre de numérotation clavier dont l'adresse, Ad RNC, est donnée par la macroinstruction afin de vérifier si ce contenu est nul. Si ce deuxième test est positif, c'est-à-dire si le registre de numérotation clavier est à zéro, il y a saut de phase SPHl; dans le cas contraire le saut de phase est nul.
Les valeurs des sauts de phase SPHl et SPH2 sont de O à + 127.
25) COSPA - Cet ordre permet de comparer le contenu d'un secteur de la mémoire tampon dont l'adresse, Ad Sec, est donnée par la macroinstruction, à deux paramètres, Pl, Pa, dont les valeurs sont également données par la macroinstruction. Si le contenu du secteur est égal ~ P1 il y a saut de phase SPHl. Dans le cas contraire il y a comparaison avec le deuxième paramètre P2, en cas d'égalité il y a saut de phase SPH2, et dans le cas contraire saut de phase SPH3.
Les sauts de phase SPH2 et SPH3 sont compris entre O et 127 , le saut de phase SPHl est compris entre O et + 7.
26) ANAS - Cet ordre permet la comparaison successive d'un paramètre avec le contenu d'un secteur de la mémoire tampon, dont l'adresse Ad Sec est donnée par la macroinstruction. Les paramètres Pl, P2, P3, P4 sont également donnés par la macro-instruction. Le contenu du secteur est comparé d'abord à Pl , s'il y a égalité le saut de phase est de +1, dans le cas contraire il y a comparaison avec P2, et s'il y a égalité de saut de phase est + 2, dans le cas contraire il y a comparaison avec P3, et s'il y a égalité le saut de phase, est de +3, dans le cas contraire il y a comparaison avec P4, et s'il y a égalité le ~17~

saut de phase est de ~4,, dans le cas contraire le saut de phase, SPH5 est indiqué par la macroinstruction, et sa valeur est comprise entre 0 et ~ 2047.
27) ASMA - Cet ordre est identique au précédent, ANAS, mais au lieu de comparer un secteur à 4 paramètres, on compare ce secteur à 4 masques, Ml, M2, M3, M4, successifs. On compare donc la pré-sence d'eb à "1" dans le secteur, cette présence étant donnée par la valeur des masques contenus dans la macroinstruction. Les sauts de phases sont identiques à ceux de ANAS.
28) RAZ - Cet ordre consiste à remettre à zéro, dans la mémoire tampon, un ou plusieurs mots, ou 2, 4, 6 eb d'un mot de la mémoire tampon. Cet ordre débute par un test définissant à
partir du contenu de la macroinstruction les adresses ou les eb à remettre éa zéro : toutes les informations nécessaires sont contenues dans la macroinstruction. I.e code, C, indique, selon sa valeur, ce qu'il y a lieu de remett:re à zéro : mot, octet, secteur, eb.
RAZ 1 concerne la remise à ~éro de 4 rnots, ou de 4 octats, ou 4 secteurs dont les adresses respectives sont 1Ad, 2Ad, 3Ad, 4Ad.
RAZ 2 concerne la remise à zéro de 2 fois 1, 2 ou 3 eb, et Ml, M2 sont des masques ; les adresses de remise à zéro sont données par 1Ad, 2Ad.
29) TUTUS - Cet ordre permet un premier test sur un eb en mémoire tampon, puis éventuellement un second test soit sur un eb soit sur un sect~ur, selon l'indication contenue dans le code, C, de la macroinstruction. Le premier test, qui concerne un eb dont l'adrcsse Ad 1 est donn~e par la macroinstruction, se fait par comparaison avec la valeur donnée par le masque M , si le deuxième test concerne un eb, l'adresse de cet eb est donnée par la macroinstruction en Ad 1/4 et ce test s'effectue par comparaison avec la valeur donnée~par le masque Ml. Si les deux tests sont positifs le saut de phase est +l , si le premier test est t B~æ
négatif le saut de phase est SPH3 , si le deuxi~me test est négatif le saut le phase est SPH2.
. Si le deuxième test concerne un secteur de 4 eb, l'adresse de ce secteur est donnée par la macroinstruction en Ad 1/4, et ce test s'effectue par comparaison avec le paramètre P4.
Les sauts de phase sont les mêmes que précédemment.
Les valeurs des sauts de phase sont :
SPH2 : de O à ~ 7 SPH3 : de O à + 7 30) TESTUS - Cet ordre permet un premier test sur un secteur en mémoire tampon, puis éventuellement un second test soit sur un autre secteur, soit.sur un eb, selon l'indication contenue dans le code, C, de la macroinstruction. Le premier test qui concerne un secteur dont l'adresse Ad 4 est donnée par la mac.^o-instruction se fait par comparaison avec la valeur du paramètre P , si le deuxième test concerne un autre secteur, l'adresse de ce secteur est donnée par la macroinstruction en Ad 1/4 et ce test s'effectue par comparaison avec la valeur donnée par le paramètre P4. Si les deux tests sont positifs Le saut de phase est ~1 , si le premier test est négatif le saut-de phase est SPH3 ; si le deuxième test est négatif le saut de phase est SPH2. Si le deuxième test concerne un eb, l'adresse de cet eb est donnée par la macroinstruction en Ad 1/4 et ce test s'effectue par comparaison avec la valeur donnée par le masque Ml. Les sauts de phase son-t les mêmes que précédemment.
Les valeurs des sauts de phase sont :
SPM2 : de O à -~ 7 SPH3 : de O à ~ 7 31) OHIPO - Cet ordre permet le réception d'un chiffre du poste d'opératrices. L'adresse du chiffre rec~u est donnée en Ad par la macroinstruction, ce chiffre est rangé dans un mot de la mémoire tampon à l'adresse Ad CH donnée par la macroinstruction, ~7~

et le saut de phase, SPHl est compris entre O et + 127. En cas de non réception du chiffre, le saut de phase, SPH2 est compris entre O et + 2047.
32) TES - Cet ordre permet d'effectuer un test entre le contenu d'un secteur de la mémoire tampon, dont l'adresse, Ad Sec, est donnée par la macroinstruction, et la valeur donnée par le masque M. Si le test est positif le saut de phase est SPHl, dans le cas contraire il est de SPH2.
Les valeurs des sauts de phase sont :
SPHl: de O à + 2047 SPH2 : de O à -~ 2~47 33) ANS - Cet ordre permet une analyse du contenu d'un secteur de la mémoire tampon, dont l'adresse, Ad Sec, est donnée par la macroinstruction, par rapport à un par~nètre, P. Si l'analyse est bonne de saut de phase est SPHl; dans le cas contraire le saut de phase est SPH2.
Les valeurs des sauts de phase sont :
SPHl: de O ~ + 2047 SPH2 : de O à + 2047 34) COMPS - Cet ordre permet une comparaison entre le contenu d'un secteur de la mémoire tampon dont l'adresse, Ad Sec est donnée par la macroinstruction, et un paramètre P. Si le contenu est supérieur au paramètre le saut de phase est SPH3. Si le contenu est égal au paramètre le saut de phase est SPH2. Si le contenu est inférieur au paramètre le saut de phase est SPHl.
Les valeurs des sauts de phase SPHl., SPH2, SPH3 sont comprises entre O et + 127.
35) OMP - Cet ordre permet de réaliser une opération logique ou une opération arithmétique sur un mot de la mémoire tampon dont l'adresse Ad M est donnée par la macroinstruction, avec un para-mètre P. Le type d'opération est codé dans COP de la macroinstruc-tion , ce code est envoyé au circuit logique 160 commandant le circuit de calcul 154 de la figure 9.
Le saut de phase SPH est compris entre 0 et + 7.
36) OMM - Cet ordre permet de réaliser des opérations logiques ou arithmétiques entre deux mots de la mémoire tampon. Les adresses des mots sont données par Ad Ml et Ad M2 le type d'opération étant donné par COP. Des sauts de phases peuvent être différents suivant le résultat de l'opération. Les sauts de phase SPHl, SPH2, SPH3 sont compris entre 0 et + 7. Le saut de phase SPH est compris entre 0 et + 2047.
37) OMO - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un mot et le contenu d'un octe~
de la mémoire tampon : l'adresse du mot est donnée par Ad M et celle de l'octet per Ad 0. Les sauts de phase SPHl, SPH2, SPH3, différents selon la résultat de l'opération sont compris entre 0 et + 7. Le saut de phase SPH est compris entre 0 et + 2047.
38) OMS - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un mot et le contenu d'un secteur d'un mot de la mémoire tamponO L'adresse du mot est donnée par Ad M et celle du secteur par Ad Sec. Les sauts de phase SPHl, SPH2, SPH3 différents selon le résultat de l'opération sont compris entre 0 et + 7, SPH est compris entre 0 et + 2047.
39) OMSI - Cet ordre est identique qu précédent, OMS, mais l'adressage du secteur Ad Sec I est indirect.
40) OPAO - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre unoctet d'adresse Ad 0 et un paramètre, P.
Le type d'opération est donné par COP. Les sauts de phase SPHl, SP112, SP113, différents selon le r~sultat de l'op~ration, sont compris entre 0 et ~ 7, SPH est compris entre O et + 2047.
41) OPOCO - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu de deux octets d'adresses Ad 01 et Ad 02. Le type d'opération est donné par COP. Les sauts de phase SPHl, SPH2, SPH3 différents selon le resultat de l'opération, ~74~9Z

sont compris entre O et -~ 7, SPH est compris entre O et + 2047.
42) 0S0 - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un octet d'un mot et le con-tenu d'un secteur d'un mot de la mémoire tampon, d'adresse Ad O
et Ad Sec. Le type d'opération est donné par le code d'opération CoP. Les sauts de phase SP~, SPH2, SPH3, différents selon le résultat de l'opération, sont compris entre O et -~ 7 ; SPH est compris entre O et + 2047.
43) OSPA - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon, d'adresse Ad Sec et un paramètre P. Le type d'opération est donné par COP. Les sauts de phase, SPHl, SPH2, SPH3, SPH4 différents selon le résultat de l'opération sont compris entre O et + 7 SPH5 est compris entre O et + 127 ; SPH est compris entre O
et + 2047.
44) OSS - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu de deux secteurs de deux mots de la mémoire tampon ; leurs adresses sont Ad Sec l et Ad Sec 2.
Le type d'opération est donné par COP. Les sauts de phase SPHl, SPH2, SPH3, SPH4 différents selon le résultat de l'opération, sont comprls entre O et + 7, SPH5 est compris entre O et +_ 127 ;
: SPH est compris entre O et + 2047.
45) OSSI - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon d'adresse Ad Sec et un autre secteur d'un mot de la mémoire tampon dont l'adresse indirecte est Ad Sec I. Le type d'operation est donn~ par COP. Les sauts de phase SP11l, SP112, SPH3, SPH4 différents selon le résultat de l'opération sont compris entre O et + 7 ; SPH5 est compris entre O et + 127 ; SPH est compris entre O ~t + 2047.
46) OSIP - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la ~74~3~'æ

mémoire tampon, d'adressage indirect Ad Sec I et un param~tre PO
Le type d'opération est donné par COP. Les sauts de phase SPHl, SPH2, SPH3, SPH4 différents selon le résultat de l'opération, sont compris entre O et + 7 , SPH5 est compris entre O et + 127, SPH est compris entre O et + 2047.
47) OSIS - Cet ordre permet d'effectuer des opératiGns logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon, d'adressage indirect Ad Sec I, et un autre secteur d'un mot, dont l'adresse est Ad Sec. Le type d'opération est donné par COP. Les sauts de phase SPHl, SPH2, SPH3, SPH4 différents selon le résultat de l'opération sont compris entre O et + 7 ; SPH5 est compris entre O et + 127, SPH est compris entre O et + 2047.
Tous les ordres depuis l'ordre 35 OMP jusqu'à l'ordre 47 OSIS peuvent effectuer les opérations logiques ou arithméti-ques suivantes : Test, analyse, comparaison, addition, soustrac-tion, union (fonction logique OU), intersection (fonction logique ET). Le type d'opération, COP est codé sur 8 eb qui sont les eb 17 à 24 de la macroinstruction ; les eb 17 à 20 donnent le code du réseau de décalage 153 , l'eb 23 définit l'opération (logique ou arithmétique), l'eb 21 indique s'il faut imposer un "1" sur l'entrée retenue du circuit de calcul 154 de la logique de commande 17. L'eb 22 sert à valider les sorties "retenue"
et "égale" du circuit de calcul 154 qui définissent le résultat d'une comparaison supérieur, égal ou inférieur ; l'eb 24 donne un saut de phase imposé, lorsque celui-ci est différent des sauts de phase SPII, SPIll, SP}.T2, SPl13.
48) ASPRO - Cet ordre permet d'initialiser un sous programme.
Il permet à partir d'un code C, contenu dans la macroinstruction, de calculer une phase retour et de l'inscrire dans le deuxième mot de la mémoire tampon avant de prendre en compte et d'inscrire dans le premier mot de la mémoire tampon la phase départ du sous ~L~D74892 programme, P~I-DEP-SP, donnée par Ia macroinstruction.
En fin de macroinstruction il y a remise à zéro d'une temporisation de contrôle dont l'adresse en mémoire tampon est donnée par Ad Te.
49) RETAN - Cet ordre permet un retour de sous programme pour initialiser un traitement de faute. Il permet l'inscription en mémoire tampon à l'adresse donnée par Ad Ins d'un paramètre dont la valeur est donnée par le macroinstruction en P Ins, puis de soustraire 1 à la phase de retour et de l'inscrire dans le deuxième ou la troisième mot de la mémoire tarnpon, suivant la valeur du code, C.
50) ASPEC - Cet ordre permet d'initialiser un sous programme d'échanges à partir des données contenues dans la macroinstruction.
Les données concernant le traitement, le type et la fonction sont données par F dans la macroinstruction qui donne également l'adresse Ad TE d'une zone tampon du module d'entrée/sortie 24 du multienregistreur, et la phase départ du sous programme d'échanges, PH-DEB-SPE. L'ordre remet également à æéro un mot temporisation de la mémoire tampon, utilisé pour l'échange. Il y a également rangement de la phase retour du sous programme d'échanges (phase retour égale phase actuelle +2) à laquelle xeviendra le sous programme à l'issue de l'échange.
51) MEC - Cet ordre permet l'envoi d'un message court depuis le multienregistreur vers le module d'entrée/sortie. L'ordre débute par un test sur le mot 0 d'une zone tampon du module d'entrée/
sortie , si le mot est occupé, on reste en attente, il n'y a donc pas saut de phase tant que le temps n'exc~de pas la valeur de temporisation P Te donnée par l'instruction ; si le mot est libre le rnessage est envoyé de la manière suivante.
La fonction contenue dans le mot 3 ou 43 de la mémoire tampon est rangée dans le mot 1 de la zone tampon. L'information contenue dans le mot de la mémoire tampon, d'adresse Ad 1, est ~L~7~8~,Z

rangée dans le mot 2 de la zone tampon. L'information contenue dans le mot de la mémoire tampon, d'adresse Ad 2, est rangée dans le mot 3 de la zone tampon. Le contenu du mot de la mémoire tampon, d'adresse Ad, donnant le numéro d'enregistreur en cours de traitement est rangé dans le mot 0 de la zone tampon. Le saut de phase es-t +l après envoi du message court. Dans le cas où il y a débordement de la tempOrisation, il y a écriture de faute et rangement d'une phase retour. L'adresse de la zone tampon sur laquelle on travaille est rangée dans le mot 4 de la mémoire tampon.
52) MLD - Message long, début.
53) MLF - Message long, fin.
L'ordre MLD permet l'envoi cle la première partie (4 mots) d'un message long (8 mots) depuis la mémoire tampon vers une zone tampon ; cet ordre est obligatoirement suivi d'un ordre MLF
permettant l'envoi de la deuxième part:ie (4 mots) du message long.
Ces ordres sont identiques à l'ordre précédent, MEC, mais le test d'occupation du mot 0 de la zone tampon n'est effectué que sur 1'ordre MlD qui contient le paramètre de temporisation P Te.
L~ordre MLD permet de charger les mots 1, 2, 3, 4 de la zone tampon respectivement à partir du mot 3 de la mémoire tampon et des mots d'adresse Ad 1, Ad 2, Ad 3 de ladite mémoire tampon.
L'ordre MLF permet de charger les mots 5, 6, 7 , O de la zone tampon à partir des mots d'adresse Ad 4, Ad 5, Ad 6, Ad, de la mémoire tampon, le mot d'adresse Ad contenant le numéro d'enregistreur en cours de traitement. Le saut de phase est de +l à l'issue de l'envoi du message.
54) TRENO - Cet ordre permet de verifier si le numéro de l'enregistreur en cours de traitement correspond au numéro d'enregistreur rangé dans le mot 0 d'une zone tampon d'adresse Ad TEl. Si le test est positif l'adresse de la zone tampon est ~74~

rangée dans le mot 4 ou 44 de la mémoire tampon, et c'est dans ce mot que l'on ira chercher l'adresse de la zone tampon lors du traitement de l'enregistreur correspondant ~voir ordres MEC, MLD
et MUF). Si le test est négatif on effectue un deuxi~me test sur la zone tampon d'adresse Ad TE2, et si ce deuxième test est posi-tif l'adresse de la zone tampon est rangée dans le mot 5 ou 37 de la mémoire tampon. Si ce deuxi~me test est négatif on effectue un troisième test sur la zone tampon d'adresse Ad TE3. Si ce troisième test est positif l'adresse de la zone tampon est rangée dans le mot 5 ou 37 de la mémoire tampon. Si l'un des tests est positif le saut de phase est +2. Si les trois tests sont négatifs il y a test de débordement de temporisation à 256 millisecondes, et le saut de phase est ~1 en cas de débordemen~;
en cas de non débordement, le saut de phase SPH est compris entre 0 et + 7 55) TRETI - Cet ordre est sensiblement identique à l'ordre précédent, mais la comparaison s'effectue entre une valeur rangée dans un mot de la mémoire tampon dont l'adresse est Ad, et le contenu du premier not d'une zone tampon d'adress~ Ad TÉl.
Si ce test est négatif, une deuxième comparaison a lieu avec le contenu du premier.mot de la zone tampon d'adresse Ad TE2. Si le deuxième test est négatif on ef~ectue un troisième test avec le contenu du premier mot de la zone tampon d'adresse Ad TE3.
Les sauts de phases sont les mêmes que ceux de l'ordre TRE~0, mais la durée de la temporisation est dans le cas présent de 512 millisecondes.
56) TRADIM - Cet ordre permet d'effectuer l'addition d'un para mètre dont la valeur P est donnée par l'instruction, avec le contenu du mot d'adresse Ad 1 de la mémoire tampon. Le résultat de l'addition est range dans le mot d'adresse Ad 2, de la mémoire tampon. Le saut de phase SPH est compris entre 0 et + 7.
57) RARE - Cet.ordre permet le rangement, dans cin~ mots de la ~ 7~

mémoire tampon, d'informations contenues dans une zone tampon du module d'entrée/sortie.
Lladresse de la zone tampon est donnée par le contenu du mot 4 de la mémoire tampon ; le contenu du mot 1 de la zone tampon est alors rangé dans le mo-t 3 ou 43 de la mémoire tampon ;
les contenus des mots 2, 3, 4, 5 de la zone tampon sont rangés respectivement dans les mots d'adresse Ad 1, Ad 2, Ad 3, Ad 4 de la mémoire tampon. En fin de rangement il y a remise à zero du mot 0 de la zone tampon afin de libérer la zone tampon dont le contenu vient d'etre -transféré en mémoire tampon. La fin de l'ordre s'effectue sur la phase de retour au sous programme, rangée dans la mémoire tampon au mot 2 ou 42. On remarquera que cet ordre effectue le transfert inverse de l'ordre 51 MEC.
58) RADER -59) RAFIR - Ces deux ordres permettant le transfert d'une réponse longue, du module d'entrée/sortie vers la mémoire tampon. L'ordre RADER permet le transfert de la première partie, (quatre mots) d'une réponse longue , il est obligatoirement suivi d'un ordre RAFIR permettant l'envoi de la deuxième partie (trois mots) de la réponse. L~ordre RADER se termine par une remise à zéro du mot 0 de la zone tampon adressée dans le module d'entrée/sortie, et sa - lecture se fait comme dans llordre 57 RARE~ L'adresse de la zone tampon est donnée par le contenu du mot 4 de la mémoire tampon, et les mots de la mémoire tampon sont chargés de la manière suivan-te : le mot 3 est chargé par le contenu du mot 1 de la zone tampon, les mots d'adresse Ad 1, Ad 2, Ad 3, Ad 4, Ad 5, Ad 6 sont chargcs par les contenus des mots 2, 3, 4, 5, 6, 7 de la zonc tampon. On remarquera que les ordres RADER et RAFIR effectuent le transfert inverse de celui effectué par les ordres MLD et MLF.

60) TINTER - Cet ordre permet d'effectuer un test d'intersection (fonction logique ET) entre une information contenue dans le pre-mier secteur du mot 6 de la mémoire tampon et des masques Ml, M2, ~q~374lE~9~

M3 rangés dans la macroinstruction. Une première intersection est effectuée avec le masque Ml , si cette intersection est réali-sée, une deuxième intersection est effectuée avec le masque M3 et le résultat est rangé dans le premier secteur du mot 6 de 1~
mémoire tampon , le saut de phase SPH2 est compris entre 0 et +
2047. Si l'intersectiGn avec Ml n'est pas réalisée, une deuxième intersection est faite avec M2 , le résultat est rangé dans le premier secteur du mot 6 de la mémoire tampon et le saut de phase SPHl est compris entre 0 et + 2047.
61) AFICH - Cet ordre permet le transfert d'un chiffre d'un numéro demandé à partir d'un poste d'opératrice, rangé dans la mémoire tampon, dans une zone tampon libre du module d'entrée/
sortie dont l'adresse est donnée par Ad TS. Un test est effectué
sur le mot 0 de la zone tampon adressée pour savoir si cette zone tampon est libre , dans l'affirmative on y range :
- dans le mot 1 l'adresse du poste d'opératrice qui est contenue dans le mot de la mémoire tampon dont l'adresse est donnée par Ad P0 - dans le mot 3, le rang du chiffre qui est rangé dans le mot de la mémoire tampon d'adresse Ad Info - dans le mot 2, la valeur du chiffre qui est rangé dans le mot 4 ou 44 de la mémoire tampon - dans le mot 0, le contenu du mot 3 ou 43 de la mémoire tampon, où ont été rangées les informations mode de traitement MT, fonction F, type T, données par la macroinstruction. Le saut de phase est de +1.
Ces informations ayant été rangées dans le module d'entrée/sortie seront accessibles par l'échangeur pour affichage du chiffre sur le poste d'opératrice dont l'adresse est rangée dans le module d'entrée/sortie , cet affichage permettre ~
l'opératrice de controler que chaque chiffre demandé a bien été

pris en compte par le centralO

.
~74~39;~

62) AFORS - Cet ordre est identique qu précédent AFICH, mais il permet d'envoyer par l'intermédiaire du module d'entrée/sortie, au poste d'opératrice désigné par la macroinstruction, soit un ordre que l'opératrice devra exécuter, soit une supervision c'est-à-dire l'allumage de voyants permettant de renseigner l'opératrice.
63) AFINU - Cet ordre est identique aux ordres précédents, AFICH, AFORS, mais il permet d'envoyer par l'intermédiaire du module d'entrée/sortle, vers le poste d'opératrice désigné par la macroinstruction, un numéro complet rangé dans la mémoire tampon ; ce numéro peut être demandé à l'opératrice par un abonné.
64) INDER - Cet ordre permet le rangement dans le mot 0 ou 40 de la mémoire tampon de la phase de début de table permettant une analyse de la numérotation. Avant ce rangement, la phase précé-dente rangée dans le mot 0 ou 40 de la mémoire tampon est transférée dans le mot 1 ou 41 de la mémoire tampon. La phase d'analyse de la numérotation est obtenue par l'intersection (fonction ET logique) de la phase de dé~ut de table, P~l-DEB-Ta, et l'addition du contenu des mots de la mémoire tampon d'adresses Ad G (adresse groupe) et Ad Ind (adresse index).
65) INDEX - Cet ordre est identique au précédent, INDER, mais il n'y a pas de transfert préalable du contenu du mot 2, ou 40 de la mémoire tampon dans le mot 1 ou 41 de la mémoire tampon.
66) ETROS - Cet ordre permet l'écriture de trois paramètres Pl, P2, P3 dans des secteurs de mots de la mémoire tampon dont les adresses sont respectivement ~d 1, ~d 2, ~d 3 ; ces adresses donnent chacune l'adresse du mot et du secteur dans ce mot .
Le saut de phase imposé est de +1.
67) PIRSI - Cet ordre permet d'effectuer une comparaison entre le contenu d'une adresse de signalisation rangée dans la mémoire tampon et un paramètre contenu dans un mot d'adresse Ad de la ~9~g2 mémoire tampon.
L'adresse de signalisation est donnée par le mot de la mémoire tampon dont l'adresse Ad est donnée par la macroinstruc~
tion, et le contenu du module récepteurs de signalisation est rangé dans le mot 4, ou 44 de la mémoire tampon. L'~dresse de signalisation contient donc le numéro d'une unité de sélection, le numéro d'une voie temporelle, le numéro d'un multiplex entrant.
La valeur du paramètre est donnée par le mot d'adresse Ad P de la mémoire tampon. Une comparaison est effectuée entre la valeur du paramètre et le contenu du module récepteurs de signalisation , en cas d'égalité le saut de phase est SPHl dont la valeur est comprise entre 0 et + 2047 ; slil n'y a pas égalité
le saut de phase est SPH2 dont la valeur est comprise entre 0 et + 127.
68) SIRAZ - Cet ordre permet d'effectuer une comparaison entre le contenu du module récepteurs de signalisation à une adresse de signalisation et un paramètre~ I,ladresse de signalisation, numéro d'unité de sélection, numéro de voie temporelle, numéro d'un multiplex entrant, est donnée par le mot de la mémoire tampon dont l'adresse Ad Cor est donnée par la macroinstruction ;
la valeur CS du paramètre est donnée par la macroinstruction.
Si le test est positif il y a remise à zéro d'une temporisation dans le mot de la mémoire tampon dont l'adresse Ad Te est donnée par la macroinstruction, puis saut de phase SPHl dont la valeur est comprise entre 0 et + 127. En cas de test négatif il n'y a pas de remise à zéro de la temporisation et le saut de phase est SPH2 dont la valeur es-t comprise entre 0 et + 127.
69) CHIMF - Cet ordre permet l'émission d'un chiffre en multi-fréquences par l'envoi d'une commande au module émetteurs de signalisation. Les informations suivantes sont rangées dans le module émetteurs de signalisation :

- dans le mot 1, le code fonction F

7~1~9~

- dans le mot 2, le contenu du mot de la mémoire tampon dont l'adresse Ad Cor est donnée par la macroinstruction ; le mot de la mémoire tampon contient donc le numéro d'une unité de sélection, le numéro d'une voie temporelle, le numéro d'un multiplex sortant - dans le mot 3, le chiffre en code multifréquences qui est rangé
dans le mot de la mémoire tampon d'adresse Ad CH.
Le saut de phase est SPH dont la valeur est comprise entre 0 et ~ 16000.
70) TRESI - Cet ordre permet de comparer le contenu du module récepteurs de signalisation à l'adresse de signalisation donnée par le mot de la mémoire tampon d'adresse Ad Cor, avec un paramètre P S dont la valeur est donnée par la macroinstruction. Si la comparaison est positive, le saut de phase imposé est de +1, si la comparaison est négative, une deuxi~me comparaison est effec-tuée entre le contenu du mot d'adresse Ad E de la mémoire tampon et le mot 0 d'une zone tampon du module d'entrée/sortie, dont l~'adresse Ad TE est donnée par la macroinstruction. Si cette deuxième comparaison est positive, la saut de phase est SPH2 dont la valeur est comprise entre 0 et + 7, si elle est négative le saut de phase est SPH3 dont la valeur est comprise entre 0 et + 7.
71) RET~OR - Cet ordre permet d'imposer un retour vers le programme après exécution d'un sous programme. Le code C donné par la macroinstruction indique si ce retour doit s'effectuer vers le programme de niveau 1 ou de niveau 2.
- Les numéros des mots des mémoires tampon indiqués dans les ordres pr~c~dents son~ donne~s en code octal.
On va décrire ~ présent les cinq types d'instructions représentées figure 10, caractérisées par les ordres ANT, PoP, ADM, AIM, ATE , chaque instruction constitue un mot instruction de 48 eb , les eb 1,2,3 définissent l'ordre de l'instruction.
1 - ANT. Cet ordre permet d'effectuer soit une analyse soit un 7~

test, selon la valeur du masque M de l'eb 4 de l'instruction ;
5i cette valeur est 0 il s'agit d'une analyse et si cette valeur est 1 il s'agit d'un test.
L'analyse permet d'effectuer une comparaison sur 16 eb, par groupe de 4 eb avec un ordre de priorité ; le premier accumu-lateur 151 est chargé par l'instruction précédente, le deuxième accumulateur 152 est chargé par les paramètres Pl, P2, P3, P4 du mot instruction d'ordre ANT ; chaque groupe de 4 eb sortant du réseau de décalage 153 est comparé respectivement dans le circuit de calcul 154 aux paramètres Pl, P2, P3, P4 ; une égalité provoque en sortie du comparateur 157 le saut de phase correspondant, SPHl, SPH2, SPH3, SPH4 donné par l'instruction, avec une.priorité
allant de SPHl à SPH4 en cas de quaclruple inégalité il y a saut de phase SPH0 donné par l'instruction. Les sauts de phase SPHl à SPH4 ont une valeur comprise entre 0 et + 7 ; le saut de phase SPH0 a une valeur comprise entre 0 et + 127.
- Le test est effectué sur 1, 2, 3 ou 4 eb. Le premler accumula-teur 151 a été chargé via le bus d'i~ormations multienregistreur LIMR par l'instruction précédente, mals dans ce cas on retrouve quatre fois le même groupe de 4 eb , le deuxième accumulateur 15 rec~oit les paramètres Pl à P4 qui ont différentes formes selon qu'il s'agit de tester 1, 2, 3 ou 4 eb , chaque groupe de 4 eb sortant du réseau de décalage 153 est testé respectivement dans le circuit de calcul 154 par rapport aux paramètres Pl à P4. La sortie du circuit de calcul 154 étant reliée au circuit compara-teur 157, le test dans le circuit comparateur 157, entre les contenus des deux accumulateurs 151 et 152 provoque le saut de phase correspondant à SPHl, SPH2, SPH3 ou SPH4 donné par l'instruction le premier test correct détermine le saut de phase dans l'ordre de SPHl à SPH4 ; en cas de test non correct le saut de phase est SPH0.
Les valeurs des sauts de phase SPHl, SPH2, SPH3, SPH4 741~

sont comprises entre 0 et + 7, la valeur du saut de phase SPH0 est comprise entre 0 et + 127.
eb 45 - Repère MI. Cet élément binaire de l'instruction, s'il a la valeur 1, interdit le chargement du deuxième accumulateur par les éléments binaires (eb) 5 à 20 de l'instruction, ledit deuxième accumulateur ayant été chargé par l'instruction précédente.
2 - POP . Cet ordre permet d'effectuer des opéra-tions logiques et arithmétiques ; le mode d'opération M0 est fonction de la valeur de l'eb 4 ; si cette valeur est 0 il s'agit d'une opération logique, si cette valeur est 1 il s'agit d'une opéra-tion arithmétique.
eb 5 - Repère C. Il commande l'adressage des mots enregistreurs des mémoires tampon. Si sa valeur est 1 il valide la porte ET
120 du circuit d'adressage spatial 39, figure 6a, permettant l'adressage des mots enregistreurs 32 à 63 de la mémoire tampon 20 ou 21 travaillant en adressage spatial.
Si sa valeur est 0, la porte ET 120 n'est pas validée et il y a adressage des mots 0 à 31 de la mémoire tampon 20 ou 21 travaillant en adressage spatial.

eb 6 ~ 8 - Repère ADl. Ils définissent une adresse ; celle-ci est délivrée par le décodeur d'adresses 167 sur la ligne de commande LCR.
et 9 - Il est repéré A et autorise, si sa valeur est 1, le transfert dans le premier accumulateur 151 des informations acheminées par le bus d'informations multienregistreur LIMR.
et 10 - Repère T. I1 permet, si sa valeur est 1! de transférer quatre Eois, sur le bus d'informations multienregistreur LIMR, un secteur de 4 eb de ce bus d'informations multienregistreur.
eb 11 à 14 - non utilisés.
eb 15 - Repère A -~ B ; si sa vaLeur est 1 il autorise le trans-fert du contenu du premier accumulateur 151 dans le deuxièmeaccumulateur 152 via le bus d'informations multienregistreur LIMR

~q~7~

et le circuit logique 161.
eb 16 - Repère C. Si sa valeur est 1 il autorise le transfert, dans le troisième accumulateur 155, du résultat du calcul dans le circuit de calcul 154.
eb 17 à 19 - Repère DEC. Ces éléments binaires indiquent le type de décalage, gauche ou droite, a effectuer dans le réseau de décalage 153, sur le contenu du premier accumulateur 151 ; ils indiquent également la valeur de ce décalage : 1, 4, 8, 12 pour un décalage à droite, o, 4, 8 pour un décalage à gauch~.
eb 20 - Repère BUS. Si sa valeur est 1, il autorise le transfert du contenu du troisième accumulateur 155 sur la bus d'informations multienregistreur LIMR.
eb 21 à 24 - Repere CAL. Le codage de ces éléments binaires indique au circuit de calcul 154 le type d'opération à effectuer sur le contenu des premier et second accumulateurs 151, 152. Ces opérations sont les opérations logiques ou arithmétiques courantes:
comparaison, addition, soustraction, incrémentation (+l) ou décrémentation (-1) sur le contenu du premier accumulateur, - union, intersection, exclusion, transfert du contenu de l'un des accumulateurs 151 ou 152 dans le troisième accumulateur 155.
La commande du circuit de calcul est faite via le circuit lo~ique 160.
eb 25 - Repère CE. Si sa valeur est 1, il impose un "1" à
l'entrée retenue du circuit de calcul 154.
eb 26 - Repère CS. Si sa valeur est 1, il valide la sortie retenue du circuit de calcul 154 ; cette sortie retenue est utilisée pour permettre le choix du saut de phase.
eb 27 - Inutilisé.
eb 28 - Repère SPHI. Si sa valeur est 1 il y a imposition du saut de phase rangé dans SPH0 (eb 37 à 44) , ce saut de phase es-t compris entre 0 et + 127.

31L~74~9~

et 29 à 32 - Repère SPH2. Ces éléments binaires définissent un saut de phase dont la valeur est comprise entre 0 et + 7. Ce saut de phase a lieu lorsque le résultat de la comparaison effectuée par le circuit de calcul 154 entre les contenus des accurnulateurs 151 et 152 indique que le contenu du premier accumulateur 151 est supérieur au contenu du deuxième accumulateur 152.
eb 33 à 36 - Repère SPH1. Ces éléments binaires définissent un saut de phase dont la valeur est comprise entre 0 et + 7. Ce saut de phase a lieu lorsque le résultat de la comparaison effectuée par le circuit de calcul 154 entre les contenus des accumulateurs 151 et 152 indique l'égalité de ces contenus.
eb 37 à 44 - Repère SPH0. Ces éléments binaires définiss nt un saut de phase compris entre 0 et + 127. Ce saut de phase peut être imposé par l'élément binaire et 28 , il peut également avoir lieu lorsque le résultat de la comparaison dans le circuit de calcul 154 entre les contenus des accumulateurs 151 et 152 indique que le contenu du premier accumulateu:r 151 est inférieur au contenu du deuxième a.ccumulateur 152.
eb 45 - Repère MI. Cet élément binaire s'il a la valeur 1 indique que le codage des éléments binaires eb 21 à 24 qui définissent le type d'opération à effectuer par le circuit de calcul 154 n'est pas issu du mot instruction d'ordre POP, mais de la macroinstruc-tion en cours d'e~écution qui a chargé le registre de commande 159 par le bus d'informations multienregistreur LIMR , le contenu du registre de commande est envoyé à l'entrée de commande du circuit de calcul 154 via le circuit logique 160.
3 - ~DM. Cet ordre permet l'~criture ou la lecture dans une mémoire tampon d'un mot enregistreur complet, ou de 1 à 4 secteurs de ce mot ; l'écriture ou la lecture, se fait par adressage direct de la mémoire tampon, l'adresse étant donnée par les éléments binaires 11 à 18, repère ADME, de 1'instruction.
eb 4 - L'élément binaire 4, reprère E/L indique l'écriture si 35~2 si sa valeur est 1, et la lecture si sa valeur est 0.
eb 5 - Repère C. Cet élément binaire commande, comme pour l'instruction d'ordre POP, l'adressage des mots enregistreurs de la mémoire tampon 20 ou 21 travaillant en adressage spatial.
Si sa valeur est 1 il permet l'adressage des mots enregistreurs 0 à 31.
eb 6 à 8 - Repère ADl. Ces éléments binaires définissent une adresse , celle-ci est délivrée par le décodeur d'adresses 167 sur la ligne de commande LCR.
eb 9 - Repère A. Cet élément binaire, s'il a la valeur 1, autorise le transfert dans le premier accumulateur 151 des informations venant d'une mémoire tampon par le bus d'informa-tions multienregistreur LIMR.
eb 10 - Repère T. Comme pour l'instruction d'ordre POP, cet élément binaire permet, si sa valeur est 1, de transférer quatre fois sur le bus d'informations multienregistreur LIMR
un secteur d'un mot enregistreur.
eb 11 à 16 - Repère ADME. Ces élémen~s binaires définissent une adresse d'un mot d'une mémoire tampon.
eb 17 et 18 - Repère SEC. Ces éléments binaires donnent le ` numéro du ou des secteurs du mot de la mémoire tampon dont 1'adresse est donnée par ADME. Le secteur 1 est codé 00, le secteur 4 est codé 11.
eb 19 - Repère V. Cet élément binaire, s'il a la valeur 1, valide l'adressage d'un secteur, s'il a la valeur 0 il valide l'adressage d'un mot (4 secteurs) ou d'un octet (2 secteurs).
eb 20 - Repère ~C. Cet ~l~ment binaire au~orise un adressage complémentaire ~ partir du registre d'adresses 57 du circuit d'adressage spatial 39 de la figure 6b.
eb 21 à 36 - Repère P. Ces 16 eb définissent un paramètre qui a deux utilisations différentes.
Si le signal adresse AD 103 codé sur les eb 6 ~ 8 ~74~9'~

délivré par le décodeur d'adresse 167 sur la ligne de commande LCR est validé, le contenu des 16 eb du paramètre est envoyé sur le bus d'informations multienregistreur LIMR pour etre inscrit dans la mémoire tampon ; si le signal adresse AD 103 n'est pas va~idé, certains eb du paramètre sont combinés avec les eb 6 à 8 de l'adresse AD 1.
eb 37 à 44 - Repère SPHI. Ces éléments binaires définissent un saut de phase imposé par l'instruction ; la valeur de ce saut de phase est compris entre 0 et ~ 127.
eb 45 - Repère PH. Cet élément binaire permet l'inscription en mémoire tampon de la prochaine phase du macroprogramme, en fin de traitement de l'instruction , dans ce cas l'eb 4 a la valeur 1 (inscription).
4 - AIM - Cet ordre permet, comme l'ordre ADM, l'écriture ou la lecture, dans une mémoire tampon, d'un mot enregistreur complet, ou de 1 à 4 secteurs de ce mot ; mais avec l'ordre AIM l'écriture, ou la lecture, se fait par adressage indirect, c'est-à-dire que l'adresse du mot enregistreur est contenue dans le registre d'adresse 57 flgure 6b, chargé soit par le bus d'information ~0 multienregistreur LIMR, soit par le contenu d'un mot enregistreur, soit lors de la phase précédent la présente instruction d'ordre AIM. Les fonctions des éléments binaires eb 4 à 10 et 19 à 44 ont la même signification que celles des eb 4 à 10 et 19 à 44 de 1'instruction d'ordre ADM.
- eb 11 - Repère EUS. Si sa valeur est 1, il permet d'envoyer le contenu du premier accumulateur 151 sur le bus d'informations multienregistreur LIMR.
eb 12, 13 - Non utilisés.
eb 14 - Repère EUS. Si sa valeur est 1, il permet d'envoyer le contenu du deuxième accumulateur 152 sur le bus d'informations multienregistreur LIMR.

eb 15 - Repère ACB. Si sa valeur est 1 il autorise le chargement f~l~74~

du deuxième accumulateur 152 par le bus d'informations multi-enregistreur LIMR.
eb 16 - Repère T0 . Si sa valeur est 1 il permet le regroupement par 8 des seize fils qui constituent le bus d'informations multienregistreur LIMR, chaque groupement par 8 constituant une in~ormation.
et 17, 18, 45 - Non utilisés.
5 - ATE Cet ordre permet des transferts entre les mots de l'en-registreur présent dans une mémoire tampon et le module d'entrée/
sortie 24 du multienregistreur , comme il a été indiqué lors de la description du module entrée/sortie celui-ci comporte un ou deux blocs entrée/sortie (TES0 et TESl), Le module d'entrée/
sortie permet de mémoriser les informations échangées entre un multienregistreur 10 ou 11, et l'échangeur 12 qui leur est associé
comme indiqué figures 2 et 3. Une instruction d'ordre ATE
comporte deux parties symétriques : la partie adressage mémoire tampon et la partie adressage module d'entrée/sortie.
Partie adressage mémoire tampon.
eb 4 - Repère E/L. Si sa valeur est 1, il indique une écriture en mémoire tampon; si sa valeur est 0 il indique une lecture de la mémoire tampon.
eb 5 - Repère C. Cet élément binaire commande, comme pour l'instruction d'ordre POP, l'adressage des mots enregistreurs de la mémoire tampon 20 ou 21 travaillant en adressage spatial.
eb 6 - Repère TES0~ Cet élément binaire permet de valider, si sa valeur est 1, l'adressage du premier bloc entrée/sortie du module entrée/sortie 24.
eb 7 - Repère TESl. Cet élément binaire permet de valider, si sa valeur est 1, l'adressage du deuxième bloc entrée/sortie du module entrée/sortie 24~
eb 8 - Repère VMI. Cet élément binaire permet de valider, si sa valeur est 1, la partie de la macroinstruction à envo~er sur ~7~g2 le bus d'informations multienregistreur LIMR.
eb 9 ~ 20 - Ces éléments binaires ont la même utilisation, adressa-ge direct de la mémoire tampon, que les eb 9 à 20 de l'instruc-tion d'ordre ADM.
Partie adressage module d'entrée/sortie.
eb 21 à 28 - Repère ADTES. Ces éléments binaires donnent l'adresse d'un mot dans un bloc tampon.
eb 29 et 30 - Repère Sec. Ces éléments binaire donnent le numéro d'un ou des secteurs du mot désigné par ADTES.
eb 31 - Repère V. Cet élément binaire, s'il a la valeur 1, valide l'adressage d'un secteur , s'il a la valeur 0 il valide l'adressage d'un mot (4 secteurs) ou d'un octet (2 secteurs).
eb 32 - Repère E. Cet élément binaire, s'il a la valeur 1, autorise une écriture dans un bloc tampon TES0 ou TESl.
eb 33 - Repère CHl. Cet élément binaire, s'il a la valeur 1, autorise le chargement du registre d'adressage du bloc tampon TES0 ou TESl, par le bus d'informations multienregistreur LIMR.
eb 3~ - Repère Ad. Cet élément binaire, s'il a la valeur 1 autorise l'adressage du mot du bloc tampon à partir du registre d'adressage chargé précédemment par l'eb 33.
eb 35 - Repère CH2. Cet élément binaire, s'il a la valeur 1, autorise le chargement du deuxième accumula-teur 152 par le bus d'informations multienregistreur LIMR.
eb 36 - Repère T. Cet élément binaire, s'il a la valeur 1, autorise le transfert du numéro d'enregistreur, sur le bus d'informations multienregistreur LIMR.
eb 37 à 44 - Repère SPHI. Ces éléments binaires définissent un saut de phase imposé , sa valeur est comprise entre 0 et _ 127.
eb 45 - Repère L. Cet élément binaire, s'il a la valeur 1, indique la lecture du bloc tampon désigné par l'un des éléments binaires 6 ou 7, repères TES0 ou TESl.

Pour toutes les instructions précédemment décrites les ~74~9Z

éléments binaires 46 et 48 on-t la même signification , l'élément binaire 47 est inutilisé.
eb 46 - Repère RSI. Cet élémen-t binaire sert ~ valider le sens des échanges avec le module récepteurs de signalisation 22, figure 3. Si sa valeur est 1 le module récepteurs de signalisa-tion envoie ses informations sur le bus d'informations multi-enregistreur LIMR ; si se valeur est 0 le module récepteurs de signalisation re,coit des informations par le bus d'informations multienregistreur LIMR.
eb 48 - Repère IMP. C'est l'élément binaire d'imparité du mot instruction.
Si le nombre de 1 du mot instruction est impair, sa valeur est 0 , si le nombre de 1 du mot instruction est pair sa valeur est 1 afin de rétablir l'imparité du mot instruction.
Pour les ordres POP, ADM, AIM, les eb 6 à 8 définissent une adresse repérée AD 1 dans le mot instruction de la figure 10 , 1'adresse repère AD 1, est délivrée par le décodeur d'adresses AD 101 à AD 107, ~omme cela a été indiqué lors de la description de la figure 9.
On va décrire à présent l'échangeur 9 de la figure 2, re~résenté schématiquement figure 4.
La figure 14 représente schématiquement le dispositif logique de commande 26 de la figure 4 , dans la figure 14, le bloc logique de commande 27 de la figure 4 est constitué par un module d'adressage direct et indirect 270, un module mémoire centrale 271, un module bloc opérateur 272, un module de traitement des phases 273, un module de regroupement des informations 274, un module mémoire de temporisation et logique d'appels prioritaires 275, deux portes ET 281, 282, un inverseur 283 , on trouve également, dans la figure 14 le bloc mémoire d'intructions 28 de la figure 4, le module 276 représente l'ensemble des modules 29 à 34 de la figure 4 ; ces modules seront décrits plus loin. Les modules 270, ~748~

271, 272, 273, 274, 275, et le bloc mémoire d'instructions 28 sont reliés à un bus d'informations échangeur LIME ; ces modules et le module 276 sont reliés à une ligne de commande L OE et à
un bus d'adresses LAE. Les modules 272, 274, 275, 276 sont reliés à un bus de test dlinformations LTI~ Le module d'adressage direct et indirect 270 est relié au module mémoire centrale 271 par la liaison 277 ; le module bloc opérateur 272 est relié au module de traitement des phases 273 par la liaison 278 , le module de traitement des phases 273 est relié au bloc mémoire d'instruc-tions 28 par la liaison 279 ; le module d'adressage direct et indirect 270 est relié au module 276 par la ligne d'adressage LAD.
Le bus d'informations échangeur LIME est relié à une entrée d'une porte ET 281 dont la sortie est reliée au bus d'échanges LIE
relié au module 276, ledit bus d'échanges LIE étant relié à une entrée de la porte ET 282 qui peut recevoir ainsi des informa-tions en provenance du module 276. La liaison 280 relie la ligne de commande LCE à une autre entrée de la porte ET 282 e-t à l'entrée d'un inverseur 283 dont la sortie est reliée à une autre entrée de la porte ET 281, ladite liaison 280 reliée à la ligne de commande LCE acheminant l'élément binaire eb 46 des instructions d'ordres OPE, AMT, AES qui seront décrites plus loin, et qui sont émises par le bloc mémoire d'instructions 28 ; la sortie de l'inverseur 283 est reliée à l'entrée de la porte ET 281 ; la sortie de la porte ET 282 est reliée au bus d'informations échangeur LIME. En l'absence de l'élément binaire 46 la porte ~ET 281 est validée et les informations présentes sur le bus d'informations ~changeur LIMF, sont transmises au bus d'échanges LIE ; lorsque l'élément binaire 46 ~ la valeur 1, la porte ET
~82 est validée et les informations présentes sur le bus d'échanges LIE sont transmises au bus d'informations échangeur LIME.

La figure 15 représente le module d'adressage direct et indirect 270 et le module mémoire centrale 271.

1~7~8~Z

Dans le module d'adressage direct et indirect 270, une porte ET 290 a une entrée reliée au bus d'informations échan-geur LIME et une autre entrée reçoit, par la ligne 291 reliée au bus d'adresses LAE, une adresse ADl ; la sortie de la porte ET 290 est reliée à l'entrée d'un registre d'adressage mémoire 292, dont la sortie est reliée à une entrée d'une porte ET 293 , une autre entrée de la porte ET 293, reliée à la ligne de commande LCE en re,coit 1'élément binaire 10 de l'instruction dlordre AMT, Une porte ET 294 re~oit sur une entrée l'ordre AMT du décodeur d'ordres 343 du bloc mémoire d'instructions 28 représenté figure 17 , une autre entrée reliée à la ligne de commande LCE en re,coit les éléments binaires 11 à 16 et 17 à 20, Les sorties des portes ET 293, 294 sont reliées respectivement à une entrée d'une porte OU 295 dont la sortie est reliée par la liaison 277 au circuit d'adressage 297 de la mémoire 298 , la sortie de la porte OU 295 est également reliée à une ligne d'adressage LAO à laquelle elle délivre des adresses définies par 6 éléments binaires, Le module d'adressage direct et indirect 270 permet l'écriture ou la lecture de la mémoire centrale 298 soit par adressage direct, soit par adressage indirect~ Dans l'adressage direct l'adresse est donnée par l'instruction d'ordre AMT , ce mode d'adressage ne permet d'explorer que les 64 premiers mots de la mémoire 298, Dans l'adressage indirect la mémoire 298 est adressée par le registre d'adressage mémoire 292 préalablement chargé par le bus d'informations échangeur LIME , l'utilisation de ce mode d'adressa-ge permet d'adresser la totalité de la mémoire 298, puisque la porte ET 293 re,coit l'~l~mcnt binaire 10 de pagination dc 1'instruction d'ordre AMT (voir plus loin la description des instructions).
Le module mémoire centrale 271 est représenté figure 15 , il comprend une mémoire 298 avec son circuit d'adressage 297, un registre de sortie parallèle 299 et deux portes ET 300, 301. La ~7~9'~
mémoire 298 a une capacité de 256 mots de 16 éléments binaires et son entrée et sa sortie sont reliées au bus d'informations échangeur LIME , chaque mot est sectionné en quatre secteurs de quatre éléments binaires, chaque secteur étant à accès indé-pendant. L'écriture ou la lecture en mémoire se fait en parallèle.
La porte ET 300 à une entrée reliée au bus d'informations échan-geur LIME, une autre entrée reliée au bus d'adresses LAE reçoit l'adresse ADl, et une autre entrée reliée à la ligne de commande LDE recoit l'élément binaire 29 ; la porte ET 301 a une entrée reliée à la sortie du registre de sortie parallèle 299, une autre entrée reliée au bus d'adresses LAE reçoit l'adresse ADl, et une autre entrée reliée à la ligne de commande LCE recoit l'élément binaire 22 , la sortie de la porte ET 301 est reliée au bus d'informations échangeur LIME.
Le module mémoire centrale assure le rôle de tampon entre le module~bloc opérateur 272, les mémoires des modules périphériques et les modules d'échange entre les unités de commande 29, d'échange réseau de connexion 30, d'échange unités de sélection 31 , dans la mémoire 298, différentes sortes d'informations sont mémorisées : les résultats intermédiaires, les messages d'exploitation en cours de traitement, les phases de retour, des index d'aiguillage du programme, des index de comptage de boucle de programme, divers paramètres. Les informations lues dans la mémoire 298 sont envoyées sur le registre de sortie parallèle 299 via le bus d'informations échangeur LIME.
La figure 16 représente le module bloc opérateur 272 de la figure 1~. Le bloc op~rateur permet de tester d¢s infor-mations, de faire des décalages sur des informations, de faire des opérations logiques et arithmétiques et d'obtenir, en fonction du résultat de ces opérations, différents sauts de phase. Une porte ET-306 a une entrée reliée au bus d'information échangeur LIME, et une autre entrée reliée ~ un inverseur 305 qui re~coit ~10i7~
l'ordre TAN , une autre entrée reliée àla ligne de commande LCE
reçoit l'eb 9, de sorte que ladite porte n'est pas active lors d'une instruction d'ordre TAN. La sortie de la porte ET 306 est reliée à une entrée d'une porte OU 307 dont une autre entrée est reliée au bus de test des informations LTI. La sortie de la porte OU 307 est reliée ~ l'entrée d'un premier accumulateur A
dont la sortie est reliée à l'entrée d'un réseau de décalage 308 ayant son circuit de commande de décalage 309 reliée d'une part à la ligne de commande LCE dont il recoit les éléments binaires 17 à 20 des instructions, et d'autre part au décodeur d'ordres 343 du bloc mémoire d'instructions 28 (figure 17) dont il reçoit l'ordre OPE. Le réseau de décalage 308 permet d'effectuer des décalages à droite ou à gauche, sur le contenu du premier accumu-lateur A , la valeur du décalage est donnée par les éléments binaires 17 à 20 de l'instruction d'ordre OPE , le contenu du premier accumulateur A, décalé ou non, peut être envoyé directe-ment, en sortie du réseau de décalage, sur le bus d'informations échangeur LIME par l'intermédiaire d'une porte ET 311, la sortie du réseau de décalage étant reliée à une entrée de ladite porte ; 20 E~ 311, et à une entrée d'un circuit de calcul 310. Une autre entrée de la porte ET 311 est reliée au bus d'adresses LAE et reçoit l'adresse AOl ; une porte ET 313 a une entrée reliée au bus d'informations échangeur LIME et une autre entrée reliée à la ligne de commande LCE dont elle reçoit l'élément binaire 15 des instructions , une porte ET 314 a une entrée reliée à la ligne de commande LCE dont elle reçoit les éléments binaires 5 à 20, et une autre entrée qui recoit l'ordre TAN du décodeur d'ordrcs 343 du bloc mémoire d'instructions 28. Les portes ET 313 et 314 ont leurs sorties reliées respectivement à une entrée d'une porte OU

315 dont la sortie est reliée à l'entrée d'un second accumulateur B ayant sa sortie reliée à une entrée du circuit de calcul 310, à une porte ET 312 et à un comparateur 316. La por-te ET 312 a ~L~741~Z

une entrée reliée à la sortie du second accumulateur B, et une autre entrée reliée au bus d'adresses LAE et en reçoit une adresse ADl. Le circuit de calcul 310 est commandé par un circuit de commande 316 ayant une entrée reliée à la ligne de commande LCE dont elle recoit les éléments binaires 4 et 21 à
24, et une autre entrée qui recoit llordre OPE.
Le circuit de calcul 310 peut effectuer seiæe opérations logiques ou arithmétiques sur deux mots contenus dans les premier et second accumulateurs A et B ; ces opérations peuvent etre effectuées sur un des mots de 16 éléments binaires, sur des groupes de 4 eb, ou encore élément binaire par élément binaire.
La sortie du circuit de calcul 310 est reliée à l'entrée d'un troisième accumulateur C dont la sortie est reliée à une entr~e d'une porte ET 317 ayant une autre entrée reliée au bus d'adresses LAE et recevant une adresse ADl. La sortie du circuit de calcul 310 est également reliée à une entrée du comparateur 318 ayant quatre sorties reliées à un circuit de priorité 319 qui permet~
de sélectionner un saut de phase et un seul , le circuit de priorité 319 a cinq soxties reliées respectivement à une entrée des portes ET 320, 321,322, 323, 324, ayant chacune une autre entrée reliée à la ligne de commande LCE dont elles reçoivent respectivement les éléments binaires 33 à 36, 29 à 32, 25 à 28, 21 ~ 24 et 37 à 44, déterminant les sauts de phases SPHl, SPH2, SPH3, SPH4, SPH0. Lors d'une instruction d'ordre OPE seuls trois sauts de phase au maximum sont utilisés , lors d'une instrùction d'ordre TAN, les cinq sauts de phase sont possibles, le cinquième SPE-IO ~tant. la n~gation des quatres autres. Les sorties des portes ET 320, 321, 322, 323, 324 sont reliées par la liaison 278 au module de traitement des phases 273.
La figure 17 représente le module de traitement des phases 273, le bloc mémoire d'instructions 28, et le module de regroupement des informations 274. Le module de traitement des ~L~37fl~

phases 273, comprend un circuit de calcul 330, deux portes ET 331, 333, un inverseur 332, une porte OU 334, un registre de prépara-tion de phases 335, un registre de phases 336, et un décodeur de phases 337. Une entrée du circuit de calcul 330 est reliée par la liaison 278 à la sortie de la porte OU 325 de la figure 16 , une autre entrée est reliée a la sortie du registre de phases 336, et une autre entrée est reliée par la liaison 338 au pupitre qui permet d'imposer un programme d'instructions. La sortie du circuit de calcul 330 est reliée à une entrée de la porte ET 331. La porte ET 333 a une entrée reliée au bus d'adresses LAE et en re,coit une adresse AD3 lors d'une instruction d'ordre AES; ladite entrée est reliée à travers un inverseur 332 à une autre entrée de la porte ET 331. Une autre entrée de la porte ET 333 est reliée au bus d'informations échangeur LIME. Les sorties des portes ET 331, 333 sont reliées respectivement à une entrée d'une porte OU 334 dont la sortie est reliée à l'entrée du registre de préparation de phases 335 ayant sa sortie reliée à l'entrée du registre de phases 336. La sortie du registre de phàses 336 est reliée à
. l'ent,rée du décodeur de phase 337 dont la sortie est reliée par la liaison 279 au circuit d'adressage 341 de la mémoire d'instruc-tions 342 du bloc mémoire d'instructions 28.
Le bloc mémoire d'instructions 28 comprend une mémoire d'instructions 342 avec son circuit d'adressage 341, un décodeur d'ordres 343, un décodeur d'adresses 344, une porte ET 345, un circuit de contrôLe d'imparité 346. La sortie de la mémoire d'instructions constituée par les 48 eb des instructions est reliée d'une part à la ligne de commande LCE et d'autre part à
l'entrée décodeur d'ordres 343 et à 1 ' entrée du décodeur d'adresses 344. Le décodeur d'ordres 343 a quatre sorties qui correspondent chacune à un ordre : TAN, OPE, A~T, AES caractérisant une instruc tion. Le décodeur d'adresses 344 délivre en sortie les adresses ADl, AD2, AD3 contenues dans les instructions dlordres OPE, AMT

7~L8~Z

et AES , la sortie du décodeur d'adresses 344 constitue le bus d'adresses LAE. Le circuit de contrôle d'imparité 346 a son entrée reliée à la ligne de commande LCE et sa sortie est reliée au pupi-tre par la liaison 347. La porte ET 345 a une entrée reliée à la sortie de la mémoire d'instructions 342 et en re,coit les éléments binaires 21 à 36, et une autre entrée reliée à la sortie de la mémoire d'instructions 342 en re~coit l'élément binaire 45 qui peut prendre la valeur l uniquement pour les instructions d'ordre AMT et AES , la sortie de la porte ET 345 est reliée au bus d'informations échangeur LIME.
Le module de regroupement des informations 274 est constituée de quatre portes ET 351, 352, 353, 354 et d'une porte OU 355 , une entrée de chacune desdites portes~ET est reliée au bus d'adresses LAE et en reçoit une adresse ADl , une autre entrée de chacune des portes ET est reliée au bus d'informations échangeur LIME, et une troisième entrée de ces mêmes portes ET
est reliée à la ligne de commande LCE qui délivre un élément binaire 23 à 26 respectivement auxdites portes ET. La sortie de chacune des portes ET est reliée respectivement à une entrée de la porte OU 355 dont la sortie est reliée au bus de test d'informatidns LTI. Le module de regroupement des informations 274 assure la sélection d'un secteur de 4 eb parmi quatre secteurs du bus d'informations échangeur LIME, pour aiguiller ce secteur sur le bus de test dlinformations LTI à des fins de test, d'ana-lyse ou de comparaison dans le module bloc opérateur 272. Ceci est particulièrement intéressant dans la mesure où le contenu d'un mot dc la m(~ oirc 2~8 du modulc m(Cmoirc ccn~ralc 271 pcut également être envoyé sur le bus d'informations échangeur LIME
par secteurs de 4 eb.
La figure 18 représente le module mémoire de temporisa-tion et logique d'appels prioritaires 275, qui comprend une porte ET 360 ayant une entrée reliée au bus d'informations échangeur ~7~8gZ

LIME, et une autre entrée reliée au bus d'adresses LAE qui lui délivre une adresse AD3 ; une autre entrée est reliée à la sortie du décodeur d'ordres 343 (figure 17) qui délivre l'ordre AES. La sortie de la porte ET 360 est reliée à l'entrée d'un registre d'adressage 361 dont la sortie est reliée à une entrée d'une porte OU 362. Une porte ET 363 a une entrée reliée au bus d'informations échangeur LIME, et une autre entrée reliée au bus d'adresses LAE et en reçoit une adresse AD3 ; la sortie de la porte ET 363 est reliée à une entrée dlune porte OU 364 dont la sortie est reliée à l'entrée d'une mémoire de temporisation 365.
La porte OU 362 reçoit sur une autre entrée les signaux d'horloge ti (figure 8) qui sont liés aux voies temporelles des multiplex du central téléphonique ; la sortie de la porte OU 362 est reliée au circuit d'adressage de la mémoire de temporisation 365. La mémoire de temporisation 365 a une capacité de trentre deux mots de 12 eb, chaque mot comportant en plus un élément binaire dit de débordement. La sortie m de la mémoire de temporisation est reliée à l'entrée d'un décompteur 366 dont la sortie est reliée à une autre entrée de la porte OU 364 ; la sortie m est é~alement reliée à une entrée d'une porte ET 367 dont une autre entrée est reliée au bus d'adresses LAE et en re~coit une adresse ADl. La sortie débordement d de la mémoire de temporisation est reliée à une entrée d'une porte ET 368 qui re~oit sur une autre en~rée les signaux d'horloge ti des voies temporelles ; la sortie de la porte ET 368 est reliée ~ l'entrée d'un premier registre d'appels prioritaires 369 dont la sortie est reliée à une entrée d'une porte OU 370 , un deuxième registre d'appels prioritaire 371 a son entrée reliée à la sortie d'une porte OU 373 dont les entrées sont reliées respectivement par les liaisons 374, 375, 3~ 376, au module d'échanges unités de sélection 31 de la figure 19, au module d'échange entre les deux unités de commande 29 de la figure 20, et au module d'échange réseau de connexion 30 de la 8Y~

figure 21 , le deuxième registre d'appels prioritaires 271 re,coit donc, par l'intermédiaire de la porte OU 373, les appels priori-taires issus des modules 29, 30 et 31 , si d'autres modules d'échanges ou des modules périphériques devaient être à l'origine d'appels prioritaires, ils seraient également reliés à ladite porte OU 373. La sortie-du deuxième registre d'appels prioritaires 271 est reliée à une autre entrée de la porte OU 370 dont la sortie est reliée à une entrée d'une porte ET 372 ayant une autre entrée reliée au bus d'adresses LAE dont elle reçoit une adresse ADlo L~inscription de la valeur de la temporisation en mémoire se fait à partir du bus d'inEormations échangeur LIME par la porte ET 363, la mémoire de temporisation 365 étant alors en adressage spatial a partir du registre d'adressage 361 et via la porte OU 362. L'exploration cyclique de la mémoire s'effectue ensuite en adres~age temporel ~ partir des signaux d'horloge ti~
Le mot adressé est rangé dans le décompteur 366 où il est décrémenté puis réinscrit dans la mémoire de temporisation 365, via la porte OU 364, à la même adresse, La valeur du mot adressé
peut etre lue sur le bus d'informations échangeur LIME à partir de la porte ET 367. Lorsque le décomptage d'un mot est terminé, un signal de débordement est généré, permettant le range~ent dans le premier registre d'appels prioritaires 369, de l'adresse temporelle du mot ayant débordé~ Cette adresse pourra être lue sur le bus d'informations échangeur LIME via la porte OU 370 et la porte ET 372.
~ e deuxième registre d'appels prioritaires 371, peut mémoriser huit appels prioritaires, par exemple, et sa lecture permet de connaître l'origine de l'appel. Un programme de gestion des appels prioritaires instaure une hiérarchie dans l'urgence des taches que le programme de l'échangeur va prendre en c~narge , ceci est indispensable, car plusieurs appels prioritaires peuvent être émis simultanément par plusieurs modules périphériques ou ~7~

modules d'échanges.
On va décrire à présent les instructions utilisées dans l'échangeur, ces instructions étant, comme cela été indiqué lors de la description de la figure 14, au nombre de quatre et carac-térisées chacune par un ordre : TAN, OPE, AMT, AES ; les instruc-tions sont définies par 48 eb (éléments binaires) les ordres étant définis par les eb 1, 2, 3 de chaque instruction. La figure 26 donne le format des instructions de l'échangeur.

1) TAN-Cet ordre permet d'effectuer soit une analyse, soit un test, selon la valeur du masque M de l'eb 4 de l'instruction ;

si cette valeur est "O" il s'agit d'une analyse, et si cette valeur est "1" il s'agit d'un test.
L'analyse qui correspond au cas ou la valeur de l'eb 4 est "0", permet d'effectuer une comparaison sur 16 eb, par groupe de 4 eb, avec un ordre de priorité. L'accumulateur A
est chargé lors de l'instruction précédente, par le bus d'informa-tion échangeur LIME, ou par le bus de test d'informations LTI, l'accumulateur B est chargé par les paramètres Pl,P2,P3,P4 de 1'instruction d'ordres TAN. Chaque grou~e de 4 eb est comparé

respectivement à Pl, P2, P3, P4 , en cas d'égalité il y a saut de phase correspondant, SPHl, SPH2, SPH3, SPH4, avec une priorité
allant de SPHl à SPH4. En cas de quadruple inégalité le saut de phase est SPH0. Les sauts de phase SPHl, SPH2, SPH3, SPH4 ont une valeur comprise entre 0 et + 7 ; le saut de phase SP~0 a une valeur comprise entre 0 et + 127.
Le test qui correspond au cas ou la valeur de l'eb 4 est "1" est effectu~ sur 1, 2, 3 ou 4 eb. L'accumulateur A est charg~ lors de l'instruction précédente par le bus d'informations échangeur LIME ou par le bus de test d'informations LTI, mais dans ce cas on retrouve quatre fois le même groupe de 4 eb. L'accumulateur B rec,oit directement les paramètres Pl à P4 qui ont différentes formes selon qu'il s'agit de tester 1, 2, 3 ou 4 eb. Comme pour ~ ~748YI~

l'analyse, la comparaison entre le contenu des deux accumulateurs A et B provoque le saut de phase correspondant SPHl, SPH2, SPH3 ou SPH4 donné par l'instruction , la première comparaison correcte détermine le saut de phase dans l'ordre de SPH1 ~ SPH4 ; en cas de comparaison non correcte le saut de phase est SPH0.
eb 45, 46, 47 - Ces eb ne sont pas utilisés.
eb 48 - Elément binaire d'imparité.
2) OPE : Cet ordre permet soit d'effectuer des opérations arith-métiques ou logiques sur des opérandes déjà présents dans les accumulateurs, soit d'appeler et de tester, ou d'analyser, en une seule phase une information présente sur le bus de test d'informations LTI. Le mode d'opération, M0, est fonction de l'eb 4 , si sa valeur est "0" il s'agit d'une opération logique, si sa valeur est "1" il s'agit d'une opération arithmétique.
eb 5 à 8 - Repère ADl - Il s'agit d'une microinstruction de 4 eb qui permet de transférer des informations à tester du bus de test d'informations LTI dans l'accumu,Iateur A.
eb - g - Repère A - Si sa valeur est "1" il autorise le transfert, dans l'accumulateur A des informations présentes sur le bus d'in~ormations échangeur LIME.
eb 10 à 14 - Repère AD2. Il s'agit d'une microinstruction de 4 eb qui fournit l'adresse source des données à tester qui sont alors délivrées sur le bus de test d'informations LTI.
eb 15 - Repère B. Si sa ~aleur est "1" il autorise le transfert du contenu de l'accumulateur A dans l'accumulateur B par 1'intermédiaire du bus d'informations échangeur LIME.
eb 16 - Rep~re C. Si sa valeur est "1" il autorise le transfert du résultat du circul.t de calcul 310 (figure 16) dans l'accumula-teur C.
eb.~17 à ~0 - Repère DEC. Le codage de ces 4 eb indique le type ` de décalage, gauche ou droite, à effectuer sur le contenu de l'accumulateur A , ils indiquent également la valeur de ce ~7~39Z

décalage , 1, 4, 8, 12 pour un décalage à droite, 1, 4, 8 pour un décalage à gauche.
eb 21 à 24 - Repère CAL. Le codage de ces éléments binaires indique au circuit de calcul 310 le type d'opération à ef~ectuer sur le contenu des accumulateurs A et B. Ces opérations sont des opérations lo~iques ou arithmétiques courantes : comparaison, addition, soustraction, incrémentation (+l) ou décrémentation (-1) sur le contenu de l'accumulateur A, union, intersection, exclusion, trans~ert du contenu de l'un des accumulateurs dans un autre :
A dans B, et A ou B dans l'accumulateur C.
eb 25 ~ Repère CE. Si sa valeur est "1" il impose un "1" à
l'entrée du circuit de calcul 310.
eb 26 - Repère CS. Si sa valeur est "1" il valide la sortie retenue du circuit de calcul 310 , cette sortie retenue est utilisée pour permettre le choix du saut de phase.
eb 27 - Repère OH. Si sa valeur est "1" cet élément binaire autorise soit un test, si l'élément binaire 22 a la valeur "1", entre le contenu de l'accumulateur A chargé par le bus de test d'informations LTI et la valeur du paramètre P défini par les éléments binaires eb 29 à 32, soit une analyse, si eb 22 a la valeur "O", entre le contenu de l'accumulateur A et la valeur du paramètre P. Si l'eb 27 a la valeur "O", il s'agit d'une comparaison entre le contenu des accumulateurs A et B, et dans ce cas les éléments binaires teb) 29 à 32 ne représentent plus un paramètre, mais un saut de phase.
eb 28 - Repère SPI. Cet élément binaire, si sa valeur est "1", impose un saut de phase inconditionnel donné par les eb 37 à 44.
Cet eb 28 aura donc la valeur "1" pour tous les types d'opéra-tions d'ordre OP~, ~ l'exclusion de test,analyse et comparaison, pour lesquels le saut de phase est fonction du résultat de l'opération.
eb 29 à 32 - Repère P/SPH2. Ces éléments binaires donnent soit ~0~74~

la valeur d'un paramètre P, si l'élément binaire 27 a la valeur "1", soit la valeur d'un saut de phase SPH2 si 1' élément binaire 27 a la valeur "0" , il s'agit alors d'une comparaison entre les contenus des accumulateurs A et B ; dans ce cas SPH2 dans la valeur du saut de phase correspondant si la comparaison indique que le contenu de l'accumulateur A est supérieur au contenu de l'accumulateur B. La valeur du saut de phase SPE2 est comprise entre 0 et + 7.
eb 33 à 36 - Repère SPHl. Ces éléments binaires définissent un saut de phase correspondant soit à une égali-té entre les contenus des accumulateurs A et B lors d'une comparaison, soit à un test positif ou une analyse positive dans le cas ou l'élément binaire 27 a la valeur "1". La valeur du saut de phase SPHl est comprise entre 0 et + 7.
eb 37 a 44 - Repère SPH0. Ces éléments binaires définissent un saut de phase dont la valeur est comprise entre 0 e-t + 127. Ce saut de phase a lieu dans le cas où il n'y a pas eu de saut de phase SPHl ou SPH2, c'est-à-dire en cas de test négatif ou dans le cas d'une comparaison indiquant que le contenu de l'accumu-lateur ~ est plus petit que le contenu de l'accumulateur s.
C'est également la valeur du saut de phase imposé (eb 28 égal ~ pour toute opération arithmétique ou logique courante.
eb 45 - Inutilisé.
eb 46 - Repère CB. Cet élément binaire permet d'échanger des informations par l'intermédiaire du bus d'échanges LIE, entre des modules périphériques, ou des modules d'échanges, et le dispositif logique de commande 26 (figure 1~) de l'échangeur.
Les informations acheminées par le bus d'échanges LIE sont validées dans le sens périphériques/dispositif logique de commande si la valeur de cet élément binaire est "1" , et elles sont validées dans le sens dispositif logique de commande/
périphériques si la valeur de cet élément binaire est "0".

~L~'7~39~:

eb 47 - Inutilisé.
3) AMT Cet ordre permet d'écrire ou de lire une information (paramètre ou variable) dans le module mémoire centrale 271, et d'adresser simultanément par la ligne d'adressage LAD ou par une adresse ADl délivrée par le bus d'adresses LAE, une adresse source pour écriture en mémoire, ou une adresse destination pour lecture en mémoire, d'un module d'échanges ou d'un module périphérique.
eb 4 - Repère EL. Si sa valeur est "1" il permet l'écriture d'un mot dans la mémoire adressée ; si sa valeur est "0" il permet la lecture d'un mot dans la mémoire adressée.
eb 5 à 8 - Repère ADl. Ces éléments binaires dé~inissent une adresse dans un module périphérique ou dans un module d'échanges, ou encore dans le dispositif logique de commande , combinés avec les éléments binaires 21 à 36 du paramètre P, ils permettent de valider une adresse source pour écrire dans une mémoire, ou une adresse destination lorsqu'il s'agit de lire dans une mémoire.
eb 9 - Repère A. Si sa valeur est "1", cet élément binaire autorise le transfert dans l'accumulateur A, des informations acheminées par le bus d'informations échangeur LIME.
eb 10 - Repère PAG. Cet élément binaire permet le pagination de la mémoire 298 du module mémoire centrale 271 , si sa valeur est '~1" il permet d'adresser la mémoire au-delà des 64 mots adressables par l'instruction d'ordre AMT. Si cet élément binaire est validé, c'est-à-dire s'il a la valeur "1", l'adresse de la mémoire est une combinaison du contenu du rcgistre~ d'adressage m~moire 292, chargé par une instruction précédente, et des éléments binaires 11 à 16, repère ADMT, qui définissent une adresse d'un mot dans une page de la mémoire.
eb 11 à 16 - Repère ADMT. Ces éléments binaires donnent l'adresse d'un mot de la mémoire 298 , l'adresse est codée sur 6 éléments ~7~8~

binaires ce qui permet d'adresser un mot parmi 64 , si l'élément binaire 10 ~ la valeur "0" il s'agit d'un mot dont l'adresse, c'est-à-dire le numéro, est compris entre 0 et 63 ; si l'élément binaire 10 à la valeur "1" il s'agit d'un mot dont l'adresse est donnée par les éléments binaires 11 à 16 combinés avec le contenu du registre d'adressage mémoire 292 chargé par une instruction précédente.
eb 17 à 20 - Repère SCT~ Ces éléments binaires permettent de valider de 1 à 4 secteurs du mot d'adresse ADMT.
eb 21 à 36 - Repère P. Il s'agit d'un paramètre. Si l'élément binaire 45 ~ la valeur "1" le paramètre P est transféré sur le bus d'informations échangeur LIME pour être écrit en mémoire si l'élément binaire 4 à la valeur "1"~ Si l'élément binaire 45 à la valeur "0", les éléments binaires du paramètre sont combinés avec ceux de l'adresse ADl pour valider une adresse source si eb 4 à la valeur "1", ou une adresse destination si eb 4 a la valeur "0".
eb 37 à 44 - Repère SPH. Ces éléments binaires définissent un saut de phase à effectuer à la fin de l'instruction d'ordre AMT ;
. 20 la valeur du saut de phase est comprise entre 0 et ~ 127.-eb 45 - Repère BUS. Si sa valeur est "1" cet élément binaire autorise le transfert, sur le bus d'informations échangeur LIME, du paramètre P.
eb 46 - Repère CB. Si sa valeur est "1" cet élément binaire permet de valider le bus d'échanges LIE dans le sens module péri-phérique ou module d'échanges vers le dispositif logique de commande 26 , ceci se justifie en particulier dans le cas où
l'élément binaire 4 ~ la valeur "1", ce qui correspond à l'écritu-re dans la mémoire 298 d'une information issue d'un module péri phérique ou d'un module d'échanges. Si sa valeur est "0" cet élément binaire 46 permet de valider le bus d'échanges LIE dans le sens dispositif logique de commande vers un module périphérique z ou un module d'échanges , ceci se justifie en particulier si l'élément binaire 4 a la valeur "0" ce qui correspond à lire une information dans la mémoire 298 du module mémoire centrale 271 à destination d'un module périphérique ou d'un module d'échanges.
eb 47 - Inutilisé.
4~ AES . Cet ordre permet de transférer des informations d'une adresse source, repère ADl, vers une adresse destination, repère AD3.
eb 4 - Inutilisé, eb 5 à 8 - Repère ADl. Ces éléments binaires, définissent une adresse , combinés avec les éléments binaires du paramètre P, ils permettent de valider une adresse source pour le transfert des informations.
eb 9 - Repère A. Il autorise, si sa valeur est "1", le transfert dans l'accumulateur A des informations présentes sur le bus d'ineormations échangeur LIME.
eb 10 à 14 - Repère AD2. Ces éléments binaires définissent une adresse qui délivre une validation d'adresse source de données à tester.

eb 15 - Repère B. Il autorise, si sa valeur est "1", le transfert dans l'accumulateur B des informations présentes sur le bus d'informations échangeur LIME~
eb 16 à 20 - Repère AD3. Ces éléments binaires définissent une adresse ; combinés avec les éléments binaires du paramètre P, ils permettent de valider une adresse destination pour le transfert des informations.
eb 21 à 36 - Repère P. Il s'agit d'un paramètre qui a deux utilisa-tions, Si l'élément binaire 45 a la valeur "1" le paramètre est transféré sur le bus d'informations échan~eur LI~E pour être écrit à une adresse destination validée par AD3 ; les éléments binaires présents sur le bus d'informations échangeur LIME peuvent être - 83 ~

combinés avec ceux de AD3 pour effectuer des remises à "0", pour des mises à "1" de bascules ou pour une initialisation complète du dispositif logique de commande. Si l'élément binaire 45 a la valeur "0", les éléments binaires du paramètre sont combinés avec ceux de ADl pour valider des adresses sources qui sont les origines des informations ~ transferer.
eb 37 à 44 - Repère SPH. Ces éléments binaires définissent un saut de phase à effectuer ~ la fin de l'instruction d'ordre AES, la valeur du saut de phase est comprise entre 0 et ~ 127.
eb 45 - Repère BUS. Si sa valeur est "1" cet élément binaire autorise le transfert, sur le bus dlinformations échangeur LIME, du paramètre P
eb 46 - Repère CB. Si sa valeur est "1" cet élément binaire permet de valider le bus d'échanges LIE dans le sens module périphérique ou module d'échanges vers le dispositif logique de commande , si sa valeur est 0, le bu~ d'échanges LIE est validé
dans le sens contraire. Ceci est particulièrement intéressant pour rapatrier dans le dispositif logique de commande, pour les tester par exemple, des informations issues des modules d'échan-.20 ges. De ~ême il est possible d'écrire dans des modules d'échanges des informations provenant d'opérations logiques ou arithmétiques effec~uées par le dispositif logique de commande.
eb 47 - Inutilisé.
eb 48 - Pour toutes les instructions d'ordre TAN, OPE, AMT, AES
décrites ci-dessus l'élément 48, repère IMP à la même significa-tion , c'est l'élément binaire d'imparité. Si le nombre de "1"
du mot instruction est impair sa valeur est "0" , si le nombre de "1" du mot instruction est pair sa valeur est "1" afin de rétablir l'imparité du mot instruction.
La figure 19 représente le module d'échanges unités de sélection 31 de la figure 4. Ce module assure l'émission et la réception des messages entre les unités de sélection et ~L~7~2 la partie échangeur d'une unité de commande. Un registre 381 a son entrée reliée à la sortie d'une porte E~ 384 ayant une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresse LAE duquel il recoit une adresse ADl et une autre reliée à la ligne de commande LCE ; la sor-tie du registre 381 est reliée à l'entrée d'une porte ET 385 dont une autre entrée est reliée au bus d'adresses LAE duquel il reçoit une adresse ADl et une autre entrée reliée à la ligne de commande LCE ; la sortie de la porte ET 385 est reliée au bus d'échanges LIE. La sortie de registre 381 est également reliée à l'entrée d'adressage du multiplexeur 382 et du démultiplexeur 383. Le multiplexeur 382 a ses entrées reliées aux unités de sélection par des lignes de marquage LUl, LU3, LU5, LU7 qui sont des lignes doubles. Comme il a été dit précédemment, le central comporte soixante quatre unités de sélection divisées en quatre groupes ; les lignes de marquage LUl, LU3, LU5, LU7 sont reliées respectivement aux unités de sélection 0 à lS, 16 à 31, 32 à 47, 48 à 63 ; la sortie du multiplexeur 382 est reliée par une liaison entrée à un dispositif de détection des appels 386 et à un dispositif de détection des fautes 387. Le démultiplexeur 383 a ses sorties reliées à des lignes de marquage LU2, LU4, LU6, LU8 qui sont des lignes doubles , ces lignes de marquage sont reliées respecti-vement aux unités de sélection 0 à 15, 16 à 31, 32 ~ 47, 48 à 63 ;
l'entrée du démultiplexeur 383 est reliée à une liaison sortie LS. L'émission d'informations à destination des unités de sélec-tion d'un groupe se fait par une ligne de marquage, LU2 par exemple, qui est une ligne double, les informations ~tant envoyées simultanément sur les deux lignes de la ligne de marquage, et c:est la récepteur de l'unité de sélection concernée qui choisit une ligne. Les informations provenant d'une unité de sélection arrivent par une ligne de marquage, LUl par exemple, qui est une ligne double, et c'est le module d'échanges unité

~413~Z

de sélection qui choisit une ligne de la ligne de marquage.
Le registre 381, d'une capacité de deux éléments binaires, est chargé par le bus d'échanges LIE et adresse le mul-tiplexeur 382 et le démultiplexeur 383 ; le multiplexeur sélec~
tionne une ligne de marquage pour l'aiguiller sur la liaison entrée LE , le démultiplexeur sélectionne une ligne de marquage vers laquelle il aiguille la liaison sortie LS. Après chargement initial le registre 381 est un compteur permettant de réaliser une exploration temporelle du multiplexeur pour la détection des appels. Le dispositif de détection des fautes 387 traite les fautes apparaissant sur la liaison entrée LE et alerte, suivant le type de faute, le programme d'instructions de l'échangeur, sa sortie étant reliée au bus de test d'information TTI.
La liaison entrée LE est également reliée à un registre de mauvaise imparité 402, à un registre de non confirmation d'appel 403 et à une entrée d'une porte ET 405 ; la sortie de la porte ET 405 est reliée à un registre non bien reçu 404 ; la sortie du registre de mauvaise imparité ~ la réception 402 est reliée à une entrée d'une porte OU 407 et à une entrée d'une porte ET 408 , la sortie du registre de non conformation d'appel est reliée à une autre entrée de la porte OU 407 et à une entrée d'une porte ET 409 ; la sortie de registre non bien reçu 404 est reliée à une autre entrée de la porte OU 407 et à une entrée d'une porte ET 410. La sortie de la porte OU 407 est reliée par la liaison 374 à une entrée de la porte OU 373, figure 18.
Une autre entrée des portes ET 408, 409, 410, est reliée au bus d'adresses LAE duquel lesdites portes ET reçoivent une adresse AD2 ; la sortie de chacune des portes ET 408, 409, 410 est reliée au bus de test d'informations LTI~
La liaison entrée LE est aussi reliée à une entrée d'une porte ET 412 dont la sortie est reliée à une entrée d'une porte OU 414 , deux autres portes ET 411-413 ont également leur 1C~7~9~

sortie reliée à une entrée de ladite porte OU 414 dont la sortie es-t reliée par un fil 415 à une entrée d'un registre compteur 389.
Une mémoire microprogramme 388, qui est une mémoire vive, a une capacité de 16 mots de 16 éléments binaires, chaque mot contenant un ordre et son temps dlexécution ti 8j , la sortie de la mémoire microprogramme est reliée à une liaison ordres ORO à
laquelle elle délivre l'ordre correspondant au mot lu. Le registre compteur 389 a sa sortie reliée au circuit d'adressage de la mémoire microprogramme ; ce registre compteur progresse d'une unité après exécution de chaque ordre ; l'entrée du registre compteur est reliée à la sortie d'une porte ET 393 ayant une entrée reliée au bus d'échanges LIE, et une autre entrée reliée au bus d'adresses LAE qui lui délivre une adresse AD3.
Le registre compteur 389 a une entrée de remise à zéro Z
reliée à la liaison ordres ORD duquel elle reçoit un ordre de remise à zéro, ordre qui corxespond au mot 13 de la mémoire microprogramme , les ordres de la mémoire microprogramme seront donnés plus loin.

Un premier comparateur 391 et un deuxième comparateur 392 reçoivent chacun sur une entrée les signaux de temps Tl à T5 et Bl à B5, des signaux de temps programme TPR en fonction des temps chargés dans le registre temps d'appel. L'entrée du regis-tre temps d'appel 390 est reliée à la sortie d'une porte OU 396 ayant une entrée reliée à la sortie d'une porte ET 393 et une autre entrée reliés à la sortie d'une porte ET 398. La porte ET 397 re,coit sur une entrée les signaux de temps Tl à T5 et Bl à B5 et a une entr~e reliée par la ligne 399 ~ la sortie du dispositif de détection des appels 386. La porte ET 398 a une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE duquel elle reçoit une adresse ADl. La sortie du registre temps dlappel 390 est reliée à une entrée d'une porte ET 400 ayant une autre entrée reliée au bus d'adresses LAE

_ 87 _ z duquel elle reçoit une adresse ADl et une autre entrée reliée ~ la ligne de commande LCE ; la sortie de la porte ET 400 est reliee au bus d'échanges LIE. La porte ET 405 a une autre entrée reliée à la liaison ordre ORD dont elle reçoit l'ordre correspondant au mot 12 de la mémoire microprogramme. La porte ET 411 a une entrée reliée à la ligne 399 sortant du dispositi~ de détection des appels 386, et une autre entrée reliée à la liaison ordre ORD
de laquelle elle rec~oit les ordres correspondants aux mots 9, 10, 11 de la mémoire microprogramme 388. La porte ET 412 a une entrée reliée ~ liaison entrée LE, comme cela a été déjà dit, une autre entrée reliée à la liaison ordres ORD de laquelle elle rec~oit l'ordre correspondant au mot 4 de la mémoire microprogramme, et une autre entrée reliée par la ligne 394 à la sortie du premier comparateur 391 , la porte ET 413 a une entrée reliée à la liaison ordres ORD de laquelle elle re,coit l'ordre correspondant au mot 5 de la mémoire microprogramme et une autre entrée reliée par la ligne 394 à la sortie du premier comparateur 391. Un registre tampon d'échanges 420 est un registre ~ 37 éléments binaires ; il a une entrée parallèle reliée à la sortie d'une porte ET 421 ayant une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE duquel elle re~oit une adresse ADl et une autre entrée reliée à la ligne de commande LCE : une sorte parallèle du registre tampon d'échanges 420 est reliée à une entrée d'une porte E~ 422 ayant une autre entrée reliée au bus d'adresses LAE
duquel elle re~coit une adresse ADl et une autre entrée reliée à
la ligne de commande LCE , une entrée série du registre tampon d'~changes est rcliée à la sor-tie d'une por-te ET 423 ayant une entrée reliée ~ la l.iaison entrée LE et une autre entrée reliée à la liaison ordres ORD de laqùelle elle reçoit des ordres corres-pondants aux mots 5 et 6 de la mémoire microprograrnme 388 , une sortie série du registre tampon d'échanges est reliée ~ une entrée d'une porte ET 424 ayant une autre entrée reliée à la - 88 _ 1~7~9Z

liaison ordres ORD de laquelle elle reçoit des ordres correspon-dants aux mots 7 et 8 de la mémoire microprogramme , une porte ET 425 a une entrée reliée par la ligne 395 à la sortie de deuxi-ème comparateur 392 et une au-tre entrée reliée à la liaison ordres ORD de laquelle elle reçoit des ordres correspondants aux mots 3 et 10 de la mémoire microprogramme ; une porte ET 426 a une entrée reliée par la ligne 394 à la sortie du premier comparateur 391 et une autre entrée reliée à la liaison ordres 0RD de laquelle elle reçoit des ordres correspondants aux mots 1 et 2 de la mémoire microprogramme. La sortie de chacune des portes ET 424, 425, 426 est reliée à une entrée respective d'une porte OU 427 dont la sortie est reliée par la liaison sortie LS au démulti-plexeur 383.
Le registre tampon d'échanges 420 a un circuit d'adressa-ge écriture 428 tant pour l'écriture parallèle que l'écriture série, et un circuit d'adressage lecture 429 tant pour la lecture parallèle que la lecture série , les cleux circuits d'adressage sont reliés à la ligne d'adressage LAD qui délivre les adresses issues du module d'adressage direct et indirect 270 de la figure 15. Ces deux circuits d'adressage 428 et 429 permettent l'adressa-ge par secteur du registre tampon d'échanges.
Cha~ue mot de la mémoire microprogramme 388 comporte 16 éléments binaires ; chaque mot est constitué comme indiqué
ci-après :
éléments binaires 1 à 4 : ils définissent un ordre eh - repère FPE ; il valide la fin de la procédure d'échange eb - repère ATR ; il valide l'attente de réccption eb 7 à 16 - repère TMI , ces éléments binaire définissent le temps concerné par l'ordre contenu dans le mot correspondant~ Les éléments binaires 7 à 11 indiquent des signaux de temps B5 à Bl, les éléments binaires 12 ~ 16 indiquent des signaux de temps T5 à Tl.

- 89 _ ~L~'7~8~Z

Les différents ordres, codés sur les éléments binaires l à 4 sont les suivants :
1) EPER 1 - cet ordre impose l'envoi sur la liaison LS d'un signal d'imparité au temps défini par les éléments binaires 7 à 16 (repère TMI)o Le premier comparateur 391 effectue la comparaison de ce temps avec le temps correspondant aux signaux de temps Ti, Bj et délivre en sortie, sur la ligne 394 un signal qui est appli-qué sur la porte ET 426 qui re~coit d'autre part l'ordre EPER 1 ;
la porte ET 426 délivre un signal qui est appliqué sur la liaison sor~ie LS via la porte OU 427.
2) EPER 2 - cet ordre indique "bien recu" et impose l'envoi sur la liaison LS d'un signal de parité bonne. Après réception d'un message par la liaison entrée LE dont la parité est vérifiée à la réception, le premier comparateur 391 effectue la comparaison entre le temps donné par le mot d'ord:re EPER 2 et le temps corres-pondant aux signaux de temps Ti, Bj et délivre en sortie sur la ligne 394, un signal qui est appliqué sur la porte ET 426 qui est conditionnée par l'ordre EPER 2, et délivre un signal qui est appliqué sur la liaison sortie LS via la porte OU 427.
3) EPER 3 - cet ordre coxrespond ~ l'envoi d'un appel. Le registre temps d'appel 390 est chargé par le bus d'échanges LIE
via la porte ET 398 et la porte OU-396. Le deuxième comparateur 392 effectue la comparaison entre le temps donné par les éléments binaires 7 à 16 du mot d'ordre EPER 3 et le temps d'appel chargé
dans le registre temps d'appel 390, le temps d'appel correspon-dant bien entendu au numéro de l'unité de sélection que l'on désire appeler. Le deuxi~me comparateur d~livre sur la ligne 395, un signal qui est appliqué à la porte ET 425 qui est conditionnée par l'ordre EPER 3 , la porte ET 425 délivre un signal qui est appliqué sur la liaison sortie LS via la porte OU 427.
4) SYN - cet ordre permet l'attente de la coincidence entre le temps donné par les éléments binaires 7 ~ 16 et le temps donné

4~39'~

par les signaux Ti et Bj , lorsque le premier comparateur 391 détecte la coi'ncidence il délivre un signal qui est appliqué
à la porte ET 412 conditionnée par l'ordre SYN et le signal transmis par la liaison entrée LE. La porte ET 412 délivre, via la porte OU 414, un signal sur le fil 415 qui est relié à l'entrée avance du registre compteur 389 , ce signal provoque une avance dudit registre compteur pour adresser la séquence suivante dans la mémoire microprograrnme 388.
5) MAC 1 - cet ordre permet de ranger dans le registre tampon d'échanges 420 une inform~tion appliquée au multiplexeur 382 à cet effet l'ordre MAC 1 conditionne la porte ET 423 pendant un temps défini par les éléments binaires 7 à 16 de cet ordre.
En effet le premier comparateur 391 délivre un signal qui conditionne la porte ET 413 ~ui reçoit également 1'ordre MAC 1, et le signal délivre par ledit premier comparateur par les éléments binaires 7 à 16 du mot d'ordre MAC 1 , la porte ET 413 délivre un signal qui est appliqué via la porte OU 414 à l'entrée avance du registre compteur 389, et fait avancer ledit registre compteur.
6) MAC 2 - cet ordre permet de ranger dans le registre tampon d'échanges 420 une information appliquée au multiplexeur 382.
L'ordre MAC 2 conditionne la porte ET 423 , mais contrairement à
1'ordre MAC 1 il ne provoque pas 1'avance du registre compteur 389.
7) MAC 3 - cet ordre permet d'envoyer le contenu du registre tampon d'échanges 420 sur la liaison sortante LS, via la porte ct 424 ct la porte OU 427, la porte ET 424 ~tant conditiorlrl~c par l'ordre MAC 3.
8) MAC 4 - cet ordre permet d'envoyer le contenu du registre tampon d'échanges 420 sur la liaison sortante LS, via la porte ET 424 et La porte OU 427, la porte ET 424 étant conditionnée par l'ordre MAC 4.

9) FIP 1 - cet ordre permet, s'il y a confirmation d'appel par le dispositif de détection des appels 386 de ~aire avancer le registre compteur 389. A cet effet la porte ET 411 est conditi-onnée par l'ordre FIP 1 et le signal délivré par le dispositif de détection des appels , le signal sortant de la porte ET 411 est appliqué, via la porte oU 414, à l'entrée avance du registre compteur 389.
10) FIP 2 - cet ordre permet s'il y a confirmation d'appel par le dispositif de détection des appels 386 de faire avancer le registre compteur 389, comme indiqué pour l'ordre FIP 1, la porte ET 411 étant alors conditionnée par l'ordre FIP 2. De plus cet ordre provoque l'envoi d'un signal ~ur la liaison sortie LS
pour émission immédiate en ligne : à cet effet la porte ET 425 est conditionnée par l'ordre FIP 2 et par le signal sortant du deuxième comparateur 392 qui compare les signaux de temps Ti et Bj au contenu du registxe temps d'appel 390 chargé par le disposi-tif de détection des appels 386 via la porte ET 397 et le porte ou 396.
11) FIP 3 - cet ordre correspond à une fin d'appel en cas de réponse. Cet ordre fait avancer le registre compteur 389 s'il y a réponse à un appel. A cet effet l'ordre FIP 3 conditionne la porte ET 411 qui est également conditionnée en cas de réponse, par un signal émis par le dispositif de détection des appels 386~
12) FIP 4 - cet ordre sert à contrôler que le signal bien recu est parvenu au module d'échange en réponse à l'émission d'un mcssagc. Si cc signal n'cst pas rcçu la portc ET ~05 rcçoit l'ordre 12 et positionne à "1" le registre 404.
13) PEB - est ordre permet une remise ~ zéro du registre compteur 389 , il est appliqué à l'entrée remise à zéro Z
dudit registre compteur.

Le registre tampon d'échanges 42Q est divisé en quatre ~4~39'~, secteurs : SCO de huit éléments binaires, SCl de huit éléments binaires, SC2 de seize éléments binaires, SC3 de cinq éléments binaires, chaque secteur ayant une attribution déterminée , le secteur SCO indique le type et la fonction à remplir, le secteur SCl indique une v~ie temporelle et un multiplex sortant LR~, ou entrant LRE, des unités de sélection, le secte~r SC2 désigne une unité de sélection et un équipement dans ladite unités de sélec-tion, le secteur SC3 contient un message qui concerne les postes d'opératrices.
Les temps d'appel et de réponse sont différents selon qu'il s'agit de l'échangeur de l'unité de commande 4 ou de l'unité
de commande 5. On désignera l'échangeur de l'unité de commande 4 par ECH l et l'échangeur de l'unité de commande 5 par ECH 2.
Un temps d'appel tn correspond à l'unité de sélection n, que l'on désignera par USn, des groupes d'unités de sélection. Dans chaque temps d'appel tn est divisé en cinq temps Bl, ... B5, qui correspondent à :
Bl - Appel d'une unité de sélection vers l'échangeur ECHl (lignes de marquage LU 2, 4j 6, 8).
B2 - Appel de l'échangeur ECHl vers une unité de sélection (lignes de marquage LU l, 3, 5, 7) ou Appel d'une unité de sélection vers les deux échangeurs ECHl et ECH2 (lignes de marquage LU 2, 4, 6, 8 dans chaque module d'échanges).
B3 - Réponse de l'échangeur ECHl à l'unité de sélection (lignes de marquage LU l, 3, 5, 7) ou Réponse de l'unité de sélection à
l'échangeur ECH l (lignes de marquage LU 2j 4, 6, 8).
B4 - ~ppe~ de l'6changeur ECH2 vers une unit6 de s~lection (lignes de marquage IU l, 3, 5, 7) ou Appel d'une unité de sélection vers l'échangeur ECH2 (lignes de marquage LU 2, 4, 6, 8).
B5 - Réponse de lléchangeur EOEI 2 à l'unité de sélection (lignes de marquage LU l, 3, 5, 7) ou Réponse de l'unité de sélection à l'échangeur ECH2 (lignes de marquage LU 2, 4, 6, 8).

~7~8gZ

L'échangeur d'information entre un échangeur et les unités de sélection se fait de tl6 Bl à t23 B5 pour ~C~ l, de t24 Bl à t31 B5 pour ECH 2 , - l'élément binaire d'imparité est délivré en t23 B3 pour ECH 1 et en t31 B3 pour ECH 2.
On va indiquer maintenant le deroulement d'un échange.
A l'émission le dispositif logique de commande 26 de l'échangeur ECH 1 par exemple, vérifie la disponibilité du module d'échange unités de sélection, et effectue alors les opérations suivantes :
chargement de la mémoire microprogramme 388 qui contient alors sous forme d'ordres la procédure désirée à l'émission, chargement du registre tampon d'échanges 420 par le message à émettre, initialisation du numéro du groupe d'unités de sélection concerné
par le message en chargeant le registre 381 par ce numéro de groupe, initialisation du numéro d'unité de sélection à appeler par chargement du registre temps d'apE)el, initialisation du registre compteur 389 pour le déclenchement de la procédure d'échange.
A la réception le module dléchanges est alors en position attente de réception message , à cet effet la mémoire microprogramme 388 est chargée par une première microinstruction d'ordre FIP 2 (attente de réception). Dès réception de l'appel d'une unité de sélection le module d'échange se positionne en réception message.
La figure 20 représente le module d'échange entre les deux unités de commande 2~ de la figure 4. Ce module assure l'C~chanye des informations entre une unit~ de commande dite "maître" et une unité de commande dite "esclave", il y a donc un module d'échanges dans chaque unité de commande 4 et 5, puisque ces unités de commande sont identiques et que chacune d'elles peut être "maître", l'autre étant "esclave". Ces informations concernent essentiellement la partie multienregistreur, et le 1~74~

module traducteur 32 figure 4~ De plus ledit module d'échange entre les deux unités de command~s 29 assure également l'échange d'informations entre l'unité de commande à laquelle il appartient et l'organe de contrôle 7 du central (figure 1). Dans ce module on retrouve, comme dans le module d'échanges unités de sélection représenté à la figure 19, tout un ensemble d'organes destinés ~ la commande de procédure du module , ces organes sont donc désignés par les mêmes repères que ceux utilisés à la figure 19, puisqu'ils ont même fonction. On trouve donc : une mémoire microprogramme 388, le registre compteur 389, la porte ET 393 ayant une entrée reliée au bus d'information échangeur LIME et une entrée reliée au bus d'adresses LAE ; un premier comparateur 391, un deuxième compara-teur 392, un registre temps d'appel 390, une porte OU 396, deux portes ET 397, 398, une porte ET 400, un dispositif de détection des appels 3~36, un dispositif de détection des fautes 387, trois portes ET 411, 412, 413, une porte OU 414, un registre de mauvaise imparité à la réception 402, un registre de non confirmation d'appel 403, un registre non bien re~u 404, trois portes ET 408, 409, 410, une porte OU 407 dont la sortie est reliée à la porte OU 373, figure 18, par la liaison 375, deux portes ET 405, 410.
Les ordres de la mémoire microprogramme 388 sont les mêmes que ceux décrits précédemment. Un premier aiguilleur 440 re~oit des informations soit d'une autre unité de commande par les lignes d'échanges ELM 1 et ELM 3, soit de l'organe de contrôle 7 par les lignes de contrôle LC 1 et LC 3, la sortie du premier aiguil leur se faisant sur la liaison entrante LE , un deuxième aiguilleur 441 envoie des informations soit à une autre unité de commande par les lignes d'échanges ELM 2 et ELM 4, soit à l'organe de contrôle par les lignes de contrôle LC2 et LC4 ; les informations sont appliquées à l'entrée du deuxième aiguilleur par la liaison sortie LS. Chaque aiguilleur est relié au bus d'adresses LAE

dont il reçoit une adresse AD3 , chaque aiguilleur est de plus 1~79~ Z

commandé par les ordres 6, I ou 8 issus de la mémoire micropro-gramme 388, la liaison ordres ORD délivrant respectivement un ordre, 6, 1, 8 à une entrée d'une porte OU 442 dont la sortie est reliée ~ une entrée de commande de chaque aiguilleur. Un registre 443 à huit éléments binaires a une ligne de sortie AME
sur laquelle on trouve des signaux AME 9 à AME 16 , l'entrée du registre 443 est reliée à la sortie d'une porte ET 444 ayant une entrée reliée au bus d'échanges LIE et une entrée reliée au bus d'adresses LAE dont elle reçoit une adresse AD3. Les signau~
de sortie AME 9 et AME 16 servent à commander l'écriture ou la lecture du registre d'entrée 445, de la mémoire d'échanges 446, du registre de sortie 447.
Le re~istre d'entrée 445 a son entrée reliée à la sortie d'une porte OU 448 dont une entrée est reliée à la sortie d'une porte ET 449 et une autre entrée est xeliée à la sortie d'une porte ET 450. Une entrée de la porte ET 449 est reliée à la liaison entrée LE et une autre entrée est reliée à la liaison ordres ORD dont elle recoit les ordres 5 et 6 ; une entrée de la porte ET 450 est reliée par un inverseur 451 à la ligne d'ordres ORD. La sortie du registre d'entrée 445 est reliée à une entrée d'une porte ET 452 ayant une autre entrée reliée à la ligne de sortie AME dont elle re,coit un signal AME 9. La sortie de la porte ET 452 et la sortie d'une porte ET 453 sont reliées respectivement à une entrée d'une porte OU 454 , une entrée de la porte ET 453 est reliée au bus d'écharges LIE, une autre entrée est reliée au bus d'adresses LAE dont elle reçoit une adressc ~Dl, ct unc autrc en-tr~e cs~ rclif~c ~ la ligne dc commande LCE , enfin une dernière entrée est reliée ~ la ligne de sortie AME dont elle reçoit un signal ~ME 15. La sortie de la porte OU 454 est reliée ~ l'entrée de la mémoire d'échanges 446 d'une capacité de seize mots de seize éléments binaires.
L'adressage de la mémoire d'échanges 446 est effectué par un ~74~Z

circuit comprenarlt une porte ET 456, un registre compteur 457, une porte ET 458, une autre porte ET 459, une porte OU 460~
Une entrée de la porte ET 4S6 est reliée au bus d'échanges LIE
et une autre entrée est reliée au bus d'adresses LAE par lequel elle re~oit une adresse AD3 , une entrée avance du registre compteur 457 est reliée par le fil 415 à la sortie de la porte OU 414. Une entrée de la porte ET 458 est reliée par un inverseur logique 461 à une entrée de la porte ET 459 et à la ligne de sortie AME qui délivre le signal AME 14 ; une autre entrée de la porte ET 459 est rRliée à la ligne d'adressage LAD issue du module d'adressage direct et indirect 270 de la figure 15~ La sortie de la mémoire d'échanges 446 est reliée d'une part à une porte ET 462 et d'autre part à une porte ET 463. Une entrée de la porte ET 462 est reliée à la ligne de sortie AME dont elle re~oit un signal AME 16 et une autre entrée est reliée au bus d'adresses LAE dont elle reçoit une adresse ADl ; une troisième entrée est reliée à la ligne de commande LCE , la sortie de la porte ET 482 est reliée au bus d'échanges LIE. Une entrée de la porte ET 463 est reliée à la ligne de sortie AME dont elle re~oit un signal AME 10 ; la sortie de la porte ET 463 est reliée à l'entrée du registre 447 dont la sortie est reliée à une entrée d'une porte ET 464 ayant une autre entrée reliée à la ligne de sortie AME dont elle re~oit un signal AME 11 ; la sortie de la porte ET 464 est reliée par le fil 465 à une entrée de la porte ET 450, ce qui permet d'écrire dans le registre d'entrée 445 l'invormation sortant du registre de sortie 447.
Comme dans le module d'échanges unités de sélection de la figure 19 on retrouve un circuit comprenant trois portes ET 424, 425, 426, une porte OU 427 dont la sortie est reliée par la liaison sortie LS au deuxième aiguilleur 441 , une entrée de la porte ET 424 est reliée à la sortie de la porte ET 464 ; les autres entrées des portes ET sont reliées de la même manière que 1C~7'~ Z

dans la figure 19.
Comme il a été indiqué les unités de commande 4 et 5 dialoguent entre elles par l'intermédiaire des lignes d'échanges ELM ; ce dialogue s'effectue dans le temps à des instants précis d'une trame. Ainsi l'unité de commande 4 appelle l'unité de commande 5 à l'instant défini par to B2 et l'unité de commande 5 répond à l'instant to B3. L'unité de commande 5 appelle l'unité
de commande 4 ~ l'instant tl6 B2 et l'unité de commande 4 répond en tl6 B3. Les informations sont échangées dans la trame qui suit l'appel, de to Bl à t31 B2. L'unité de commande ayant émis un appel et re~cu une réponse se positionne en émission, ce qui signifie que le module d'échange entre les deux unités de commande 29 émet dès qu'il y a déroulement du microprogramme contenu dans la mémoire microprogramme 388 dudit module. De même lè module de liunité de commande ayant recu et pris en compte un appel, se met en position réception et sa mémoire micro-programme 388 délivre le microprogramme de réception. A l'émission le contenu de la mémoire 446 est émis sur la liaison sortie LS
puis sur la liaiso~ d'échanges ELM 2 , ~ la réception les infor-mations arrivent par la liaison d'échanges ELM 1 et sont envoyéesdans la mémoire d'échanges 446 par la liaison entrée LE via le registre d'entrée 445.
Les échanges avec l'organe de contrôle 7 par les lignes de contrôle LC se font de la même manière, mais les instants d'appel et de réponse sont différents.
La figure 21 représente le module d'écharge réseau de conncxion 30 de la figure 4. Ce module assure la -transmission des échanges entre le réseau de connexion 1 (figure 1) et la partie échangeur 9 d'une unité de commande. Le module d'échange réseau de connexion comprend un registre 470 d'une capacité de trente-deux éléments binaires , le registre est divisé en quatre secteurs 11écriture dans chaque secteur se fait par l'intermédiaire d'une -- g8 --porte ET 475, 476, 477, 478.
Les portes ET 471, 472, 473, 474 ont toutes une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE et qui en re,coit une adresse ADl, une autre entrée reliée à la ligne de commande LCE et qui en reçoit l'élément binaire 27, et une autre entrée reliée à la ligne dladressage LAD
qui délivre à chaque porte ET un signal correspondant au secteur du registre relié à la sortie de la porte ET correspondante.
De même les portes ET 475, 476, 477, 478 ont chacune une entrée reliée à un secteur déterminé du registre 470 ; elles ont toutes une entrée reliée à la ligne de commande LCE et qui en reçoit l'élément binaire 21, une entrée reliée au bus d'adresses LAE et qui en reçoit une adresse ADl, une entrée reliée à la ligne d'adressage LAD qui délivre à chaque porte ET un signal correspondant au secteur auquel elle est reliée. La sortie de chaque porte ET-457, 476, 477, 478 est reliée au bus d'échanges L~E. Le registre 470 a une entrée série reliée à la sortie d'une porte ET 479 ayant une entrée reliée à la ligne d'ordre OLX 2 , ; la sortie série du registre 470 est reliée à une entrée d'une porte ET 480 dont la sortie est reliée à la ligne d'ordre OLX 1.
Les deux lignes d'ordres OLX 1 et OLX 2 constituent la ligne d d~ordre OLX de la figure 1 , la ligne d~ordre OLX 1 délivre des informations au réseau de connexion 1 et la ligne d'ordre OLX 2 achemine vers le module d'échange réseau de connexion les informa-tions émises par le réseau de connexion~ Un dispositif de positionnement 482, qui commande l'émission ou la réception du registre 470, a une sortie ~mission reli~e par le fil 483 à une entrée de la porte ET 480, et une sortie réception reliée par le fil 484 à une entrée de la porte ET 479 ; le dispositif de positionnement 482 a une entrée reliée au bus d'adresses LAE et une autre entrée reliée a la base de temps 6 dont elle re~coit les signaux ti et Bj.

_ 99 _ ~7~8C~Z

Un registre fin d'échanges 487 a sa sortie reliée à
l'entrée d'une porte ET ~90 et son entrée est reliée à la ligne d'ordre OLX 2 , un registre d'imparité 486 a sa sortie reliée à llentrée d'une porte ET 491, et son entrée est reliée à la li~ne d'ordre OLX 2 , un registre non bien re,cu 489 a sa sortie reliée -à l'entrée d'une porte ET 492, et son entrée est reliée ~ la ligne d'ordre OLX 2. Une autre entrée de chacune des portes ET 490, 491, 492 est reliée au bus d'adresses LAE duquel elles re,coivent une adresse AD2 ; la sortie de chacune des portes ET 490, 491, 492 est reliée au bus de test d'informations LTI. La sortie de chacun des registres 487, 488, 489 est reliée respectivement à une entrée d'une porte OU 493 dont la sortie est reliée, par la liaison 376, à une entrée de la porte OU 373 de la figure 18, Le registre 470 est donc accessible en parallèle tant en entrée qu'en sortie par le bus d'échange LIE ; chaque secteur correspond à une fonction bien déterminée en ce qu1 concerne les échanges avec le réseau de connexion.
Un secteur SCO de 4 eb accessible par les portes ET
471, 475 est réservé au type de fonction.

Un secteur SCl de 12 eb accessible par les portes ET 472, 476 est réservé pour le demandeur au numéro d'unité de sélection, au numéro de voie temporelle et aux numéros des multi-plex entrant et sortant qui relient l'unité de sélection au réseau de connexion.
Un secteur SC2 de 12 eb accessible par les portes ET 473, 477 est réservé, pour le demandé, au numéro d'unité de sélection, au numéro de voie temporelle et aux numéros de multiplex entrant et sortant qui relient l'unité de sélection au réseau de connexion.
Un secteur SC3 et 4 eb accessible par les portes ET
474, 478, réservé aux fautes de connexion sur réponse du réseau de connexion.
L'émission d'un message vers le réseau de connexion 1~7~

comporte tout d'abord le chargement en parallèle du registre 470, les informations composant le message étant acheminées par le bus d'échanges LIE, pUiS la porte ET 480 est commandée à l'émis-sion par le dispositif de positionnement 482, l'émission étant commandée au temps défini par tl5 B5 le contenu du registre 470 est transmis en série sur la ligne d'ordre OLX 1 , l'émission a lieu de tl5 B5 à t22 B2, un élément binaire du registre 470 étant émis à chaque temps Bl, B2 ... B5. Une bascule d'imparité

permet de controler l'imparité du message émis sur la ligne d'ordre OLX 1, si l'imparité est mauvaise il y a émission d'un élément binaire supplémentaire en fin de message pour rétablir la bonne parité. Le réseau de connexion contrôle également la bonne parité du message à l'arrivée ; si cette parité est correcte, le réseau de connexion renvoie par la ligne d'ordre OLX 2 un élément binaire de bonne réception qui vient positionner à "0"
le registre non bien rec~u 489 , si la parité n'est pas correcte le registre non bien reçu est positionné ~ 1 et cette indication est envoyée sur le bus de test d'information LTI via la porte ET
492 ; le bloc opérateur représenté figure 16, prend cette indication en considération, indication qui signifie que le message a été mal re~cu par le réseau de connexion, et qu'il faut donc le renvoyer. Le fonctionnement en réception d'nn message venant du réseau de connexion est le suivant : dans une première phase le module d'échange réseau de connexion est automatiquement positionné en réception dès le début de la trame qui suit celle pendant laquelle un message a été émis vers le réseau de connexion , pour cela le dispositif de positionnement 482 commandc la portc ET
- 479 dès le début de la trame. Lorsque le message arrive, en provenance du réseau de connexion, par la ligne d'ordre OLX 2, il est rangé dans le registre 470 pendant la durée de réception, c'est-à-dire du temps tl5 B5 au temps t22 B2. Un contrôle d'impa-rité est effectué à la réception du message ; si l'imparité est ~7~

correcte le registre fin d'échange ~87 délivre en fin de réception un signal de fin d'échange de valeur "1" et le regïstre d'imparité
488 délivre un signal de valeur "0" : 5i l'imparité est mauvaise le registre fin d'échange 487 délivre un signal de valeur "0", et le registre d'imparité 488 délivre un signal de valeur "1", et ces signaux sont transmis au bloc opérateur, via le bus de test d'informations LTI, qui commandera le renouvellement de l'opéra-tion d'échange, c'est-à-dire l'émission du message vers le réseau de connexion. Lorsque la réception du message venant du réseau de connexion est correcte, le contenu du registre 470 est, dans une deuxième phase, transféré sur le bus d'échanges LIE et les informations sont rangées dans le module mémoire centrale 271 de la figure 15.
La figure 22 représente le .module traducteur 32 de la figure 4. Ce module assure le stockage des informations nécessai-res à la partie multienregistreur pour l'établissement et la rupture des différents types de communications acheminées par le central téléphonique. A cet effet, le module est essentiellement composé de mémoires de traduction où sont enregistrées les données, c'est-~-dire les informations concernant le réseau téléphonique et les abonnés du central. Pour un abonné, ces données sont ~ son adresse de raccordement, c'est-à-dire le numéro de l'unité de sélection auquel il est raccordé et le numéro d'équipement dans cette unité de sélection, et les di~férentes discriminations pouvant le concerner, telles que :
transféré, non équipé, etc. De meme pour un multiplex ces données sont : le num~ro de l'unit~ de s~lection e-t le num~ro de l'~quipe-ment, dans ladite unité de sélection, auquel le multiplex est relié. Autour des mémoires de traduction on trouve une logique d'accès permettant d'accéder aux informations rangées dans lesdites mémoires de traduction, ladite logique d'accès étant elle-même accessible par le dispositif logique de commande 7~ Z

représenté figure 14. Les mémoires de traduction doivent être accessibles en lecture afin que les informationsqui y sont rangées puissent être utilisées par la partie multienregistreur ' les mémoires de traduction doivent également être accessibles en écriture afin de modifier les informations qui y sont rangées.
En effet, ces informations dépendent de l'imp'antation géographi-que du central téléphonique et des conditions d'exploitation dudit central , ces informations doivent pouvoir être modifiées, à
partir du Centrede Traitement des Informations CTI auquel le central téléphonique est relié àr l'intermédiaire de l'organe de contrôle 7 de la figure 1, de fa~on à permettre des change-ments dans l'acheminement des conversations ou des altérations temporaires des discrimination. Le centre de Traitement des Informations qui possède une réplique exacte des mémoires de traduction est également chargé du chargement et de la surveillan-ce des mémoires de traduction.
Le module traducteur représenté schématiquement figure 22 est constitué par les mémoires de traduction MTl à MTn reliées chacune au bus d'échanges LIE, à la ligne de commande LCE et au bus d'adresses LAE, ~ un circuit de synchronisation 498 et à un circuit de sélection d'adressage SAD, circuits qui sont également reliés au bus d'échanges LIE, à la ligne de commande LCE et au bus dladresses LAE. Une liaison de sélection de zones mémoires 499 relie le circuit de synchronisation 498 à chacune des mémoires de traduction , une liaison de synchronisation 500 relie le circuit de synchronisation à chacune des mémoires de traduction. Une liaison de sélection de mémoire 501, à n fils, relie le circuit de sélection d'adressage SAD aux mémoires de traduction, chacun des fils 1 à n reliant ledit circuit de sélection d'adressage ~ une mémoire de traduction, respectivement MTl à MTn. Une liaison 520 relie le circuit de synchronisation 498 au circuit de sélection d'adressage SAD. Le circuit de ~C174~9Z

sélection d'adressage SAD est également relié aux mémoires de traduction MTl à MTn par une liaison d'adressage géographique SAG et par une liaison d'adressage fonctionnel SAF.
La figure 23 représente une mémoire de traduction et le circuit de synchronisation 498 de la figure 22, et la figure 24 représente le circuit d'adressage SAD de ladite figure 22.
Dans la figure 23, une mémoire de traduction comporte une mémoire tampon d'informations MTI et une mémoire à circula-tion d'informations MCI , la sortie de la mémoire tampon d'infor-lC) mations MTI est reliée à une entrée d'une porte ET 5Q2 dont lasortie est reliée à l'entrée de la mémoire à circulation d'infor-mations MCI , la sortie de la mémoire à circulation d'informa-tions MCI est reliée à une entrée d'une porte ET S03 dont la sor-tie est reliée à une entrée d'une porte ET 504 la sortie de la porte ET 504 est reliée à une entrée d'une porte OU 506 dont la sortie est reliée à l'entrée de la mémoire tampon d'informations MTI. Une porte ET 505 a une entrée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE, et une autre entrée reliée à la ligne de commande LCE , la sortie de la porte ET 505 est reliée à une autre entrée de la porte OU 506. Une porte ET
507 a une entrée reliée au bus d'échanges LTE, une autre entrée reliée au bus d'adresses LAE et une autre entrée reliée à la ligne de commande LCE , la sortie de la porte ET 507 est reliée à un compteur 508 également relié au bus d'adresses LAE et à la ligne de commande LCE , ledit compteur 508 recoit également le signal l'horloge ~ , la sortie du compteur 5068 est reliée à un circuit d'adressage de la memoire -tampon d'inormations MTI. La sortie de la mémoire tampon d'informations MTI est reliée à une entrée d'une porte ET 509 ayant une autrP entrée reliée à la ligne de commande LCE et une autre entrée reliée au bus d'adresses LAE , la sortie de la porte ET 509 est reliée au bus d'échanges LIE.
La sortie de la mémoire tampon d'information MTI est également -- 10~ --~.~'74~9'~

reliée ~ une entrée d'un bloc comparateur 510 constitué de quatre comparateurs ; le bloc comparateur est relié à la sortie d'une porte ET 511 ayant une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE ; le bloc comparateur 510 rec~oit de la porte ET 511 un signal de masquage de sorte qu'une comparaison est effe`ctuée sur un, deux, trois ou quatre comparateu.rs selon le signal de masquage reçu~ Une autre entrée du bloc comparateur est reliée à la sortie de la mémoire à
circulation d'informations MCI. La sortie du bloc comparateur est reliée ~ une entrée d'une porte ET 512 dont une autre entrée est reliée, par la liaison d'adressage fonctionnel SAF, au circuit de sélection d'adressage SAD , la sortie de la porte et 512 est reliée à une entrée d'une porte OU 513 dont une autre entrée est reliée, par la liaison d'adressage géographique SAG, au circuit de sélection d'adressage SAD~ La sortie de la porte OU 513 est reliée à une entrée d'une porte ET 514 dont une autre entrée est reliée, par un fil de la liaison de sélection de mémoire 501, au circuit de sélection d'adressage SAD. La sortie de la porte ET 514 est reliée à une entrée de la porte ET 504, ~ une entrée de la porte ET 502 et à une entrée de la porte ~T
503 , le signal délivré par ladite porte ET 514 es~ appelé
signal de coincidence. Une porte ET 518 a une entrée reliée au circuit de synchronisation 498 par la liaison de synchronisation 500 est une autre entrée reliée par câblage à 2047, ce nombre étant l'adresse du dernier mot de la mémoire à circulation d'informations MCI , la sortie de ladite porte ET 518 est reliée à l'entrée d'un compteur d'adresse 519 dont la sortie est reliée au circuit d'adressage de la mémoire à circulation d'informations MGI, ledit compteur d'adresses 519 recevant un signal d'horloge ~/4. Le circuit de synchronisation 498, qui est commun à toutes les mémoires de traduction, comporte une porte ET 515 a trois entrées reliées respectivement au bus d'échanges LIE, au bus 7~2 d'adresses LAE et à la ligne de commande LCE , la sortie de ladite porte ET 515 est reliée à l'entrée d'un compteur 516 ayant une sortie reliée à une entrée d'un comparateur 517 et une sortie reliée, par la liaison de sélection de zones mémoires 499, à la mémoire à circulation d'informations MCI, ladite liaison de sélection de zones mémoire 499 étant également utilisée pour relier le compteur 516 à toutes les mémoires à circulations d'informations MCI des mémoires de traduction MTl à MTn. La liaison 520 relie également le compteur 516 au circuit de sélec-tion d'adressage SAD. Une autre entrée du comparateur 517 estreliée, par cablage, à 2047. La liaison de synchronisation 500 relie la sortie du comparateur 517 à toutes les portes ET 518 des mémoires de traduction MTl à MTn~ La mémoire tampon d'infor-mations MTI a une capacité de 16 mots de 16 éléments binaires et la mémoire à circulation d'informations MCI a une capacité de 2048 mots de 16 éléments binaires, les mots étant numérotés de 0 à
2047, et elle est divisée en quatre zones mémoires de 512 mots , chaque mémoire à circulation d'informations MCI est spécialisée pour un ou plusieurs types de traductions donnés. Le signal délivré àr le compteur 516, et transmis par la liaison de sélec-tion de zones mémoire 499, permet de sélectionner, dans les mémoires à circulation d'in~ormations MCI, une zone mémoire, ledit signal étant un numéro de zone mémoire. La liaison de synchroni-sation 500 permet d'envoyer à toutes les mémoires à circulation d'informations MCI un signal de synchronisation pour synchroniser leurs compteurs d'adresses 519.
La figure 24 représente le circuit de sélection d'adressa-ge SAD commun à toutes les mémoires de traduction. Une porte ET
530, a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE, a sa sortie reliée à 1'entrée d'un registre numéro de mot RNM dont 1 la sortie est reliée à une entrée d'un comparateur 531 , une - 106 ~

~:379t89Z

autre entrée dudit comparateur 531 est reliée, par la liaison 520 à la sortie du compteur 516 (figure 23), et la sortie dudit comparateur est reliée à une entrée d'une porte ET 533 dont une autre entrée est reliée au bus d'adresses LAE ; la sortie de la porte ET 533 est reliée à une entrée d'une porte OU 535. Une porte ET 534, a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE ~t à la ligne de commande LCE, a sa sortie reliée à l'entrée d'un registre d'adressage géographique RAG dont la sortie est reliée à une entrée d'un comparateur 539. Une porte ET 532, a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE, a sa sortie reliée à l'entrée d'un registre d'adressage fonctionnel RAF dont la sortie est reliée, d'une part, à une entrée d'une porte ET 537 et, d'autre part à
une entrée d'un comparateur 538. Ladite porte ET 537 a deux autres entrées reliées respectivement au bus d'adresses LAE et à
la ligne de commande LCE ; la sortie de la porte ET 537 est reliée à l'entrée d'une mémoire de sélection d'adressage MES dont la sortie est reliée à une autre entrée du comparateur 538. Un compteur dladressage 536 a sa sortie reliée au circuit d'adressage de ladite mémoire de sélection d'adressage MES et à une entrée du comparateur 539 ; ledit compteur d'adressage reçoit le signal d'horloge h2. La sortie du comparateur 538 est reliée par la liaison d'adressage fonctionnel SAF à une entrée d'une porte OU
540 , la sortie du comparateur 539 est reliée par la liaison d'adressage géographique SAG à une autre entrée de la porte OU 540 dont la sor-tie est reliée à une entrée d'un compteur de memoires de traductlon 541 qui reçoit le signal d'horloge~3 et dont la sortie est reliée, par la liaison de sélection de mémoire 501, à la porte ET 514 (figure 23) de chaque mémoire de traduction.
Le capacité de la mémoire de sélection d'adressage est de 256 mots de 16 éléments binaires.

_ 107 -7~Z

Le registre numéro de mot RNl est chargé par le bus d'échanges LIE et le numéro de mot qu'il délivre est comparé, dans le comparateur 531, au numéro délivré par le compteur 516 (figure 23) , si la comparaison est bonne, le comparateur 531 délivre un signal de validation de sélection de mot au registre d'adressa-ge géographique RAG, via la porte ET 533 et la porte OU 535.
Une mémoire de traduction, représentée figure 23, est accessible soit en adressage direct, soit en adressage indirect.
En adressage direct, le premier mot à reconnaître est chargé dans le registre numéro de mot RNM ; le signal de sélection de mot délivré par le comparateur 531 autorise le chargement du registre d'adressage géoyraphique RAG dont la sortie est comparée, dans le comparateur 539, a l'adresse délivrée par le compteur d'adressage 536. Si la comparaison est bonne, le comparateur 539 délivre un signal de sélection géographique qui autorise, via la porte OU
540, la sortie du signal du compteur de mémoire de traduction 5~1 qui adresse une mémoire de traduction. Le signal de sélec-tion géographique délivré sur la liai.son d'adressage géographique SAG ~ la porte OU 513, figure 23, et associé au signal délivré
par le compteur de mémoire de traduction 541, fournit un signal de coincidence, en sortie de la porte ET 514 (figure 23), de la mémoire de traduction adressée par le signal sortant dudit compteur de mémoire de traduction ; ledit signal de coincidence autorise, dans ladite mémoire de traduction, le transfert du contenu de la mémoire à circulation d'informations MCI dans la mémoire tampon d'informations MTI qui est alors accessible en sortie par le bus d'~changes LIE. En adressage indircct, encore appelé adressage par le contenu, chaque mémoire à circulation d'informations MCI du module de traduction étant spécialisée peut être sélectionnée par un adressage fonctionnel. A cet effet, le registre d'adressage fonctionnel RAF est chargé par le bus d'échanges LIE, par un signal déterminant le type de fonction 79~ 2 recherchée. Le signal sor-tant du registre d'adressage fonctionnel RAF est comparé, dans le comparateur 538, avec le contenu de chaque mot de la mémoire de sélection d'adressage MES , lorsqu'il y a concordance entre le signal sortant du registre d'adressage fonctionnel RAF et le contenu d'un mot de la mémoire de sélection d'adressage MES, le comparateur 538 délivre un signal sur la liaison d'adressage fonctionnel SAF, signal qui est appliqué à
toutes les mémoires de traduction MTl à MTn. Puis, on inscrit, dans les mémoires tampon d'informations MTI, à partir du bus d'échanges LIE, le ou les mots que l'on désire sélectionner et l'on effectue une comparaison, dans chaque mémoire de traduc-tion, entre le contenu de chaque mot de la mémoire tampon d'infor-mations et chaque mot de la mémoire à circulation d'informations MCI qui est adressée par son compteur d'adresses 519, (figure 23) la comparaison est effectuée par le bloc comparateur 510 sur 1, 2, 3 ou 4 secteurs du mot, le nombre de secteurs étant donné par le signal délivré par la porte ET 511. Lorsque la comparaison est positive, le bloc comparateur 510 délivre un signal qui est transmis, via la porte ET 512 et la porte OU 513 à la porte ET 514 ; seuls la porte ET 514 de la mémoire de traduction qui est adressée par le compteur de mémoires de traduction 541 (figure 24) délivre un signal de coincidence qui permet le transfer-t, dans la mémoire tampon d'informations, des mots sélectionnés dans la mémoire à circulation d'informations.
Les deux types d'adressage, direct et indirect, permet-tent des opérations de lecture, ou d'écriture, dans une mémoire à circulation d'informations, par groupes de 1 à 16 mots.
La figure 25 représente le modu~e mémoire auxiliaire 34 de l'échangeur. Ce module permet, en cas de défaillance du Centre de Traitement des Informations CTI, une mémorisation des taxes relatives aux abonnés du central~ Le module mémoire auxiliaire comporte un bloc m~moire constitué de trois mémoires 3L~7~B~Z

550, 551, 552, e-t une interface secours de taxation IST d'une capacité d'un mot de 16 éléments binaires. Les mémoires 550, 551, 552 sont du même type que la mémoire 35 (~igure 6a) et ont chacune une capacité de 4096 mots de 17 éléments binaires, dont un élément binaire d'imparité. L'interface secours de taxation IS~ assure l'inter~ace entre le bloc mémoire et le bus d'échanges LIE. Une porte ET 553 a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE , la sortie de ladite porte ET 553 est reliée à

une entrée de chacune des quatre portes ET 554, 555, 556, 557 dont les sorties sont reliées respectivement à une entrée secteur des mémoires 550, 551, 552 , une autre entrée de chacune des portes ET 55~, 555, 556, 557 est reliée à la sortie d'un registre d'adressage secteur RAS qui délivre un signal à une ou plusieurs desdites portes ET 554 à 557, autorisant ainsi l'écriture dans les mémoires de 1, 2, 3 ou 4 secteurs du mot acheminé par le bus d'échanges LIE. Le registre d'adressage secteur RAS a son entrée reliée ~ la sortie d'une porte ET 558 ayant une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE. Url registre d'adressage mémoire RAC, utilisé pour adresser les mémoires tant à l'écriture qu'~ la lecture, a sa sortie reliée au circuit d'adressage 559 des mémoires 550, 551, 552, et son entrée reliée ~ la sortie d'une porte ET 560 ayant une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE. Les mémoires 550, 551, 552 ont également une entrée "imparité" correspondant à un élément binaire de chaque mot , cette entrée "imparité" est reliée à la sortie d'un gén~ra-teur d'imparité 561 dont l'entrée est reliée à la sortie de la porte ET 553. Le générateur d'imparité permet, lors de l'écriture d'un mot en mémoire, dlécrire s'il y a lieu, un élément binaire d'imparité dans l'élément binaire dix sept dudit mot.
Les mémoires 550, 551, 552 ont une sortie "mot" pour ~S~i7~89~

16 eb, et une sortie "imparité" pour l'élément binaire d'imparité.
La sortie "mot" est reliée ~ une entrée d'une porte ET 562 ayant deux autres entrées reliées respectivement à la ligne de commande LCE et au bus d'adresses L~E , la sortie de la porte ET 562 est reliée à l'entrée de l'interface secours de taxation IST, et à un contrôleur d'imparité 563 qui est également relié ~ la sortie "imparité" des mémoires 550, 551, 552 , la sortie dudit contrôleur d'imparité est reliée à une entrée d'une porte ET 564 dont une autre entrée est reliée au bus d'adresses LAE ; la sortie de la porte ET 564 est reliée au bus de test d'informations LTI
de l'échangeur, En cas de mauvaise imparité à la lecture d'un mot des mémoires 550 à 552, il y a positionnement à "1" d'une bascule de faute dans le contrôleur d'imparité, et ladite bascule peut être lue en envoyant une adresse sur l'entrée de la porte ET 564 raccordée au bus d'adresses LAE. En sortie de l'interface secours de taxation IST, chaque secteur de 4 eb d'un mot est relié
à une entrée d'une porte ET 565, 566l 567, 568, dont une autre entrée est reliée à la sortie du reg:istre d'adressage secteur RAS
~; qui permet la lecture d'un, deux, trois ou quatre secteurs. La sortie de chacune des portes ET 565, 566, 567, 568 est reliée au bus d'échanges LIE.
Lors de la description qui précède, on a indiqué que certains organes étaient reliés à un pupitre. Ce pupitre est un organe indépendant de-s unités de commande 4 et 5, objet de l'invention, et mullement indispendable au fonctionnement desdites unités de co~nande. Ce pupitre est utilisé pour la maintenance et la visualisation. Il permet de contrôler le fonctionnement d'un module donné et est utilisé essentiellement pour la mise au point lors de l'installation du central, le dépannage ou la maintenance. Ces opérations sont facilitées par la visualisation d'un certain nombre d'informations et la possibilité d'intervenir manuellement sur le fonctionnement d'un module. Toutes les fonctions réalisées par le pupitre, directement raccordé aux modules, peuvent être effectuées à distance grâce ~ un télépupitre commandé par le Centre de Traitement des Informations par l'inter-médiaire de l'organe de contrôle 70

Claims

Les réalisations de l'invention, au sujet desquelles un droit exclusif de propriété ou de privilège est revendiqué, sont définies comme il suit :

1. Central de télécommunication temporel comprenant un réseau de connexions, des unités de sélection, une base de temps, et un organe de contrôle relié a un Centre de Traitement des Informations, caractérisé par le fait qu'il comporte au moins une unité de commande constituée d'une partie multienregistreur et d'une partie échangeur reliée par un bus d'échanges à ladite partie multienregistreur qui assure l'établissement et la rupture des communications, ladite partie échangeur assurant les liaisons entre la partie multienregistreur et le réseau de connexions et les unités de sélection, ladite unité de commande étant reliée au réseau de connexions par des lignes de connexion et des lignes d'ordres, aux unités de sélection par des lignes de test et par des lignes de marquage et à l'organe de contrôle par des lignes de contrôle, ladite unité de commande remplaçant les organes spécialisés habituellement utilisés dans le central temporel.

2. Central de télécommunication temporel selon la revendication 1, caractérisé par le fait qu'il comporte deux unités de commande l'une étant maître et l'autre esclave, lesdites unités de commande étant reliées entre elles par des lignes d'échanges.

3. Central de télécommunication temporel selon l'une des revendications 1, caractérisé par le fait que la partie multienregistreur comprend une mémoire macroprogramme et deux ensembles multienregistreurs, ladite mémoire macroprogramme étant reliée aux deux ensembles multienregistreurs, eux-mêmes reliés par un bus d'échanges à la partie échangeur, ladite mémoire macroprogramme contenant des macroinstructions de 48 éléments binaires chacune et dont les huit premiers éléments binaires constituent un ordre qui définit une macroinstruction.

4. Centrale de télécommunication temporel selon la revendication 3, caractérisé par le fait que chaque ensemble multienregistreur comporte un ensemble logique de commande, un bloc mémoire d'enregistreurs relié à un bloc mémoire tampon, un module récepteurs de signalisation, un module émetteurs de signa-lisation, un module horloge et un module entrée/sortie, lesdits ensemble logique de commande, bloc mémoire tampon, module récep-teurs de signalisation, module émetteurs de signalisation, module entrée/sortie étant reliés à un bus d'informations multienregis-treur, ledit module entrée/sortie étant en outre relié au bus d'échanges, ledit ensemble logique de commande étant en outre relié à la mémoire macroprogramme, ledit module récepteurs de signalisation étant en outre relié aux unités de sélection par les lignes de test et ledit module émetteurs de signalisation étant en outre relié au réseau de connexions par les lignes de connexion, ledit module d'horloge étant relié à la base de temps et distribuant des signaux d'horloge dans l'ensemble multienregistreur.

5. Central de télécommunication temporel selon l'une des revendications 1 ou 2, caractérisé par le fait que la partie échangeur comporte un dispositif logique de commande, un module échange entre deux unités de commande, un module d'échange réseau de connexions, un module d'échange unités de sélection un module traducteur, un module table et un module mémoire auxili-aire, ledit dispositif logique de commande et lesdits modules étant reliés à un bus d'échanges qui relie la partie échangeur à la partie multienregistreur, ledit module d'échange entre les deux unités de commande étant relié à l'organe de contrôle par les lignes de contrôle, ledit module d'échange réseau de connexions étant relié au réseau de connexions par les lignes d'ordre, et ledit module d'échange unités de sélection étant relié
aux unités de sélection par les lignes de marquage.

6. Central de télécommunications temporel selon les revendications 2 et 5, caractérisé par le fait que les modules d'échange entre les deux unités de commande sont reliés entre eux par les lignes d'échanges.

7. Central de télécommunication temporel selon le revendication 4, caractérisé par le fait que l'ensemble logique de commande comporte un bloc d'accès relié à la mémoire macro-programme, une logique de commande et un bloc mémoire d'instruc-tions, lesdits bloc d'accès, logique de commande et bloc mémoire d'instructions étant reliés au bus d'informations multienregistreur.

8. Central de télécommunication temporel selon la revendication 7, caractérisé par le fait que le bloc d'accès est relié au bus d'informations multienregistreur à la logique de commande par un bus points mémoire et par une ligne de commande à un circuit d'adressage de la mémoire macroprogramme, et que ledit bloc d'accès reçoit un ordre de la logique de commande.

9. Central de télécommunication temporel selon la revendication 7, caractérisé par le fait que la logique de commande comporte un module d'adressage et un module bloc opérateur, ledit module d'adressage étant relié à la mémoire macroprogramme de laquelle il reçoit, dans une mémoire de trans-codate, les éléments binaires 1 à 8 définissant les ordres des macroinstructions, à un circuit d'adressage d'une mémoire d'instructions du bloc mémoire d'instructions, audit module bloc opérateur et au bus d'informations multienregistreur, ledit bloc opérateur étant relié au bus d'informations multienregis-treur et à ladite mémoire d'instructions qui contient des instructions de 48 éléments binaires, les instructions étant de cinq types différents correspondant à cinq ordres, les trois premiers éléments binaires d'une instruction donnant un ordre, ledit bloc opérateur ayant un circuit d'interface qui reçoit les éléments binaires des instructions et délivrant sur un bus points mémoires les éléments binaires 4 à 48 desdites instructions, ledit bloc opérateur comportant un circuit décodage relié audit circuit d'interface duquel il reçoit lesdits trois premiers éléments binaires, et délivrant sur cinq sorties un ordre diffé-rent, ledit bloc opérateur ayant un décodeur d'adresses relié
audit circuit d'interface et délivrant sur une ligne de commande des adresses données par les instructions.

10. Central de télécommunication temporel selon la revendication 4, caractérisé par le fait que le bloc mémoire d'enregistreur mémoire les informations nécessaires à l'établisse-ment et à la rupture des communications et comporte une interface d'entrée, une mémoire avec un circuit d'adressage et une interface de sortie, que le bloc mémoire tampon comprend deux mémoires tampon assurant chacune le traitement des informations des mots de ladite mémoire, lesdites mémoires tampon étant reliées en entrée à ladite interface de sortie, ledit bloc mémoire tampon comprenant également un circuit de lecture, un circuit d'adressage temporel et un circuit d'adressage spatial relié à un circuit d'adressage mémoires, lesdites mémoires tampon étant reliées audit circuit de lecture et au bus d'informations multienregistreur, ledit circuit de lecture ayant une sortie reliée à une entrée de ladite interface d'entrée, ledit circuit d'adressage temporel étant relié à l'ensemble logique de commande par un bus points mémoires et par une ligne de commande et recevant dudit ensemble logique de commande un ordre, ledit circuit d'adressage temporel étant également relié au bus d'informations multienregistreur, audit circuit d'adressage mémoires, audit circuit d'adressage et à l'interface de sortie, ledit circuit d'adressage spatial étant relié d'une part audit circuit de lecture et à la logique de com-mande d'autre part, par ledit bus points mémoires et par ladite ligne de commande, et recevant des ordres dudit ensemble logique de commande, ledit circuit d'adressage mémoire étant relié
auxdites mémoires tampon.

11. Central de télécommunication temporel selon la revendication 4, caractérisé par le fait que le module récepteurs de signalisation reçoit et mémorise les signalisations relatives aux lignes d'abonnés ou à des circuits, lesdites signalisations étant émises par les unités de sélection sur les lignes de test, et qu'il confirme ou non un changement d'état des lignes d'abonnés ou des circuits ledit module récepteurs de signalisation étant relié à l'ensemble logique de commande par un bus points mémoire et une ligne de commande et aux lignes de test par un multiplexeur relié en sortie par l'intermédiaire d'un registre d'état de lignes de test, un registre tampon et une logique de sortie, à des mémoi-res d'état précédent et à des mémoires d'état confirmé, lesdites mémoires étant reliées en sortie au bus d'informations multienre-gistreurs, et que le module émetteurs de signalisation assure la préparation et l'émission de messages de commande de tonalités et de signalisations vers le réseau de connexion, qu'il est relié
à l'ensemble logique de commande par le bus points mémoire et la ligne de commande et à la ligne de connexion par deux logiques de sortie, et qu'il comporte deux mémoires reliées en entrée au bus d'informations multienregistreur et à la ligne de commande et en sortie auxdites logiques de sortie par l'intermédiaire de deux registres.

12. Central de télécommunication temporel selon la revendication 4, caractérisé par le fait que le module entrée/
sortie assure l'interface entre la partie multienregistreur et la partie échangeur d'une unité de commande, ledit module entrée/
sortie comportant au moins un bloc entrée/sortie relié à l'en-semble logique de commande par un bus points mémoire et recevant de ladite logique de commande un ordre de transfert, ledit bloc entrée/sortie étant relié à la partie échangeur par un bus d'échanges, un bus d'adresses et une ligne de commande et compor-tant une mémoire reliée en entrée et en sortie au bus d'informa-tions multienregistreur et au bus d'échanges.

13. Central de télécommunication temporel selon la revendication 5, caractérisé par le fait que le dispositif logique de commande comporte un module d'adressage direct et indirect, un module mémoire centrale, un module bloc opérateur, un module de traitement des phases, un module de regroupement des informations un module mémoire de temporisation et logique d'appels prioritaires et un bloc mémoire d'instructions tous reliés à un bus d'informations échangeur, une ligne de commande et un bus d'adresses étant issus dudit bloc mémoire d'instruc-tions, lesdits modules d'adressage direct et indirect, mémoire centrale, bloc opérateur, de traitement des phases, de regroupe-ment des informations, mémoire de temporisation et logique d'appels prioritaires, le module d'échange entre les deux unités de commande, le module d'échange réseau de connexions, le module d'échange unités de sélection, le module traducteur, le module table et le module mémoire auxiliaire étant tous reliés à ladite ligne de commande et audit bus d'adresses, lesdits modules d d'échange entre les deux unités de commande, d'échange réseau de connexions, d'échange unités de sélection, traducteur, table et mémoire auxiliaire étant également reliés à une ligne d'adressage issue dudit module d'adressage direct et indirect et à un bus de test d'informations auquel sont également reliés lesdits modules bloc opérateur, de regroupement des informations et mémoire de temporisation et logique d'appels prioritaires, ledit dispositif logique de commande comportant également une porte ET ayant une entrée reliée audit bus d'informations échangeur et une entrée reliée en sortie d'un inverseur et une autre porte ET reliée en sortie au bus d'informations échangeur et ayant une entrée reliée au bus d'échanges et une autre entrée reliée à ladite ligne de commande, ledit inverseur étant également relié en entrée à ladite ligne de commande.

14. Central de télécommunication temporel selon la revendication 13, caractérisé par le fait que le module d'adressa-ge direct et indirect, qui adresse le module mémoire centrale, reçoit en entrée, pour un adressage direct, des signaux de la ligne de commande et un ordre d'écriture ou de lecture du bloc mémoire d'instructions, et reçoit, pour un adressage indirect, des signaux du bus d'informations échangeur, du bus d'adresses et de la ligne de commande, qu'une sortie dudit module d'adressage direct et indirect est reliée au module mémoire centrale, qu'une autre sortie constitue la ligne d'adressage qui délivre des adresses constituées par six éléments binaires, que le module mémoire centrale, qui assure le rôle de tampon entre le module bloc opérateur, les différents modules d'échange et des modules périphériques, reçoit des informations du bus d'informations échangeur et délivre des informations sur le bus d'informations échangeur par l'intermédiaire d'un registre de sortie parallèle et que le module bloc opérateur permet de tester des informations, d'effectuer des décalages sur des informations, de faire des opérations logiques et arithmétiques et d'obtenir différents sauts de phase, et comporte un premier accumulateur relié en entrée au bus d'informations échangeur, à la ligne de commande et au bus de test des informations et relié en sortie à un réseau de décalage relié à un circuit de calcul, et un deuxième accumulateur relié en entrée au bus d'informations échangeur et à la ligne de commande et relié en sortie audit circuit de calcul ayant une sortie reliée à un troisième accumulateur et à un comparateur également relié en entrée audit deuxième accumu-lateur, ledit comparateur étant relié à un circuit de priorité
qui délivre, par l'intermédiaire de quatre portes ET et d'une porte OU, des sauts de phase au module de traitement des phases, ledit troisième accumulateur étant relié en sortie au bus d'informations échangeur.

15. Central de télécommunication temporel selon la revendication 13, caractérisé par le fait que le module de traitement des phases comporte un circuit de calcul relié en entrée au module bloc opérateur, un registre de préparation de phases relié en entrée au bus d'informations échangeur, au bus d'adresses et à la sortie dudit circuit de calcul, un registre de phases et un décodeur de phases, ledit registre de phase étant également relié en sortie à une entrée dudit circuit de calcul, ledit décodeur de phases étant relié en sortie au bloc mémoire d'instructions, que le bloc mémoire d'instructions comporte une mémoire d'instructions adressée par ledit décodeur de phases, un décodeur d'ordres relié à une sortie de ladite mémoire d'instructions et délivrant quatre types d'ordres définissant chacun une instruction et un décodeur d'adresses relié à une sortie de ladite mémoire d'instructions et relié en sortie au bus d'adresses qui est donc issu dudit décodeur d'adresses, une sortie de ladite mémoire d'instructions constituant la ligne de commande, que le module de regroupement des informations aiguille sur le bus de test des informations des informations reçues du bus d'informations échangeur sur quatre portes ET également reliées à la ligne de commande et au bus d'adresses, lesdites portes ET
étant reliées en sortie à une porte OU dont la sortie est reliée audit bus de test d'informations, et que le module mémoire de temporisation et logiques d'appels prioritaires comporte une mémoire de temporisation qui mémorise les valeurs de temporisation à partir du bus d'informations échangeur, un premier registre d'appels prioritaires relié à une sortie de ladite mémoire de temporisation et un deuxième registre d'appels prioritaires relié en entrée au module d'échanges unités de sélection, au module d'échange entre les deux unités de commande et au module d'échange réseau de connexions, lesdits premier et deuxième re-gistres d'appels prioritaires étant reliés en sortie au bus d'informations échangeur via une porte OU et une porte ET ayant une entrée reliée au bus d'adresses.

16. Central de télécommunication temporel selon la revendication 5, caractérisé par le fait que le module d'échanges unités de sélection qui assure l'émission et la réception des messages entre les unités de sélections et la partie échangeur d'une unité de commande est relié en entrée par un multiplexeur et en sortie par un démultiplexeur aux lignes de marquage, qu'il est relié au dispositif logique de commande par un bus de test d'informations, un bus d'adresses, une ligne de commande, une ligne d'adresses et un bus d'échanges, que la module d'échange entre les deux unités de commande qui assure l'échange des informations entre les deux unités de commande est relié en entrée par un premier aiguilleur et en sortie par un deuxième aiguilleur à des lignes d'échanges qui relient entre eux les modules d'échan-ges entre les deux unités de commande, qu'il est relié au dispo-sitif logique de commande par ledit bus de test d'informations, ladite ligne de commande, ladite ligne d'adresses et ledit bus d'échanges, et que le module d'échange réseau de connexion qui assure la transmission des échanges entre le réseau de connexion et la partie échangeur d'une unité de commande comporte un re-gistre qui est, pour la réception d'un message, relié en entrée à la ligne d'ordre et en sortie à un bus d'échanges et qui est, pour l'émission d'un message , relié en entrée audit bus d'échan-ges et en sortie à ladite ligne d'ordre, ledit module d'échanges réseau de connexions étant également relié à la ligne de commande, au bus d'adresses, au bus de test d'informations et à la ligne d'adressage.

17. Central de télécommunication temporel selon la revendication 5, caractérisé par le fait que le module traducteur assure le stockage des informations nécessaires à la partie multienregistreur pour l'établissement et la rupture des différents types de communications acheminées par le central, qu'il comporte des mémoires de traduction, un circuit de synchroni-sation et un circuit de sélection d'adressage, qu'il est relié
au dispositif logique de commande par un bus d'échanges, une ligne de commande et un bus d'adresses, et que le module mémoire auxiliaire assure la mémorisation des taxes relatives aux abonnés du central et est relié au dispositif logique de commande par un bus d'échanges, une ligne de commande et un bus d'adressa-ges.