CA1098324A - Base de temps - Google Patents

Abstract

Base de temps comportant trois générateurs synchronisés qui délivrent chacun un signal d'horloge 2h et un signal de synchronisation Sy utilisé pour la synchronisation des trames. Chaque générateur comporte un oscillateur piloté par un comparateur de phase recevant les trois signaux d'horloge et par un circuit d'asservissement interne recevant un signal lié au signal de synchronisation extérieure et/ou un signal lié au signal de synchronisation Sy propre au générateur, le signal de synchronisation Sy étant synchronisé par un circuit majoritaire recevant les signaux de synchronisation Sy des trois générateurs. Application aux installations de traitement de l'information, et notamment les centraux téléphoniques.

Description

~_ 832g L'inven~ion se rappol-te aux bases de temps à haute sécurité
utilisées dans certaines installations de traitement de l'inf~rmation pour lesquelles aucune panne ne peut être tolérée, et qui, pour cette raison, comportent une association de plusieurs générateurs de signaux d'horloge soumis à des contrôles rigoureux. L'une des principales applications est celle des autocommutateurs temporels pour la téléphonie.
Dans certaines installations de traitement de l'information, et notamment dans un autocommutateur temporel, il est indispensable que la distribution des signaux d'horloge à un certain nombre d'organes soit assurée avec un très haut degré de sécuritë.
A cet e~fet; il est connu d'utiliser, en interconnexion, un ensemble de trois générateurs de signaux d'horloge, en combinaison avec un dispositi~ de contrôle comportant trois logiques majoritaires à trois entrées reliées respectivement aux trois génerateurs. Un premier comparateur compare le signal de sortie de la première logique majoritaire avec celui du premier générateur, un deuxiè~e comparateur compare le signal de sortie de la deuxième logique majoritaire avec celui du deuxième g~nérateur ; un troisième comparateur compare le ~ignal de sortie de la troisième logique ma~oritaire avec celui du troisième générateur. Si l'un des comparate~1rs (dits comparateurs amont) constate une discordance, il émet une alarme.
Chaque logLque majoritaire applique son signal de sortie d'une part à un amplificateur de sortie directe, et d'autre part à travers un inverseur, à un amplificateur de ~ortie inverse. Le signal direct et le signal inverse liés à chaque logique majoritaire sont appliquéq à deux entrées d'un contrôle aval ; on a donc trois contrôles aval. Les sorties des amplificateurs de sortie directe sont reliées chacune à travers une réqistance a une même borne de sortie directe ; de même les sorties des ampliricateur-s de sortie inverse sont reliées, chacune a travers une résistance, à une même borne de sortie inverse. Les bornes de sortie directe et inverse sont connectées à deux entrées d'un récepteur à seui dont les sorties sont multipliees sur deux bornes de chaque contrôle aval.

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"" lQq832,4 Les deux bornes de sortie directe et inverse sont également reliées aux différents organes auxquels les signaux d'horloge sont destinés. S'il n'y a pas concordance entre les signaux, le contrôle aval concerné émet une alarme.
On connalt également par le brevet canadien n 971.638 un dispositif plus simple dans lequel les contrôles amont sont supprimés, et dans lequel le récepteur à seuil est remplacé par un récepteur à seuil majoritaire anslogique, c'est-à-dire dimensionné en fonction de l'amplitude cumulée d'au moins deux des trois signaux.
Les dispositifs connus présentent un certain nombre d'inconvé-nients : si l'un des gér;érateurs de signaux tombe en panne on ne sait pas leauel ; les courants délivrés par les amplificateurs de sortie directe et inverse doivent être rigoureusement calibrés ; enfin il y a lieu d'effec-tuer des réglages sur des circuits de sortie directe et inverse afin de compenser le temps de transfert entre les liaisons reliant les amplifica-teurs de sortie directe et inverse âUX bornes de sortie directe et inverse.
La présente invention a pour objet une base de temps ne présen-tant pas les inconvénients des dispositifs connus.
Une base de temps est constituée de trois générateurs identigues et est caractérisée par le Pait que dans chaque générateur le comparateur de phase reçoit un signal de base de l'oscillateur dudit générateur, un signal de base et un signal de base inversé de chacun des deux autres générâteurs, que le circuit d'élaboration de signal comporte en outre un filtre, un inverseur, et un amplificateur différentiel polarisant la sortie dudit inverseur lequel délivre un signal de sortie du générateur, et que le diviseur de ~requence interne reçoit en entrée et à tra~ers un inverseur le signal de sortie du générateur, sa sortie étant reliée d'une part audit premier circuit majoritaire et à un circuit d'asservissement externe dont la sortie est reliée à une entrée de commande de 1'oscilla-teur, et d'autre part à trois inverseurs qui déli-rent chacun un signal de synchronisation, ledit premier circuit majoritaire recevant un signal de synchronisation inversé de chacun des deux autres générateurs.

1~8324 D'autres caraotéristiques et avantages de l'invention ressorti-ront de la description qui va suivre d'exemples de réalisation illustres par les des ins annexés dans lesquels :
- la figure 1 représente une base de temps, - la figure 2 représente un générateur de la base de temps, - la figure 3 représente un oscillateur, - la figure 4 représente un dispositif de protection sur les entrées du générateur, et un dispositif de détection des fautes sur les signaux des générateurs, - la figure 5 représente un diviseur de fréquence extérieure, - la figure 6 représente un diviseur de fréquence interne~
La figure 1 représente ~ne base de temps comprenant trois générateurs GO, G1, G2, identiques, délivrant chacun un signal d'horloge,

2 hO, 2 h1, 2 h2, respectivement, et un signal de synchronisation SyO, Sy1, Sy2 respectivement. Les signaux d'horloge sont à la fréquence de 6,144 MHz et ont un facteur de forme de 0,5 ; un ~ignal d'horloge a donc une valeur 1 pendant 81,5 nanosecondes et la valeur 0 pendant également 81,5 n~nosecondes. Les signaux de synchronisation sont à la fréquence de 8 kHz et ont un facteur de forme de 1/768 ; un signal de synchronisation est donc constitué par ~es mpulsions de 163 nanosecondes de durée, toutes les 125 microsecondes. Les signaux de synchronisation permettent aux di~ers organes pilotés par la base de tempq de fonctionner en phase de trame, une trame ayant une durée de 125 microsecondes. Chaque générateur est relié
aux deux autres par quatre fils d'une liaison 1, ache~inant des signaux de base A, B ; chaque générateur est également relié aux deux autres par quatre fils d'une liaison 2, acheminant les signaux de synchronisa-tion SyO, Sy1, Sy2. Les génerateurs peuvent être synchronisés par un signal extérieur de synchronisation w de ~réquence 2,048 MHz ; chaque générateur est alors relié aux deux autres par quatre fils d'une liaison 3, acheminant

3 des signaux en synchronisation extérieure SF.
La figure 2 représente un générateur Gi, l'indice i se rappor-tant au générateur représenté ? les indices j et k utilisés dans cette ~Q~83,~
~igure se rapportant aux deux autres ~énérateurs de la base de temps. Les lndices i, ;, k se rapportent donc, dans l'ordre, aux générateurs CO, G1, G2, ou G1, G2, GO, ou encore G2, GO, G1, selon que l'indice i se rapporte au générateur GO, G1, ou G2. Comme cela sera indiqué, un ~énérateur délivre trois signaux identiques à 6,144 M~z ; ce sont les si~naux de base Ai, Bi, Ci ; les signaux de base Ai et Bi sont distribués respectivement aux générateurs Gk et Gj, le signal de base Ci étant utilisé dans le généra-teur Gi lui-même.
Un comparateur de phase 13 comporte en entrée deux portes NON-ET 4 et 5 ; un signal de base Aj est appliqué directement à une première entrée de la porte NON-ET 4, et par l'irrtermédiaire d'un inverseur 6 à une première entrée de la porte NON-ET 5 ; un signal de base Bk e3t appliqué
directement à une deuxième entrée de la porte NON-ET 4, et par l'intermé-diaire d'un inverseur 7 à une deuxième entrée de la porte NON-ET 5. Un signal de base Ci délivré par un inverseur 8 est appliqué d'une part à une troisième entrée de la portë NON-ET 5 et d'autre part à un inverseur 9 du comparateur de phase ; la sortie de l'inverseur 9 est reliée d'une part à
une troisième entrée de la porte NON-ET 4 et d'autre part à un inverseur 10 dont la sortie est reliée à l'entrée d'un dispositif à retard 11, ~ui est une ligne à retard à constantes localisées adaptée à son extrémité par un pont diviseur con~titué de deux résistances Rl et R2 connectées entre une tension continue + Vc, de 5 volts par exemple, et la masse. La sortie du dispositif à retard 11 e~t reliée, à traver~ un inverseur 12, à une quatrième entrée des portes NON-ET 4 et 5. La sortie de la porte NON-ET 4 est reliée à deux résistances R6, R7 en série, à la base d'un transis tor T2, de type p n p ; une tension continue stabilisée + Vcc, de 4 Yolts par exemple, est appliquée à l'émetteur du .transistor T2 ; un condensa-teur C2 est branché entre l'émetteur et la base du transistor T2 ; une rési~tance R8 est branchée entre l'émetteur du transistor T2 et un point 3 commun aux résistances R6 et R7 ; le collecteur du transistor T2 est relié
à une résistance R9. La sortie de la porte NON-ET 5 est reliée, par un inYerseur 14 et une résistance R4 en série, à la base d'un transistor T1, .

l~q8;32~
de type n p n ; un condensateur C1 est branché entre l'émetteur et la base du transistor T1, ledit émetteur étant relié à la masse ; une résistance R5 est reliée au collecteur du transistor T1. Les résistances R5 et R9 sont reliées entre elles, et leur point commun est relié par une liaison 1~, qui constitue la sortie du comparateur de phase, à une entrée de commande d'un oscillateur 19 du type oscillateur à quartz ; la liaison 18 est reliée à la masse par un condensateur C3.
Un circuit d'asservissement externe 16 comporte une porte OU
exclusi~ 17 dont une entrée est reliée par un fil 33 à une borne de sortie c d'un diviseur de fréquence extérieure 20, et en reçoit un signal E1 ; une autre entrée de la porte OU exclusi~ 17 est reliée par un fil 34 à une borne de sortie g d'un diviseur de fréquence interDe 21, et en regoit un signal E2. Le diviseur de fréquence extérieure 20 est un diviseur par 256 qui reçoit sur une borne d'entrée a un signal extérieur de s~nchronisation w de fréquence 2,048 MHz ; le diviseur de fréquence inter-ne 21 est un diviseur par 768 qui reçoit un signal à 6,144 MHz sur une borne d'entrée e. La sortie de la porte OU exclusiP 17 est reliée à la tension continue stabilisée ~ Vcc par une résistance R15 ; un pont divi-seur constitué de deux résistance~ R12 et R13 en série est branché entre la tension continue stabilisée ~ Vcc et la masse ; le point commun aux résistances R12 et R13 est relié d'une part à la sortie de la porte OU-exclusi~ 17 par une résistance R14, et d'autre part à la liaison 18 par une résiAtance R11 ; un condensateur C4 est branché entre la masse et le point oommun aux résistances R11, R12, R13, R14. La sortie de l'oscillateur 19 est reliée par un fil 36 à un inverseur 22 dont la sortie est reliée d'une part directement à deux inverseurs 23 et 24 et d'autre part par une résistance R3 à l'inverseur 8 et à un condensateur C5 relié à la masse.
L'inverseur 23 délivre en sortie un signal Bi, à destination du généra-teur Gk et l'inverseur 24 délivre en sortie un signal Ai, à destination du générateur G~.
Un circuit d'élaboration de signal F élabore le sigr.al d'horloge 2 hi i0q8-~24 de signal comporte un circuit de majorité logique constitué de trois portesN~N-ET 25, 26, 27 : la porte NON-ET 25 reçoit sur une entrée le signal de base A; et sur une autre entrée le signal de base Bk ; la porte NON-ET 26 reçoit sur une entrée le signal de base Bk et sur une autre entrée le signal de base Ci ; la porte NON-ET 27 reçoit sur une entrée le signal de base Ci et sur une autre entrée le signal de base Aj. Les sorties des portes NON-ET 25, 26, 27 sont reliées à une entrée, respectivement, d'une porte NOW-ET 28 dont la sortie est reliée, par une résistance R16 au point milieu d'un enroulement primaire n1 d'un transformateur ; les extrémitéq dudit enroule`ment primaire sont reliées à un condensateur C6 dont une borne est reliée à la tension continue + Vc, positive, de 5 Volts par exemple ; un enroulement ~econdaire n2 dudit transformateur a une extrémité reliée à la masse par llintermédiaire d'une résistance R17, et une autre extrémité reliée à un inverseur 29 dont la sortie est reliée à
deux inverseur~ 63, 31. La sortie de l'inverseur 63 est reliée à un inverseur 30 dont la sortie est reliée d'une part à la tension continue ~ Vc par une résistance R18 et d'autre part à la masse par une résistance R19 et un condensateur C7 en série. Deux transistors T3 et T4, de.type p n p, ont leurs émetteurs relié~ à la tension continue I Vc par une résistance R20 ; la base du transist,or T3 est reliée par une résistance R21 d'une part à la sortie de l'inver~eur 63 et d'autre part à
la tension continue + Vc par une résistance R22 ; le collecteur du transistor T4 est relië à la masse et sa base est également reliée à la masse par un condensateur C7. Le transistor T3 a sa base reliée à la masse par un condensateur C8, et son collecteur relié à un point commun à
l'enroulement secondaire n2 et à la résistance R17 ; l'inverseur 31 a sa sortie reliée à la borne d'entrée e du diviseur de fréquence interne 21 par le fil 35. La sortie de l'inverseur 29 est également reliée à un inver~eur 32, extérieur au circuit d'élaboration de signal F ; ledit inverseur 32 délivre le signal d'horloge 2 hi. Une borne de sortie h du diviseur de fréquence interne 21 est reliés par un fil 37 d'une part à

trois inverseurs 38, 39, 40 et d'autre part à une entrée de deux ~ac~324 portes ET 41, 43 ; chaque inverseur 38, 39, 40 délivre en sortie un signal de synchronisation S~i. Un premier circuit majoritaire M1 est constitué
par trois portes ET 41, 42, 43 et une porte NON-0U 44. Un signal de synchronisation Syj est appliqué à un inverseur 45 dont l'entrée est reliée à la tension continue + Vc par une resistance R23 ; la sortie de l'inverseur 45 est reliée à une entrée de la porte ET 41, à une entrée d'une porte ET 42, ainsi qu'à une entrée d'une porte OU exclusif ll8 ; un signal de synchronisation Syk est appliqué à un inverseur 46 dont l'entrée est reliée à la ten~ion continue + Vc par une résistance R24 ; la sortie de l'inverseur 46 est reliée à une entrée des portes ET 42 et 43, ainsi quià une entrée d'une porte OU exclusif 47. La sortie de chacune des portes ET 41, 42, 43 est reliée à une entrée respective de la porte NON-OU 44 dont la sortie est reliée par une liai~on 49 d'une part à une borne d'entrée f du diviseur de fréquence interne 21 et d'autre part à une entrée deq porteQ OU-exclusif 47 et 48. Les porte3 OU exclusif 47 et 48 délivrent respectivement un signal de faute F tS~k) et F (Syj) en cas de faute ~ur leQ signaux de synchronisation Syk et Syj respectivement.
Un deuxième circuit majoritaire M2 e~t constitué par troiq porteq ET 53, 54, 55 et une porte NON-OU 56. Une sortie d du diri~eur de fréquence e~érieure 20 est reliée par un fil 50 d'une part à deux inverseurs 51 et 52 et d'autre part à une en~rée des portes ET 53, 55 ;
chaque inverseur délivre en sortie un signal de ~ynchronisation extérieure SFi.
Un signal de synchronisation extérieure SFj venant du généra-teur Gj est appliqué à un inverqeur 57 dont l'entrée est reliée à la ten~ion continue + Vc par une résistance R25 ; la sortie de l'inver-seur 57 est reliée à une entrée de la porte ET 53, à une entrée de la porte ET 54, ainsi qu'à une entrée d'une porte 0U exclusif 60 ; un ~ignal de synchronisation extérieure SFk venant du générateur Gk e~t appliqué à
un inverseur 5~ dont l'entrée est reliée à la tension continue + Vc par une réqistance R 26 ; la sortie de l'inverseur 58 est reliée à une entrée des portes ET 54 et 55 ainsi qu'à une entrée d'une porte OU exclusif 59. La ' ' `:

~'q832g sortie de chaoune des portes ET 53, 54, 55 est reliée à une entrée respective de la porte NON-OU 56 dont la sortie est reliée par une liaison 61 d'une part à une entrée b du diviseur de fréquence extérieure 20 et d'autre part à une entrée des portes OU exclusi~ 59 et 60. Les por-tes OU exclusif 50 et 60 délivrent respectivement un signal F (SFk) et F (SFj) en cas de faute sur les signaux de synchronisation exté-rieure SFk et SFj, respectivement. On a égalemenS représenté figure 2, à
titre d'exemple, un circuit d'alimentation D qui délivre la tension conti-nue 3tabilisée + Vcc. Ce circuit, de conception classique, comporte :
entre la tension continue + Yc et une ten~ion continue - Vc une diode zener Z et une rési~tance ~27 en ~érie ; un ampliPicateur différer.~iel 62 alimenté par les tensions continueQ + Vc et - VC, a une entrée reliée d'une part à la tension continue - Vc par une résiqtance R 28 et d'autre part au collecteur d'un transistor T5 par une résistance R 29 ; une autre entrée de l'amplificateur dif~érentiel 62 eqt rellée d'une part à la masse par une résiYtance R 30, et d'autre part au point commun à la résistance R 27 et à
la diode Zener Z par une résistance R 31 ; la sortie de l'amplificateur dlfférentiel 62 est relié à la base du transistor T5 dont l'émetteur est relié à la tension continue + Vc ; le collecteur du transistor T5 délivre la tension continue stabilisée + Vcc.
Le fonctionnement du générateur représenté figure 2 e~t le sui-vant :
l'oscillateur 19 délivre, par le fil 36 et l'inverseur 2?, un ~ignal à 6,144 MHz aux inve~seurs 8, 24, 23 dont le signal sortant est repéré par Ci, Ai, Bi respectivement. Les signaux de base Ai et Bi sont destinés aux générateurs Gk et G; respectivement. Le ~ignal de base Ci est appliqué au dispo~itif à retard 11 qui délivre un signal de base retardé Cir dont le retard par rapport au signal de base Ci est de 1r /2. Le comparateur de phase 13 délivre à l'oscillateur 19, par la liaison 18, soit un signal de commande d'avance, soit un signal de commande de retard, soit aucun signal, ~elon la position du signal de base Gi par rapport aux signaux de base Aj et Bk, afin de maintenir la caractéristique fréquenceiécart de phase du signal délivré par l'oscillateur dans des limites dési,rées. Le transistor T1 délivre à l'oscillateur un signal de commande de retard CRT donné par l'équation logique :
CRT = A~ . Bk . Ci . Cir alors que le transistor T2 délivre un signal de commande d'avance CAV donné
par l'équation logique :
CAV = A; . Bk . Ci . Cir .
Le signal de commande de retard CRT ? pour effet de decharger le condensateur C3, alors que ~e signal de commande d'avance a pour effet de charger le condensateur C3.
Le signal de commande d'avance CAV est émis par le comparateur de phase 13 lorsque le signal de base Ci est en retard sur les signaux de base A~ et Bk ; un signal de commande de retard est émis lorsque le signal de base Ci est en avance sur les signaux de base A; et Bk. Le comparateur de phase 13 réalise donc oe que l'on appelle un asservissement interne de l'oscillateur 19.
Le circuit d'as~ervissement externe 16 délivre une tension à
,l'oscillateur 19, par la liaison 18, dont l'effet est de décaler la courbe tension/écart de phase du comparateur de phase 13, décalage qui a lieu selon l'axe des tenqions. L'oscillatDur 19 ayant une courbe fréquence/tension à pente positive, le Ponctionnement stable de l'asservissement externe correspond à la zone à pente positive de la courbe ten~ion/écart de phase du circuit. d'asservissement externe, circuit qui çompare les phases des signaux issus du diviseur de fréquence extérieure 20 et du diviseur de fréquence interne 21. Si les fréquences délivrées par ces . diviseurs de fréquence sont égales, le point de repos sera tel que la différence de phase 01 - 02 entre les signaux E1 et E2 appliqués sur les entrées de la porte OU exclusif 17 du circuit d'asserviQsement externe 16 e~t égale à 1r /2 ~ 2k ~. Le signal E2, qui correspond au signal issu de 30l'oscillateur 19 après division par 768j se cale à ~r /2 en arrière par rapport au signal E1 correspondant au 3ignal extérieur de synchronisation w après division par 256. I.e déphasage entre les signaux E1 _ g _ ~q8324 et E2 peut être entre O et ~.
L'asservissement interne, obtenu par le comparateur de phase 13 doit être prioritaire devant l'asservissement externe. Ceci est réalisé
par les conditions suivantes :
- asservissement interne plus rapide que l'asservissement externe :
R9.C3 ~ R.C4, R étant la résistance équivalente du circuit constitué par les résistances R12, R14, R15, - gain de la boucle d'asservissement interne plus grand que celui de l'as-servissement externe ; ceci est réalisé par la division par 256 de la, fréquence du signal de synchronisation extérieure w (diviseur de fréquence extérieure 20), - la bande de fréquence de poursuite de l'asservissement interne est plus élevée que celle de l'asservissement externe ; ceci est réalisé par le pont de résistances R12, R13, R14 qui limite l'asservissement extérieur à une valeur inférieure à 10~5par exemple.
. Le signal d'horloge 2 hi et le signal de synchronisation Syi délivrés par le générateur de la figure 2 sont élaborés à partir du circuit constitué par les portes NON-ET 25, 26, 27 et 28 ; ce circuit réalise une fonction à ma~orité logique définie par M = Aj . Ci + Aj . Bk + Bk . Ci .
Cette fonctior. n'est valable que 9i au moins 2 signaux de base parmi les trois sont parfaitement identiques en phase et rapport cyclique. Un filtre constitué par l'enroulement primaire n1 et le condensateur C6 est accordé
sur la fréquence des signaux de base, soit 6,144 MHz, de manière à
supprimer d'éventuelles impulsions parasites. Le signal sinusoidal obtenu après filtrage aux bornes de l'enroulement secondaire n2 est converti en signal carré par l'inverseur 29 dont l'entrée est polarisée par la résistance R17 ; en sortie de l'inverseur 29 on obtient un signal d'horloge inversé 2 hi ; en sortie de l'inverseur 63 on obtlent le signal d'horloge 2 hi, et en sortie de l'inverseur 30 on obtient le signal d'horloge inversé 2 hi. Les transistors T3 et T4 constituent un amplifica-teur différentiel, le transistor T3 étant attaqué par la valeur mo~enne du signal d'horloge 2 h~, le transistor T4 étant attaqué par la valeur ~a83~4 moyenne du signal d'horloge inversé 2 hi. La polarisation de l'inver-seur 29 varie dono et tend à annuler la différence de tension entre les signaux d'entrée des transistors T3 et T4 ; le rapport cyclique du signal d'horloge 2 hi est régulé à la valeur 0,5.
La figure 3 représente l'oscillateur 19 de la figure 2, oscilla-teur classique de type VCX0 ; une diode à c2pacité variable d1 en série avec un condensateur C9 est branché entre la masse et une électrode d'un crystal X, tel ~u'un quartz par exemple, ladite électrode étant également reliée à la masse par un cordensateur variable C10. Le point commun à la diode à capacité variable d1 et au condensateur C9 est relié à la liai-son 18 par une résistance R45 ; une autre électrode du crystal X est reliée à la base d'un transistor T~ de type n p n, ladite base étant également reliée d'une part à la tension continue I Vc par deux résistances R36 et R37 en série et d'autre part à la masse par une résistance R38. La base du tr~nsistor T6 est également reliée à la masse par deux condensa-teurs C11, C12 en série, le point commun aux deux condensateurs étant relié
à l'émetteur du transistor T6 par une résistance R4~, ledit émetteur étant relié à la masse par une résistance R39. Le collecteur du tranqistor T6 est relié d'une part à la base d'un transistor T7 de type n p n par un condensateur Ç~3, et d'autre part à la tension continue + Vc par une résistance R40 ; le collecteur du transistor T6 est également relié à la base d'un transistor T8 de type n p n par une résistance R41 et un condensateur C14 en série. Une diode d2 relie la masse à la base du tran3istor T7 dont l'émetteur est relié à la masse. Le collecteur du transistor T7 est relié d'une part à la masse par un condensateur C15 et d'autre part au point commun aux résistances R35 et R37. Le collecteur et la base du transistor T8 sont reliés par une résistance R42 ; le collecteur du transistor T8 est relié à la tension continue + Vc par une résis-tance R43 ; le collecteur du transistor T8 est également relié au Pil 36 3Q qui achemine le signal de sortie de l'oscillateur, sigr.al ayant une fréguence de 6,144 MHz.

Le circuit constitué par le transistor T6, les condensa-~ '8329~

teurs C11, C12 et les résistances R3gJ R44 présente une impëdance complexe dont la partie réelle Ro est négative ; au voisinage de la résonance le quartz étant équivalent à un circuit Rq, Lq, Cq, l'ensemble oscillera si Rq = Ro.
Le circuit constitué par les condensateurs C9, C10 et la diode à
capacité variable d1 permet :
- la variation de fréquence par modification de la tension de commande sur la liaison 18, - l'ajustage de la fréquence à sa valeur nominale par action sur les condensateurs C9 et C10, la tension de commande sur la liaison 18 étant à
sa valeur nominale ; ce-circuit constitue la capacité de charge du quartz, et sa valeur doit être de 30 picofarads dans les conditions nominales de fonctionnement pour le quartz utilisé. Le circuit constitué par les condensateurs C13, C15, la diode d2 et le transistor T7 permet de réguler le niveau de sortie du signal sinusoidal sur le collecteur du transistor T6. Le transistor T8 et le circuit qui lui e^~t as~ocié convertit le signal sinusoIdal appliqué sur la base en signal carré, la résistance R42 permettant d'ajuster le rapport cyclique dudit signal carré.
La ~igure 4 représente un dispositif de protection sur les entrées des signaux de base Aj et Bk de la figure 2 ; on a également représenté sur cette Pigure 4 un dispositif de détection de faute sur les signaux de base A;, Bk et Ci. Dans cette figure 4 on retrouve des éléments de la figure 2, c'est-à-dire les portes NON-ET 4, 5, 25, 26, 27, 28, les inver~eurs 6, 7, 8, 9, 10, 12, 22, 23, 24, le dispositi~ à retard 11, les résiAtances R1, R2, R3 et 19 condensateur C5.
Le signal de base Aj est délivré à l'inverseur 6, comme dans le cas de la figure 2, mais dans la figure 4 la sortie de l'inverseur 6 est reliée d'une part à une entrée de la porte NON-ET 5 à travers u~ conden-sateur C20 et d'autre part à la tension continue + Vc par une résistance R50 :
le point commun au condensateur C20 et à l'entrée de la porte NON-ET 5 est relié d'une part à la tension continue + Vc par une résis~ance R51, et 1~3983Z4 d'autre part à l'emetteur d'un transistor T10, de type pnp, par une diode d5. Le signal de base Aj est également délivré d'une part à une entrée de la porte NON-ET 4 à travers un condensateur C21, et d'autre part à une résistance R52 reliée au + Vc ; le point commun au condensateur C21 et à l'entrée de la porte NON-ET ll est relié d'une part au + Vc par une résistance R53, et d'autre part à l'émetteur du transistor T10 par une diode d6. Le signal de base Bk est délivré à l'inverseur 7, comme dans le cas de la figure 2, mais à une entrée de la porte NON-ET 5 à travers un condensateur C22 et d'autre part à la tension continuC+ Vc par une résistance R54 ; le point commun au condensateur C22 et à
l'entrée de la porte N~N-ET 5 est relié d'une part à la tension continue~ Vc par une résistance R55, et d'autre part à l'émetteur du transistor T10 par une diode d7. Le signal de base Bk est également délivré d'une part à une entrée de la porte NON-ET 4 à travers un condensateur C23, et d'autre part à une résistance R56 reliée au + Vc ; le point commun au cordensateur C23 et à l'entrée de la porte NON-ET 4 est relié d'une part au ~ Vc par une résistance R57, et d'autre part à l'émetteur du transistor T10 par une diode d8. Le transistor T10 a son collecteur relié à la masse, son émetteur relié à la tension continue + Vc par une résistance R58, et sa base reliée d'une part à la tension continue + Vc par une résistance R60 et d'autre part à la masse par une résistance R59.
Les signaux de base Aj et Bk proviennent des déux autres générateurs ; lorsqu'un générateur, G; ou Gk, ou les deux, est 90it hors service soit en défaut, il doit être considéré par les deux autres générateurs, en régime établi, comme étant à tendance nulle, c'est-à-dire que le signal de base correspondant, Aj ou Bk, dont la valeur est O ou 1 de manière permanente ne doit pas être pris en considération ;
pour cela le signal sur l'entrée correspondante des portes NON-ET 4 et 5 doit avoir la valeur 1 de façon à ne pas bloquer lesdites portes NON-ET. Le but du circuit décrit et représenté figure 4 est donc de laisserpasser la composante alternative du signal de base correspondant Aj ou ~k lorsque le générateur dont il est issu fonctionne normalement, ~ . .

~04~324 et. d'établir un niveau 1 avec un temps de réponse correct aux entrées du comparateur de phase 1~ iorsqu'un état pern~anent se présente sur un signal de base. Le condensateur C20, ou C22, transmet la composante alternative et isole l'entrée de la porte NON-ET 5, ou 4, pour les états permanents sur le signal de base Aj, ou Bk. La résistance R51, ou R55, polarise l'entrée de la porte NON-ET 5, ou 4, pour un état permanent sur le signal de base A;, ou Bk ; le circuit résistance R50 diode d5, ou résistance R54 diode d7, a pour but d'éviter une polarisation automatique de l'entrée de la porte NON-ET 5, ou 4, due au fait que leg courants de la porte à l'état 1 et à l'état O sont différents ;
la tenqion de polarisation de la diode d5, ou d7, qui est la tension entre l'émetteur du transistor T10 et la masse devient alors nécessaire pour garantir le niveau 1 sur l'entrée de la porte, c'est-à-dire qu'il raut que la so~ne tension de polarisation + chute de tension dans la diode d5, (ou d7) ~oit égale ou supérieure à 2,4 volts. On a également représenté figure 4 un dispositif de détection de défaut sur les signaux de base A;, Bk et Ci ; ce dispositif comprend une porte NON-ET 66, a troi~ entrées reliées à la sortie des porte~q NON-ET 25, 26, 27, respectivement, la sortie de la porte NON-ET 66 étant reliée à une entrée de chacu~e de trois portes OU exclusif 67, 68, 69 ; la porte OU exclusif 67 a une autre entrée reliée au point commun a~ condenqateur C20 et à la résiqtance R51 ; la porte OU exclusif 68 a une autre entrée reliée au point commun au condensateur C22 et à la résistance R55 ;
la porte OU exlcusi~ 69 a une autre entrée reliée à la sortie de l'inverseur 9.
La porte OU exclusif 67 délivre un signal faute du signal de base, FAj, à
travers une résistance R67 reliée à la masse par un condensateur C67 ; la porte OU exclusif 68 délivre un signal faute du signal de base, FBk, à travers une ré~ista~ce ~6~ reliée à la masse par un condensateur C6~ ;
la porte OU exclusif 69 délivre un signal faute de signal de base, FCi à travers une résistance R69 reliée à la masse par un condensateur C69.La porte ~ ON-ET 66 delivre un signal majoritaire élaboré à partir des signaux de base Aj, Bk et Ci reçus par les portes NON-ET 25, 26, - 14 ~

.

~Clt33Z4 .
27 ; chacune des portes OU exclusif 67, 68, 69 reçoit le signal de base correspondant et le signal majoritaire et fonctionne en comparateur ;
si les signaux reçus sont déphasés, la porte OU exclusif concernée délivre un signal, faute du signal de base ; le circuit composé d'une résistance et d'un condensateur, en sortie de chacune des portes OU-exclusiP constitue une cellule de filtrage qui ~iltre les impulsions ~ortantes dues à de ~aibles déphasages entre le~ signaux, déphasages lnférieurs à 30 nanosecondes environ et qui ne correspondent pàs à
des fautes.
La figure 5 représente le schéma de principe du diviseur de fréquence extérieure 20 de la figure 2. Le signal extérieur de synchronisation w, dont la fréquence est de 2,048 MHz, est appliqué
à un compteur binaire 75, de type série parallèle comptant jusqu'à 256 ;
l'élément binaire de poids le plus élevé eqt relié à la borne de sortie c elle même reliée au ~il 33 ; la sortie parallèle du compteur binaire est appliquée à un diviseur 76, qui diviqe par 256, dont la sortie e~t reliée à une entrée d'une porte ET 77 ; la borne d'entrée a qui reçoit le signal extérieur de synchronisation w e~t reliée par l'inter-médiaire d'un inverseur 78 à une entrée de la porte ET 77 ; la sortie de la porte ET 77 est reliée a un registre 7~ dont la sortie est reliée à une entrée d'un point mémoire 80 ayant ~a sortie reliée à la borne de ~ortie d elle même reliée au fil 50 ; la borne d'entrée b, reliée au fil 61 est également reliée d'une part à une entrée d'une porte ET 81, et d'autre part à une entrée d'une bascule 82 ayant une autre entrée reliée à la borne d'entrée a ; une autre entrée de la porte ET 81 e~t reliée à la borne d'entrée a ; la sortie de la porte ET 81 est reliée à une entrée de remise à zéro RZ du compteur binaire 75 ; la ~ortie de la ba~cule est reliée à une entrée d'une porte ET 83 dont une autre entrée est reliée à la sortie de l'inverseur 78 ; la sortie de la porte ET 83 est reliée à une autre entrée du point mémoire 80.
Le point mémoire 80 monte en fin de comptage et délivre par le fil 50 le signal de synchronisation extérieure S Fi. Lorsqu'au moins deux '8324 signaux de synchronisation extérieure sont actifs SUI' les entrées des portes NON-ET 53, 54, 55 du deuxième circuit majoritaire M2 (figure 2) la porte NON-OU 56 délivre un signal majoritaire sur le fil 61, signal qui sert à synchroniser d'une part le compteur binaire 75 en le remettant à zéro, et d'autre part le point m~moire 80. Lorsqu'un générateur seulement est en service, le point mémoire 80 monte ; aucun signal n'étant reçu sur le fil 61 il n'y a pas d'ordre de synchronisation.
Lorsque l'on met en service un deuxième générateur, des que son point mémoire 8~ monte, un signal est recu par les fils 61 de chaque générateur qui se synchronisent ; ledit signal est reçu à chaque fin de comptage, et les générateurs restent synchronisés. Lorsque l'on met en service le troiqième générateur, il ne peut pas influencer le synchronisme deq deux générateurs déjà en service, et ce sont ces deux genérateurs qui synchronisent ledit troisième générateur.
La figure 6 représente le schéma de principe du divi3eur de fréquence interne 21 de la figure 2. La borne d'entrée e reçoit par le fil 35 un signal à la fréquence de 6,144 MHz, fréquence qui est celle de l'oscillateur 19, figure 2 ; un diviseur de fréquence 85, qui est un diviseur par 3, a son entrée reliée à ladite borne d'entrée e et sa sortie reliée à l'entrée du compteur binaire 75, identique à
oelui de la figure 5. Le diviseur de fréquence délivre un signal u ;
les autres éléments de la figure 6 sont identiques à ceux de la figure 5 et portent les même références. La différence entre le~ figures 5 et 6 réside donc dans la présence du diviseur de fréquence 85. La borne de sortie g est reliée au fil 34, et correspond à la borne de sortie c de la figure 5 ; la borne de sortie h est reliée au fil 37 et correspond à la borne de sortie de la figure 5 ; la borne d'entrée f est reliée au fil 49 et correspond à la borne d'entrée b de la figure 5.
Le signal u en sortie du diviseur de fréquence 85 -~st à la même fréquence 3 que le signal extérieur de synchronisation w de la figure 5.
Les différentes portes et inYerseurs logiques sont avantageu-sement réalisées en circuits intégres, de même que les diviseurs de --~

. :, 1~'4~1324 fréquence ; on utilisera, par exemple, à cet effet les circuits intégrés de la série 74 de la Société Texas Instruments, circuits bien connus de l'homme de l'art. Une des applications de l'invention est l'unité
de sélection d'un central temporel de télécommunications, dans laquelle les différents organes qui la constituent doivent être pilotés par une base de temps unique ; les signaux d'horloge servent à piloter leq organes de l'unité de sélection, et les divers signaux utilisés dans l'unité de sélection sont obtsnus par division du signal d'horloge 2 h~

Claims (6)

Les formes de réalisationde l'invention pour laquelle une propriété
ou un privilège exclusif est revendiqué sont définies comme suit :

1/ Base de temps constituée de trois générateurs identiques comportant chacun un oscillateur, un comparateur de phase, un circuit d'élaboration de signal comportant. un circuit majoritaire, un diviseur de fréquence interne commandé par un premier circuit majoritaire, lesdits circuits majoritaires recevant chacun un signal de base de chaque oscillateur, caractérisée par le fait que dans chaque générateur le comparateur de phase reçoit un signal de base de l'oscillateur dudit générateur, un signal de base et un signal de base inversé de chacun des deux autres générateurs, que le circuit d'élaboration de signal (F) comporte en outre un filtre, un inverseur et un amplificateur différentiel polarisant la sortie dudit inverseur lequel délivre un signal de sortie du générateur, et que le diviseur de fréquence interne reçoit en entrée et à travers un inverseur le signal de sortie du générateur, sa sortie étant reliée d'une part audit premier circuit majoritaire (M1) et à un circuit d'asservissement externe dont la sortie est reliée à
une entrée de commande de l'oscillateur, et d'autre part à trois inverseurs qui délivrent chacun un signal de synchronisation (Sy), ledit premier circuit majoritaire recevant un signal de synchronisation inversé
de chacun des deux autres générateurs.

2/ Base de temps selon la revendication 1, caractérisée par le fait que chaque générateur comporte également un diviseur de fréquence extérieure et un deuxième circuit majoritaire (M2), ledit diviseur de fréquence extérieure recevant un signal extérieur de synchronisation (w) et délivrant, après division, au circuit d'asservissement externe un signal de même fréquence que celui délivré par le diviseur de fréquence interne, ledit diviseur de fréquence extérieure délivrant également, après division, un signal audit deuxième circuit majoritaire et à
deux inverseurs qui délivrent un signal de synchronisation extérieure (SF), ledit deuxième circuit majoritaire recevant également de chacun des deux autres générateurs un signal de synchronisation extérieure après inversion par un inverseur et délivrant un signal majoritaire audit diviseur de fréquence extérieure.

3/ Base de temps selon l'une des revendications 1 ou 2, caractérisée par le fait que le comparateur de phase comporte un dispositif à retard,deux transistors et en entrée deux portes NON-ET et un premier inverseur, une première porte NON-ET étant reliée par une première entrée, à
travers un inverseur, au signal de base (??) d'un générateur, par une deuxième entrée, à travers un inverseur au signal de base (??) d'un autre générateur, par une troisième entrée au troisième signal de base (??), une deuxième porte NON-ET étant reliée, par une première entrée au signal de base (??) d'un générateur, par une deuxième entrée, au signal de base (??) d'un autre générateur, par une troisième entrée à la sortie du premier inverseur dont l'entrée reçoit le troisième signal de base (??), la sortie du premier inverseur étant reliée par un deuxième inverseur à une entrée du dispositif à retard dont une sortie est reliée par un troisième inverseur à une quatrième entrée des deux portes NON-ET, la première porte NON-ET étant reliée en sortie à la base d'un premier transistor de type npn par un quatrième inverseur en série avec une résistance, l'émetteur du premier transistor étant relié d'une part à la masse et d'autre part à la base par un condensateur, le collecteur du premier transistor étant relié par une résistance à l'entrée de commande de l'oscillateur elle même reliée à la masse par un condensateur, la deuxième porte NON-ET
étant reliée en sortie à la base d'un deuxième transistor de type pnp en série avec une première et une deuxième résistance, l'émetteur du deuxième transistor étant relié à une tension continue stabilisée (+Vcc), à la base par un condensateur et à un point commun aux première et deuxième résistances par une troisième résistance, le collecteur du deuxième transistor étant relié à l'entrée de commande de l'oscillateur par une quatrième résistance.

4/ Base de temps selon l'une des revendications 1 ou 2, caractérisée par le fait que le circuit d'asservissement externe comporte cinq résistances un condensateur et une porte OU-exclusif dont une entrée est reliée au diviseur de fréquence extérieure et une autre entrée est reliée au diviseur de fréquence interne, ladite porte OU-exclusif étant reliée en sortie d'une part à une tension continue stabilisée (+Vcc) par une première résistance et d'autre part à travers une quatrième résistance à un point commun d'un pont diviseur constitué d'une deuxième et d'une troisième résistance ledit pont diviseur étant branché entre la tension stabilisée (+Vcc) et la masse, ledit point commun du pont diviseur étant relié d'une part à la masse par ledit condensateur et d'autre part à l'entrée de commande de l'oscillateur, ladite entrée de commande étant elle-même reliée à la masse par un condensateur.

5/ Base de temps selon l'une des revendications 1 ou 2, caractérisée par le fait que chaque générateur comporte un dispositif de protection pour chaque entrée des deux signaux de base délivrés par les deux autres générateurs, un premier signal de base (??) étant appliqué
à un premier inverseur, à une première résistance reliée à une tension continue (+Vc) à travers un premier condensateur, à une deuxième résistance reliée à la tension continue, à l'émetteur d'un transistor de type pnp à travers une première diode, et à une première entrée d'une première porte NON-ET du comparateur de phase, ledit premier inverseur étant relié en sortie, à la tension continue (+Vc) d'uns part par une troisième résistance et d'autre part à travers un deuxième condensateur par une quatrième résistance, à l'émetteur dudit transistor par une deuxième diode, et à une première entrée d'une deuxième porte NON-ET du comparateur de phase, un deuxième signal de base (??) étant appliqué à un deuxième inverseur, à une cinquième résistance reliée à la tension continue à travers un troisième condensateur, à une sixième résistance reliée à la tension continue, à l'émetteur du transistor à travers une troisième diode, et à une deuxième entrée de la première porte NON-ET ledit deuxième inverseur étant relié en sortie, à la tension continue (+Vc) d'une part par une septième résistance et d'autre part à travers un quatrième condensateur par une huitième résistance, à l'émetteur du transistor par une quatrième diode et à une deuxième entrée de la deuxième porte NON-ET, ledit transistor ayant son émetteur relié par une neuvième résistance à la tension continue (+Vc), sa base reliée d'une part à la tension continue (+Vc) à travers une résistance et d'autre part à la masse par une dixième résistance, et son collecteur relié à la masse.

6/ Base de temps selon l'une des revendications 1 ou 2, caractérisée par le fait que le circuit d'élaboration de signal (F) qui reçoit en entrée le troisième signal de base (??) et deux autres signaux de base (??, ??), comporte une première porte NON-ET recevant en entrée un premier (??) et un second (??) signal de base, une deuxième porte NON-ET recevant en entrée le second et le troisième signal de base, une troisième porte NON-ET recevant en entrée le premier et le troisième signal de base, chaque porte NON-ET étant reliée en sortie à une entrée respective d'une quatrième porte NON-ET dont la sortie est reliée, à travers une première résistance, à un point milieu d'un premier enroulement (n1) d'un transformateur, ledit premier enroulement ayant ses extrémités reliées par un premier condensateur et une extrémité
reliée à une tension continu (+Vc), un second enroulement (n2) dudit transformateur ayant une extrémité reliée d'une part à la masse par une deuxième résistance et d'autre part au collecteur d'un premier transistor de type pnp, et une autre extrémité reliée à un premier inverseur délivrant en sortie un signal d'horloge inversé, la sortie dudit premier inverseur étant reliée d'une part à un deuxième inverseur dont la sortie est reliée à une entrée (c) du diviseur de fréquence interne, et d'autre part à un troisième inverseur - ledit troisième inverseur ayant sa sortie reliée d'une part à un quatrième inverseur et d'autre part à la tension continue (+Vc) par une troisième résistance et à la base du premier transistor de type pnp par une quatrième résistance ledit premier transistor ayant sa base reliée à la masse par un deuxième condensateur, et son émetteur relié à la tension continue par une cinquième résistance, ledit premier transistor ayant son émetteur relié à l'émetteur d'un deuxième transistor ayant son collecteur à
la masse et sa base reliée d'une part à la masse par un troisième condensateur et d'autre part à la sortie du quatrième inverseur par une sixième résistance, la sortie dudit quatrième inverseur étant reliée à la tension continue par une septième résistance.