CH627595A5

CH627595A5 -

Info

Publication number: CH627595A5
Application number: CH407978A
Authority: CH
Inventors: Yves Ollivier; Michel Jacob
Original assignee: Cit Alcatel
Priority date: 1977-05-10
Filing date: 1978-04-17
Publication date: 1982-01-15
Also published as: SE431265B; JPS6244447B2; IT7822458A0; BE866168A; FI67631C; AU3583278A; FR2390856A1; SE7805261L; AU518460B2; JPS53139446A; GB1593810A; CA1098324A; DE2819519A1; FI781433A7; NL7804918A; US4164629A; IE46779B1; IT1094446B; GR64297B; DE2819519C2

Description

L'invention se rapporte aux bases de temps à haute sécurité utilisées dans certaines installations de traitement de l'information pour lesquelles aucune panne ne peut être tolérée, et qui, pour cette raison, comportent une association de plusieurs générateurs de signaux d'horloge soumis à des contrôles rigoureux. L'une des principales applications est celle des autocommutateurs temporels pour la téléphonie.

Dans certaines installations de traitement de l'information, et notamment dans un autocommutateur temporel, il est indispensable que la distribution des signaux d'horloge à un certain nombre d'organes soit assurée avec un très haut degré de sécurité.

A cet effet, il est connu d'utiliser, en interconnexion, un ensemble de trois générateurs de signaux d'horloge, en combinaison avec un dispositif de contrôle comportant trois logiques majoritaires à trois entrées reliées respectivement aux trois générateurs. Un premier comparateur compare le signal de sortie de la première logique majoritaire avec celui du premier générateur, un deuxième comparateur compare le signal de sortie de la deuxième logique majoritaire avec celui du deuxième générateur; un troisième comparateur compare le signal de sortie de la troisième logique majoritaire avec celui du troisième générateur. Si l'un des comparateurs (dits comparateurs amont) constate une discordance, il émet une alarme.

Chaque logique majoritaire applique son signal de sortie d'une part à un amplificateur de sortie directe, et d'autre part à travers un inverseur, à un amplificateur de sortie inverse. Le signal direct et le signal inverse liés à chaque logique majoritaire sont appliqués à deux entrées d'un contrôle aval ; on a donc trois contrôles aval. Les sorties des amplificateurs de sortie directe sont reliées chacune à travers une résistance à une même borne de sortie directe; de même les sorties des amplificateurs de sortie inverse sont reliées, chacune à travers une résistance, à une même borne de sortie inverse. Les bornes de sortie directe et inverse sont connectées à deux entrées d'un récepteur à seuil dont les sorties sont multipliées sur deux bornes de chaque contrôle aval. Les deux bornes de sortie directe et inverse sont également reliées aux différents organes auxquels les signaux d'horloge sont destinés. S'il n'y a pas concordance entre les signaux, le contrôle aval concerné émet une alarme.

On connaît également par le brevet suisse n° 530 125 un dispositif plus simple dans lequel les contrôles amont sont supprimés, et dans lequel le récepteur à seuil est remplacé par un récepteur à seuil majoritaire analogique, c'est-à-dire dimen-sionné en fonction de l'amplitude cumulée d'au moins deux des trois signaux.

5 Les dispositifs connus présentent un certain nombre d'inconvénients: si l'un des générateurs de signaux tombe en panne on ne sait pas lequel ; les courants délivrés par les amplificateurs de sortie directe et inverse doivent être rigoureusement calibrés ; enfin il y a lieu d'effectuer des réglages sur des circuits de sortie io directe et inverse afin de compenser le temps de transfert entre les liaisons reliant les amplificateurs de sortie directe et inverse aux bornes de sortie directe et inverse.

La présente invention a pour objet une base de temps ne présentant pas les inconvénients des dispositifs connus. 15 La base de temps objet de l'invention est définie dans la revendication 1.

D'autres particularités et avantages de l'invention ressorti-ront de la description qui va suivre d'exemples de réalisation illustrés par les dessins annexés dans lesquels:

20 - la figure 1 représente une base de temps,

- la figure 2 représente un générateur de la base de temps,

- la figure 3 représente un oscillateur,

- la figure 4 représente un dispositif de protection sur les entrées du générateur, et un dispositif de détection des fautes

25 sur les signaux des générateurs,

- la figure 5 représente un diviseur de fréquence extérieure,

- la figure 6 représente un diviseur de fréquence interne.

La figure 1 représente une base de temps comprenant trois générateurs G0, Gl, G2, identiques, délivrant chacun un signal 30 d'horloge, 2 hO, 2 hl, 2 h2, respectivement, et unt signal de synchronisation SyO, Syl, Sy2 respectivement. Les signaux d'horloge sont à la fréquence de 6,144 MHz et ont un facteur de forme de 0,5 ; un signal d'horloge a donc une valeur 1 pendant 81,5 nanosecondes et la valeur 0 pendant également 81,5 nano-35 secondes. Les signaux de synchronisation sont à la fréquence de 8 kHz et ont un facteur de forme de 1/768 ; un signal de synchronisation est donc constitué par des impulsions de 163 nanosecondes de durée, toutes les 125 microsecondes. Les signaux de synchronisation permettent aux divers organes pilotés par la 40 base de temps de fonctionner en phase de trame, une trame ayant une durée de 125 microsecondes. Chaque générateur est relié aux deux autresparquatre fils d'une liaison 1, acheminant des signaux de base A, B ; chaque générateur est également relié aux deux autres par quatre fils d'une liaison 2, acheminant les 45 signaux de synchronisation SyO, Syl, Sy2. Les générateurs peuvent être synchronisés par un signal extérieur de synchronisation w de fréquence 2,048 MHz; chaque générateur est alors relié aux deux autres par quatre fils d'une liaison 3, acheminant des signaux en synchronisation extérieure SF.

so La figure 2 représente un générateur Gi, l'indice i se rapportant au générateur représenté, les indices j et k utilisés dans cette figure se rapportant aux deux autres générateurs de la base de temps. Les indices i, j, k se rapportent donc, dans l'ordre, aux générateurs G0, Gl, G2, ou Gl, G2, G0, ou encore G2, G0, 55 Gl, selon que l'indice i se rapporte au générateur G0, Gl, ou G2. Comme cela sera indiqué, un générateur délivre trois si-_ gnaux identiques à 6,144 MHz; ce sont les signaux de base Ai, Bi, Ci ; les signaux de base Ai et Bi sont distribués respectivement aux générateurs Gk et Gj, le signal de base Ci étant utilisé 60 dans le générateur Gi lui-même.

Un comparateur de phase 13 comporte en entrée deux portes NON-ET 4 et 5 ; un signal de base Aj est appliqué directement à une première entrée de la porte NON-ET 4, et par l'intermédiaire d'un inverseur 6 à une première entrée de la 65 porte NON-ET 5 ; un signal de base Bk est appliqué directement à une deuxième entrée de la porte NON-ET 4, et par l'intermédiaire d'un inverseur 7 à une_deuxième entrée de la porte NON—ET 5. Un signal de base Ci délivré par un inverseur

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8 est appliqué d'une part à une troisième entrée de la porte NON-ET 5 et d'autre part à un inverseur 9 du comparateur de phase; la sortie de l'inverseur 9 est reliée d'une part à une troisième entrée de la porte NON-ET 4 et d'autre part à un inverseur 10 dont la sortie est reliée à l'entrée d'un dispositif à retard 11, qui est une ligne à retard à constantes localisées adaptée à son extrémité par un pont diviseur constitué de deux résistances RI et R2 connectées entre une tension continue + Vc, de 5 volts par exemple, et la masse. La sortie du dispositif à retard 11 est reliée, à travers un inverseur 12, à une quatrième entrée des portes NON-ET 4 et 5. La sortie de la porte NON-ET 4 est reliée à deux résistances R6, R7 en série, à la base d'un transistor T2, de type pnp ; une tension continue stabilisée + Vcc, de 4 volts par exemple, est appliquée à l'émetteur du transistor T2 ; un condensateur C2 est branché entre l'émetteur et la base du transistor T2 ; une résistance R8 est branchée entre l'émetteur du transistor T2 et un point commun aux résistances R6 et R7; le collecteur du transistor T2 est relié à une résistance R9. La sortie de la porte NON-ET 5 est reliée, par un inverseur 14 et une résistance R4 en série, à la base d'un transistor Tl, de type npn; un condensateur Cl est branché entre l'émetteur et la base du transistor Tl, ledit émetteur étant relié à la masse ; une résistance R5 est reliée au collecteur du transistor Tl. Les résistances R5 et R9 sont reliées entre elles, et leur point commun est relié par une liaison 18, qui constitue la sortie du comparateur de phase, à une entrée de commande d'un oscillateur 19 du type oscillateur à quartz; la liaison 18 est reliée à la masse par un condensateur C3.

Un circuit d'asservissement externe 16 comporte une porte OU exclusif 17 dont une entrée est reliée par un fil 33 à une borne de sortie c d'un diviseur de fréquence extérieure 20, et en reçoit un signal El ; une autre entrée de la porte OU exclusif 17 est reliée par un fil 34 à une borne de sortie g d'un diviseur de fréquence interne 21, et en reçoit un signal E2. Le diviseur de fréquence extérieure 20 est un diviseur par 256 qui reçoit sur une borne d'entrée a un signal extérieur de synchronisation w de fréquence 2,048 MHz; le diviseur de fréquence interne 21 est un diviseur par 768 qui reçoit un signal à 6,144 MHz sur une borne d'entrée e. La sortie de la porte OU exclusif 17 est reliée à la tension continue stabilisée + Vcc par une résistance RI 5 ; un pont diviseur constitué de deux résistances RI 2 et RI 3 en série est branché entre la tension continue stabilisée + Vcc et la masse; le point commun aux résistances R12 et R13 est relié d'une part à la sortie de la porte OU-exclusif 17 par une résistance RI4, et d'autre part à la liaison 18 par une résistance RI 1 ; un condensateur C4 est branché entre la masse et le point commun aux résistances Rll, R12, R13, R14. La sortie de l'oscillateur 19 est reliée par un fil 36 à un inverseur 22 dont la sortie est reliée d'une part directement à deux inverseurs 23 et 24 et d'autre part par une résistance R3 à l'inverseur 8 et à un condensateur C5 relié à la masse. L'inverseur 23 délivre en sortie un signal Bi, à destination du générateur Gk et l'inverseur 24 délivre en sortie un signal Ai, à destination du générateur Gj.

Un circuit d'élaboration de signal F élabore le signal d'horloge 2 hi et comporte un circuit de majorité logique constitué de trois portes NON-ET 25,26,27: la porte NON-ET 25 reçoit sur une entrée le signal de base Aj et sur une autre entrée le signal de base Bk ; la porte NON-ET 26 reçoit sur une entrée le signal de base Bk et sur une autre entrée le signal de base Ci ; la porte NON-ET 27 reçoit sur une entrée le signal de base Ci et sur une autre entrée le signal de base Aj. Les sorties des portes NON-ET 25,26,27 sont reliées à une entrée, respectivement, d'une porte NON-ET 28 dont la sortie est reliée, par une résistance R16 au point milieu d'un enroulement primaire ni d'un transformateur; les extrémités dudit enroulement primaire sont reliées à un condensateur C6 dont une borne est reliée à la tension continue + Vc, positive, de 5 Volts par exemple; un enroulement secondaire n2 dudit transformateur a une extrémité reliée à la masse par l'intermédiaire d'une résistance R17, et une autre extrémite reliée à un inverseur 29 dont la sortie est reliée à deux inverseurs 63,31. La sortie de l'inverseur 63 est reliée à un inverseur 30 dont la sortie est reliée d'une part à la s tension continue + Vc par une résistance R18 et d'autre part à la masse par une résistance R19 et un condensateur C7 en série. Deux transistors T3 et T4, de type pnp, ont leurs émetteurs reliés à la tension continue + Vc par une résistance R20 ; la base du transistor T3 est reliée par une résistance R21 d'une part à la io sortie de l'inverseur 63 et d'autre part à la tension continue + Vc par une résistance R22 ; le collecteur du transistor T4 est relié à la masse et sa base est également reliée à la masse par un condensateur C7. Le transistor T3 a sa base reliée à la masse par un condensateur C8, et son collecteur relié à un point commun à is l'enroulement secondaire n2 et à la résistance R17 ; l'inverseur 31 a sa sortie reliée à la borne d'entrée e du diviseur de fréquence interne 21 par le fil 35. La sortie de l'inverseur 29 est également reliée à un inverseur 32, extérieur au circuit d'élaboration de signal F ; ledit inverseur 32 délivre le signal d'horloge 20 2 hi. Une borne de sortie h du diviseur de fréquence interne 21 est reliée par un fil 37 d'une part à trois inverseurs 38,39,40 et d'autre part à une entrée de deux portes ET 41,43 ; chaque inverseur 38,39,40 délivre en sortie un signal de synchronisation SYi. Un premier circuit majoritaire Ml est constitué par 25 trois portes ET 41,42,43 et une porte NON-OU 44. Un signal de synchronisation Syj est appliqué à un inverseur 45 dont l'entrée est reliée à la tension continue + Vc par une résistance R23 ; la sortie de l'inverseur 45 est reliée à une entrée de la porte ET 41, à une entrée d'une porte ET 42, ainsi qu'à une 30 entrée d'une porte OU exclusif 48 ; un signal de synchronisation Syk est appliqué à un inverseur 46 dont l'entrée est reliée à la tension continue + Vc par une résistance R24; la sortie de l'inverseur 46 est reliée à une entrée des portes ET 42 et 43, ainsi qu'à une entrée d'une porte OU exclusif 47. La sortie de 35 chacune des portes ET 41,42,43 est reliée à une entrée respective de la porte NON-OU 44 dont la sortie est reliée par une liaison 49 d'une part à une borne d'entrée f du diviseur de fréquence interne 21 et d'autre part à une entrée des portes OU-exclusif 47 et 48. Les portes OU exclusif 47 et 48 délivrent 40 respectivement un signal de faute F (Syk) et F (Syj) en cas de faute sur les signaux de synchronisation Syk et Syj respectivement.

Un deuxième circuit majoritaire M2 est constitué par trois portes ET 53,54,55 et une porte NON-OU 56. Une sortie d du 45 diviseur de fréquence extérieure 20 est reliée par un fil 50 d'une part à deux inverseurs 51 et 52 et d'autre part à une entrée des portes ET 53,55 ; chaque inverseur délivre en sortie un signal de synchronisation extérieure SFi.

Un signal de synchronisation extérieure SFj venant du géné-50 rateur Gj est appliqué à un inverseur 57 dont l'entrée est reliée à la tension continue + Vc par une résistance R25 ; la sortie de l'inverseur 57 est reliée à une entrée de la porte ET 53, à une entrée de la porte ET 54, ainsi qu'à une entrée d'une porte OU exclusif 60; un signal de synchronisation extérieure SFk venant 55 du générateur Gk est appliqué à un inverseur 58 dont l'entrée est reliée à la tension continue + Vc par une résistance R 26; la sortie de l'inverseur 58 est reliée à une entrée des portes ET 54 et 55 ainsi qu'à une entrée d'une porte OU exclusif 59. La sortie de chacune des portes ET 53,54,55 est reliée à une entrée 60 respective de la porte NON-OU 56 dont la sortie est reliée par une liaison 61 d'une part à une entrée b du diviseur de fréquence extérieure 20 et d'autre part à une entrée des portes OU exclusif 59 et 60. Les portes OU exclusif 50 et 60 délivrent respectivement un signal F (SFk) et F (SFj) en cas de faute sur 65 les signaux de synchronisation extérieure SFk et SFj, respectivement. On a également représenté figure 2, à titre d'exemple, un circuit d'alimentation D qui délivre la tension continue stabilisée + Vcc. Ce circuit, de conception classique, comporte: entre la

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tension continue + Vc et une tension continue — Vc une diode zener Z et une résistance R27 en série; un amplificateur différentiel 62 alimenté par les tensions continues + Vc et — VC, a une entrée reliée d'une part à la tension continue — Vc par une résistance R 28 et d'autre part au collecteur d'un transistor T5 par une résistance R 29 ; une autre entrée de l'amplificateur différentiel 62 est reliée d'une part à la masse par une résistance R30, et d'autre part au point commun à la résistance R 27 et à la diode Zener Z par une résistance R 31 ; la sortie de l'amplificateur différentiel 62 est relié à la base du transistor T5 dont l'émetteur est relié à la tension continue + Vc; le collecteur du transistor T5 délivre la tension continue stabilisée + Vcc.

Le fonctionnement du générateur représenté figure 2 est le suivant:

l'oscillateur 19 délivre, par le fil 36 et l'inverseur 22, un signal à 6,144 MHz aux inverseurs 8,24,23 dont le signal sortant est repéré par Ci, Ai, Bi respectivement. Les signaux de base Ai et Bi sont destinés aux générateurs Gk et Gj respectivement. Le signal de base Ci est appliqué au dispositif à retard 11 qui délivre un signal de base retardé Cir dont le retard par rapport au signal de base Ci est de jt/2. Le comparateur de phase 13 délivre à l'oscillateur 19, par la liaison 18, soit un signal de commande d'avance, soit un signal de commandede retard, soit aucun signal, selon la position du signal de base Ci par rapport aux signaux de base Aj et Bk, afin de maintenir la caractéristique fréquence/écart de phase du signal délivré par l'oscillateur dans des limites désirées. Le transistor Tl délivre à l'oscillateur un signal de commande de retard CRT donné par l'équation logique:

CRT = Aj ■ Bk • Ci • Cir alors que le transistor T2 délivre un signal de commande d'avance CAV donné par l'équation logique:

CAV = Aj • Bk • Ci • Cir.

Le signal de commande de retard CRT a pour effet de décharger le condensateur C3, alors que le signal de commande d'avance a pour effet de charger le condensateur C3.

Le signal de commande d'avance CAV est émis par le comparateur de phase 13 lorsque le signal de base Ci est en retard sur les signaux de base Aj et Bk ; un sigrntf de commande de retard est émis lorsque le signal de base Ci est en avance sur les signaux de base Aj et Bk. Le comparateur de phase 13 réalise donc ce que l'on appelle un asservissement interne de l'oscillateur 19.

Le circuit d'asservissement externe 16 délivre une tension à l'oscillateur 19, par la liaison 18, dont l'effet est de décaler la courbe tension/écart de phase du comparateur de phase 13, décalage qui a lieu selon l'axe des tensions. L'oscillateur 19 ayant une courbe fréquence/tension à pente positive, le fonctionnement stable de l'asservissement externe correspond à la zone à pente positive de la courbe tension/écart de phase du circuit d'asservissement externe, circuit qui compare les phases des signaux issus du diviseur de fréquence extérieure 20 et du diviseur de fréquence interne 21. Si les fréquences délivrées par ces diviseurs de fréquence sont égales, le point de repos sera tel que la différence de phase 01-02 entre les signaux El et E2 appliqués sur les entrées de la porte OU exclusif 17 du circuit d'asservissement externe 16 est égale à jt/2 + 2kjt. Le signal E2, qui correspond au signal issu de l'oscillateur 19 après division par 768, se cale à Jt/2 en arrière par rapport au signal El correspondant au signal extérieur de synchronisation w après division par 256. Le déphasage entre les signaux El et E2 peut être entre 0 et jt.

L'asservissement interne, obtenu par le comparateur de phase 13 doit être prioritaire devant l'asservissement externe. Ceci est réalisé par les conditions suivantes:

- asservissement interne plus rapide que l'asservissement externe: R9.C3 =£ R.C4, R étant la résistance équivalente du s circuit constitué par les résistances R12, R14, RI 5,

- gain de la boucle d'asservissement interne plus grand que celui de l'asservissement externe ; ceci est réalisé par la division par 256 de la fréquence du signal de synchronisation extérieure w (diviseur de fréquence extérieure 20),

io — la bande de fréquence de poursuite de l'asservissement interne est plus élevée que celle de l'asservissement externe ;

ceci est réalisé par le pont de résistances R12, R13, R14 qui limite l'asservissement extérieur à une valeur inférieure à 10"5 par exemple.

15 Le signal d'horloge 2 hi et le signal de synchronisation Syi délivrés par le générateur de la figure 2 sont élaborés à partir du circuit constitué par les portes NON-ET 25,26,27 et 28 ; ce circuit réalise une fonction à majorité logique définie par M = Aj • Ci + Aj • Bk + Bk • Ci. Cette fonction n'est 20 valable que si au moins 2 signaux de base parmi les trois sont parfaitement identiques en phase et rapport cyclique. Un filtre constitué par l'enroulement primaire ni et le condensateur C6 est accordé sur la fréquence des signaux de base, soit 6,144 MHz, de manière à supprimer d'éventuelles impulsions para-25 sites. Le signal sinusoïdal obtenu après filtrage aux bornes de l'enroulement secondaire n2 est converti en signal carré par l'inverseur 29 dont l'entrée est polarisée par la résistance RI 7 ; en sortie de l'inverseur 29 on obtient un signal d'horloge inversé 2hi ; en sortie de l'inverseur 63 on obtient le signal d'horloge 2 30 hi, et en sortie de l'inverseur 30 on obtient le signal d'horloge inversé 2hi. Les transistors T3 et T4 constituent un amplificateur différentiel, le transistor T3 étant attaqué par la valeur moyenne du signal d'horloge 2 hi, le transistor T4 étant attaqué par la valeur moyenne du signal d'horloge inversé 2hi. La pola-35 risation de l'inverseur 29 varie donc et tend à annuler la différence de tension entre les signaux d'entrée des transistors T3 et T4; le rapport cyclique du signal d'horloge 2 hi est régulé à la valeur 0,5.

La figure 3 représente l'oscillateur 19 de la figure 2, oscilla-40 teur classique de type VCXO ; une diode à capacité variable dl en série avec un condensateur C9 est branché entre la masse et une électrode d'un crystal X, tel qu'un quartz par exemple, ladite électrode étant également reliée à la masse par un condensateur variable C10. Le point commun à la diode à capacité 45 variable dl et au condensateur C9 est relié à la liaison 18 par une résistance R45 ; une autre électrode du crystal X est reliée à la base d'un transistor T6 de type n p n, ladite base étant également reliée d'une part à la tension continue + Vc par deux résistances R36 et R37 en série et d'autre part à la masse par 50 une résistance R38. La base du transistor T6 est également reliée à la masse par deux condensateurs Cl 1, C12 en série, le point commun aux deux condensateurs étant relié à l'émetteur du transistor T6 par une résistance R44, ledit émetteur étant relié à la masse par une résistance R39. Le collecteur du transis-55 tor T6 est relié d'une part à la base d'un transistor T7 de type n p n par un condensateur Cl3, et d'autre part à la tension continue + Vc par une résistance R40 ; le collecteur du transistor T6 est également relié à la base d'un transistor T8 de type n p n par une résistance R41 et un condensateur C14 en série. Une diode d2 60 relie la masse à la base du transistor T7 dont l'émetteur est relié à la masse. Le collecteur du transistor T7 est relié d'une part à la masse par un condensateur C15 et d'autre part au point commun aux résistances R36 et R37. Le collecteur et la base du transistor T8 sont reliés par une résistance R42 ; le collecteur du 65 transistor T8 est relié à la tension continue + Vc par une résistance R43 ; le collecteur du transistor T8 est également relié au fil 36 qui achemine le signal de sortie de l'oscillateur, signal ayant une fréquence de 6,144 MHz.

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Le circuit constitué par le transistor T6, les condensateurs Cl 1, C12 et les résistances R39, R44 présente une impédance complexe dont la partie réelle Ro est négative ; au voisinage de la résonance le quartz étant équivalent à un circuit Rq, Lq, Cq, l'ensemble oscillera si Rq = Ro.

Le circuit constitué par les condensateurs C9, CIO et la diode à capacité variable dl permet:

- la variation de fréquence par modification de la tension de commande sur la liaison 18,

— l'ajustage de la fréquence à sa valeur nominale par action sur les condensateurs C9 et CIO, la tension de commande sur la liaison 18 étant à sa valeur nominale; ce circuit constitue la capacité de charge du quartz, et sa valeur doit être de 30 picofa-rads dans les conditions nominales de fonctionnement pour le quartz utilisé. Le circuit constitué par les condensateurs Cl 3, C15, la diode d2 et le transistor T7 permet de réguler le niveau de sortie du signal sinusoïdal sur le collecteur du transistor T6. Le transistor T8 et le circuit qui lui est associé convertit le signal sinusoïdal appliqué sur la base en signal carré, la résistance R42 permettant d'ajuster le rapport cyclique dudit signal carré.

La figure 4 représente un dispositif de protection sur les entrées des signaux de base Aj et Bk de la figure 2; on a également représenté sur cette figure 4 un dispositif de détection de faute sur les signaux de base Aj, Bk et Ci. Dans cette figure 4 on retrouve des éléments de la figure 2, c'est-à-dire les portes NON-ET 4,5,25,26,27,28, les inverseurs 6,7,8,9,10,12, 22,23,24, le dispositif à retard 11, les résistances RI, R2, R3 et le condensateur C5.

Le signal de base Aj est délivré à l'inverseur 6, comme dans le cas de la figure 2, mais dans la figure 4 la sortie de l'inverseur 6 est reliée d'une part à une entrée de la porte NON-ET 5 à travers un condensateur C20 et d'autre part à la tension continue + Vc par une résistance R50: le point commun au condensateur C20 et à l'entrée de la porte NON-ET 5 est relié d'une part à la tension continue + Vc par une résistance R51, et d'autre part à l'émetteur d'un transistor T10, de type pnp, par une diode d5. Le signal de base Aj est également délivré d'une part à une entrée de la porte NON-ET 4 à travers un condensateur C21, et d'autre part à une résistance R52 reliée au + Vc; le point commun au condensateur C21 et à l'entrée de la porte NON-ET 4 est relié d'une part au + Vc par une résistance R53, et d'autre part à l'émetteur du transistor T10 par une diode d6. Le signal de base Bk est délivré à l'inverseur 7, comme dans le cas de la figure 2, mais à une entrée de la porte NON-ET 5 à travers un condensateur C22 et d'autre part à la tension continue + Vc par une résistance R54 ; le point commun au condensateur C22 et à l'entrée de la porte NON-ET 5 est relié d'une part à la tension continue + Vc par une résistance R55, et d'autre part à l'émetteur du transistor T10 par une diode d7. Le signal de base Bk est également délivré d'une part à une entrée de la porte NON-ET 4 à travers un condensateur C23, et d'autre part à une résistance R56 reliée au + Vc; le point commun au condensateur C23 et à l'entrée de la porte NON-ET 4 est relié d'une part au + Vc par une résistance R57, et d'autre part à l'émetteur du transistor T10 par une diode d8. Le transistor T10 a son collecteur relié à la masse, son émetteur relié à la tension continue + Vc par une résistance R58, et sa base reliée d'une part à la tension continue + Vc par une résistance R60 et d'autre part à la masse par une résistance R59.

Les signaux de base Aj et Bk proviennent des deux autres générateurs; lorsqu'un générateur, Gj ou Gk, ou les deux, est soit hors service soit en défaut, il doit être considéré par les deux autres générateurs, en régime établi, comme étant à tendance nulle, c'est-à-dire que le signal de base correspondant, Aj ou Bk, dont la valeur est 0 ou 1 de manière permanente ne doit pas être pris en considération; pour cela le signal sur l'entrée correspondante des portes NON-ET 4 et 5 doit avoir la valeur 1 de façon à ne pas bloquer lesdites portes NON-ET. Le but du circuit décrit et représenté figure 4 est donc de laisser passer la composante alternative du signal de base correspondant Aj ou Bk lorsque le générateur dont il est issu fonctionne normalement, et d'établir un niveau 1 avec un temps de réponse correct 5 aux entrées du comparateur de phase 13 lorsqu'un état permanent se présente sur un signal de base. Le condensateur C20, ou C22, transmet la composante alternative et isole l'entrée de la porte NON—ET 5, ou 4, pour les états permanents sur le signal de base Aj, ou Bk. La résistance R51, ou R55, polarise l'entrée io de la porte NON-ET 5, ou 4, pour un état permanent sur le signal de base Aj, ou Bk; le circuit résistance R50 diode d5, ou résistance R54 diode d7, a pour but d'éviter une polarisation automatique de l'entrée de la porte NON-ET 5, ou 4, due au fait que les courants de la porte à l'état 1 et à l'état 0 sont 15 différents; la tension de polarisation de la diode d5, ou d7, qui est la tension entre l'émetteur du transistor T10 et la masse devient alors nécessaire pour garantir le niveau 1 sur l'entrée de la porte, c'est-à-dire qu'il faut que la somme tension de polarisation + chute de tension dans la diode d5, (ou d7) soit égale ou 20 supérieure à 2,4 volts. On a également représenté figure 4 un dispositif de détection de défaut sur les signaux de base Aj, Bk et Ci; ce dispositif comprend une porte NON-ET 66, a trois entrées reliées à la sortie des portes NON-ET 25,26,27, respectivement, la sortie de la porte NON-ET 66 étant reliée à une 25 entrée de chacune de trois portes OU exclusif 67,68,69 ; la porte OU exclusif 67 a une autre entrée reliée au point commun au condensateur C20 et à la résistance R51 ; la porte OU exclusif 68 a une autre entrée reliée au point commun au condensateur C22 et à la résistance R55 ; la porte OU exclusif 69 a une 30 autre entrée reliée à la sortie de l'inverseur 9. La porte OU exclusif 67 délivre un signal faute du signal de base, FAj, à travers une résistance R67 reliée à la masse par un condensateur C67 ; la porte OU exclusif 68 délivre un signal faute du signal de base, FBk, à travers une résistance R68 reliée à la masse par un 35 condensateur C68 ; la porte OU exclusif 69 délivre un signal faute de signal de base, FCi à travers une résistance R69 reliée à la masse par un condensateur C69. La porte NON—ET 66 délivre unsignal majoritaire élaboré à partir des signaux de base Aj, Bk et Ci reçus par les portes NON—ET 25,26,27 ; chacune des 40 portes OU exclusif 67,68,69 reçoit le signal de base correspondant et le signal majoritaire et fonctionne en comparateur; si les signaux reçus sont déphasés, la porte OU exclusif concernée délivre un signal, faute du signal de base; le circuit composé d'une résistance et d'un condensateur, en sortie de chacune des 45 portes OU-exclusif constitue une cellule de filtrage qui filtre les impulsions sortantes dues à de faibles déphasages entre les signaux, déphasages inférieurs à 30 nanosecondes environ et qui ne correspondent pas à des fautes.

La figure 5 représente le schéma de principe du diviseur de so fréquence extérieure 20 de la figure 2. Le signal extérieur de synchronisation w, dont la fréquence est de 2,048 MHz, est appliqué à un compteur binaire 75, de type série parallèle comptant jusqu'à 256 ; l'élément binaire de poids le plus élevé est relié à la borne de sortie c elle même reliée au fil 33 ; la sortie 55 parallèle du compteur binaire est appliquée à un diviseur 76, qui divise par 256, dont la sortie est reliée à une entrée d'une porte ET 77 ; la borne d'entrée â qui reçoit le signal extérieur de synchronisation w est reliée par l'intermédiaire d'un inverseur 78 à une entrée de la porte ET 77 ; la sortie de la porte ET 77 est 60 reliée à un registre 79 dont la sortie est reliée à une entrée d'un point mémoire 80 ayant sa sortie reliée à la borne de sortie d elle même reliée au fil 50 ; la borne d'entrée b, reliée au fil 61 est également reliée d'une part à une entrée d'une porte ET 81, et d'autre part à une entrée d'une bascule 82 ayant une autre 65 entrée reliée à la borne d'entrée a; une autre entrée de la porte ET 81 est reliée à la borne d'entrée a; la sortie de la porte ET 81 est reliée à une entrée de remise à zéro RZ du compteur binaire 75 ; la sortie de la bascule est reliée à une entrée d'une porte ET

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83 dont une autre entrée est reliée à la sortie de l'inverseur 78 ; la sortie de la porte ET 83 est reliée à une autre entrée du point mémoire 80. Le point mémoire 80 monte en fin de comptage et délivre par le fil 50 le signal de synchronisation extérieure S Fi. Lorsqu'au moins deux signaux de synchronisation extérieure sont actifs sur les entrées des portes NON-ET 53,54,55 du deuxième circuit majoritaire M2 (figure 2) la porte NON-OU 56 délivre un signal majoritaire sur le fil 61, signal qui sert à synchroniser d'une part le compteur binaire 75 en le remettant à zéro, et d'autre part le point mémoire 80. Lorsqu'un générateur seulement est en service, le point mémoire 80 monte ; aucun signal n'étant reçu sur le fil 61 il n'y a pas d'ordre de synchronisation. Lorsque l'on met en service un deuxième générateur, dès que son point mémoire 80 monte, un signal est reçu par les fils 61 de chaque générateur qui se synchronisent; ledit signal est reçu à chaque fin de comptage, et les générateurs restent synchronisés. Lorsque l'on met en service le troisième générateur, il ne peut pas influencer le synchronisme des deux générateurs déjà en service, et ce sont ces deux générateurs qui synchronisent ledit troisième générateur.

La figure 6 représente le schéma de principe du diviseur de fréquence interne 21 de la figure 2. La borne d'entrée e reçoit par le fil 35 un signal à la fréquence de 6,144 MHz, fréquence qui est celle de l'oscillateur 19, figure 2 ; un diviseur de fréquence 85, qui est un diviseur par 3, a son entrée reliée à ladite borne d'entrée e et sa sortie reliée à l'entrée du compteur binaire 75, identique à celui de la figure 5. Le diviseur de fréquence délivre un signal u; les autres éléments de la figure 6 5 sont identiques à ceux de la figure 5 et portent les même références. La différence entre les figures 5 et 6 réside donc dans la présence du diviseur de fréquence 85. La borne de sortie g est reliée au fil 34, et correspond à la borne de sortie c de la figure 5 ; la borne de sortie h est reliée au fil 37 et correspond à la io borne de sortie d de la figure 5 ; la borne d'entrée f est reliée au fil 49 et correspond à la borne d'entrée b de la figure 5. Le signal u en sortie du diviseur de fréquence 85 est à la même fréquence que le signal extérieur de synchronisation w de la figure 5.

Les différentes portes et inverseurs logiques sont avantageu-15 sement réalisées en circuits intégrés, de même que les diviseurs de fréquence; on utilisera, par exemple, à cet effet les circuits intégrés de la série 74 de la Société Texas Instruments, circuits bien connus de l'homme de l'art. L'objet de l'invention peut être utilisé avec l'unité de sélection d'un central temporel de télé-20 communications, dans laquelle les différents organes qui la constituent doivent être pilotés par une base de temps unique; les signaux d'horloge servent à piloter les organes de l'unité de sélection, et les divers signaux utilisés dans l'unité de sélection sont obtenus par division du signal d'horloge 2 h.

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3 feuilles dessins

Claims

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REVENDICATIONS densateur (C2) et à un point commun aux première et deuxième

1. Base de temps constituée de trois générateurs identiques résistances par une troisième résistance (R8), le collecteur du comportant chacun un oscillateur, un comparateur de phase, un deuxième transistor étant relié à l'entrée de commande de l'os-circuit d'élaboration de signal comportant un circuit à majorité cillateur par une quatrième résistance (R9).

logique recevant un signal de base de chaque oscillateur, et un 5 4. Base de temps selon la revendication 2, caractérisée par le diviseur de fréquence interne commandé par un premier circuit fait que le circuit d'asservissement externe (16) comport#cinq majoritaire, caractérisée par le fait que dans chaque générateur résistances (RI 1, R12, R13, R14, R15), un condensateur (C4) le comparateurde phase (13) est agencé à recevoir un premier et une porte OU-exclusif (17) dont une entrée est reliée au signal de base (Ci) de l'oscillateur dudit générateur, un diviseur de fréquence extérieure (20) et une autre entrée est deuxième signal de base (Aj) de l'oscillateur d'un des deux au- io reliée au diviseur de fréquence interne (21), ladite porte OU-tres générateurs, un troisième signal de base (Bk) de l'oscilla- exclusif étant reliée en sortie d'une part à une tension continue teur de l'autre des deux autres générateurs et lesdits deuxième stabilisée (+Vcc) par une première résistance (R15) et d'autre et troisième signaux de base inversés, que le circuit d'élabora- part, à travers une deuxième résistance (R14), à un point com-tion de signal (F) comporte en outre un filtre, un inverseur (29), mun d'un pont diviseur constitué d'une troisième résistance et un amplificateur différentiel (T3, T4) polarisant la sortie du- 15 (R12) et d'une quatrième résistance (R13), ledit pont diviseur dit inverseur lequel délivre un signal de sortie du générateur, et étant branché entre la tension stabilisée (+Vcc) et la masse, que le diviseur de fréquence interne (21) est agencé de manière ledit point commun du pont diviseur étant relié d'une part à la à recevoir en entrée et à travers un inverseur (31) le signal de masse par ledit condensateur (C4) et d'autre part à l'entrée de sortie du générateur, sa sortie étant reliée d'une part audit pre- commande de l'oscillateur par une cinquième résistance (RI 1), mier circuit majoritaire (Ml) et à un circuit d'asservissement 20 ladite entrée de commande étant elle-même reliée à la masse externe (16) dont la sortie est reliée à une entrée de commande par un condensateur (C3).

de l'oscillateur, et d'autre part à trois inverseurs (38,39,40) qui 5. Base de temps selon l'une des revendications 1 ou 2, délivrent chacun un signal de synchronisation (Sy), ledit premier caractérisée par le fait que chaque générateur comporte un discircuit majoritaire recevant un signal de synchronisation inversé positif de protection sur les entrées qui reçoivent les deuxième de chacun des deux autres générateurs. 25 et troisième signaux de base délivrés par les deux autres généra-
2. Base de temps selon la revendication 1, caractérisée par le teurs, ledit dispositif de protection étant agencé de manière que fait que chaque générateur comporte également un diviseur de le deuxième signal de base (Aj) soit appliqué à un premier fréquence extérieure (20) et un deuxième circuit majoritaire inverseur (6), à une première résistance (R52) reliée à une ten-(M2), ledit diviseur de fréquence extérieure recevant un signal sion continue (+Ve) et, a travers un premier condensateur extérieur de synchronisation (w) et délivrant, après division, au 30 (C21), à une deuxième résistance (R53) reliée à la tension con-circuit d'asservissement externe (16) un signal de même fré- tinue, à l'émetteur d'un transistor (T10) de type pnp à travers quence que celui délivré par le diviseur de fréquence interne une première diode (d6), et à une première entrée d'une pre-(21), ledit diviseur de fréquence extérieure délivrant également, mière porte NON—ET (4) du comparateur de phase (13), ledit après division, un signal audit deuxième circuit majoritaire et à premier inverseur étant relié en sortie d'une part à la tension deux inverseurs (51,52) qui délivrent un signal de synchronisa- 35 continue (+Vc) par une troisième résistance (R50) et d'autre tion extérieure (SF), ledit deuxième circuit majoritaire recevant part, à travers un deuxième condensateur (C20), à une qua-également de chacun des deux autres générateurs un signal de trième résistance (R51) reliée à ladite tension continue à l'émet-synchronisation extérieure après inversion par un inverseur (57, teur dudit transistor (T10) par une deuxième diode (d5), et à 58) et délivrant un signal majoritaire audit diviseur de fréquence une première entrée d'une deuxième porte NON—ET (5) du extérieure. 40 comparateur de phase, et que le troisième signal de base (Bk)
3. Base de temps selon l'une des revendications 1 ou 2, soit appliqué à un deuxième inverseur (7), à une cinquième caractérisée par le fait quel le comparateur de phase (13) com- résistance (R56) reliée à la tension continue, et, à travers un porte un dispositif à retard (11), deux transistors (TI, T2), et en troisième condensateur (C23), à une sixième résistance (R57) entrée deux portes NON-ET (4,5) et un premier inverseur (9), reliée à la tension continue, à l'émetteur du transistor (T10) à la première porte NON-ET (5) recevant sur une première en- 45 travers une troisième diode (d8), et à une deuxième entrée de la trée, à travers un inverseur (6), le deuxième signal de base (Aj) première porte NON-ET (4), ledit deuxième inverseur (7) étant sur une deuxième entrée, à travers un inverseur (7), le troisième relié en sortie d'une part à la tension continue (+Vc) par une signal de base (Bk) et sur une troisième entrée le premier signal septième résistance (R54) et d'autre part, à travers un qua-

de base (Ci), la deuxième porte NON-ET (4)_recevant sur une trième condensateur (C22), à une huitième résistance (R55) première entrée le deuxième signal de base (Aj), sur une so reliée à ladite tension continue, à l'émetteur du transistor (T10)

deuxième entrée le troisième signal de base (Bk) et sur une par une quatrième diode (d7) et à une deuxième entrée de la troisième entrée la sortie du premier inverseur (9) dont l'entrée deuxième porte NON—ET (5), ledit transistor ayant son émet-reçoit le premier signal de base (Ci), la sortie du premier inver- teur relié par une neuvième résistance (R58) à la tension confiseur étant également reliée par un deuxième inverseur (10) à nue (+Vc), sa base reliée d'une part à la tension continue une entrée du dispositif à retard dont une sortie est reliée par un 55 (+Vc) à travers une résistance (R60) et d'autre part à la masse troisième inverseur (12) à une quatrième entrée des deux portes par une dixième résistance (R59), et son collecteur relié à la NON-ET, la première porte NON-ET (5) étant reliée en sortie masse.

à la base du premier transistor (Tl) de type npn par un qua- 6. Base de temps selon l'une des revendications 1 ou 2,

trième inverseur (14) en série avec une résistance (R4), l'émet- caractérisée par le fait que le circuit à majorité logique comporte teur du premier transistor étant relié d'une part à la masse et 6t> une première porte NON—ET (25) recevant en entrée le d'autre part à la base par un condensateur (Cl), le collecteur du deuxième (Aj) et le troisième (Bk) signal de base, une deuxième premier transistor étant relié par une résistance (R5) à l'entrée porte NON-ET (26) recevant en entrée le premier et le troi-de commande de l'oscillateur elle même reliée à la masse par un sième signal de base, et une troisième porte NON—ET (27) condensateur (C3), la deuxième porte NON-ET (4) étant reliée recevant en entrée le premier et le deuxième signal de base, en sortie à la base du deuxième transistor (T2) de type pnp en 65 chaque porte NON—ET étant reliée en sortie à une entrée res-série avec une première résistance (R6) et une deuxième résis- pective d'une quatrième porte NON-ET (28) dont la sortie est tance (R7), l'émetteur du deuxième transistor (T2) étant relié à reliée, à travers une première résistance (RI6), à un point mi-une tension continue stabilisée (+Vcc), à la base par un con- lieu d'un premier enroulement (ni) d'un transformateur, ledit

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premier enroulement ayant ses extrémités reliées par un premier condensateur (C6) et une extrémité reliée à une tension continu (+Vc), un second enroulement (n2) dudit transformateur ayant une extrémité reliée d'une part à la masse par une deuxième résistance (RI 7) et d'autre part au collecteur d'un premier transistor (T3) de type pnp, et une autre extrémité reliée à un premier inverseur (29) délivrant en sortie un signal d'horloge inversé, la sortie dudit premier inverseur étant reliée d'une part à un deuxième inverseur (31) dont la sortie est reliée à une entrée (e) du diviseur de fréquence interne (21), et d'autre part à un troisième inverseur (63), ledit troisième inverseur ayant sa sortie reliée d'une part à un quatrième inverseur (30) et d'autre part à la tension continue (+Vc) par une troisième résistance (R22) et à la base du premier transistor (T3) de type pnp par une quatrième résistance (R21), ledit premier transistor ayant sa base reliée à la masse par un deuxième condensateur (C8), et son émetteur relié à la tension continue par une cinquième résistance (R20) et l'émetteur d'un deuxième transistor (T4) qui a son collecteur à la masse et sa base reliée d'une part à la masse par un troisième condensateur (C7) et d'autre part à la sortie du quatrième inverseur (30) par une sixième résistance (R19), la sortie dudit quatrième inverseur étant reliée à la tension continue par une septième résistance (RI 8).