CA2129390C - Methode et appareil de detection de defaillances de couplage de cellules multiples dans les memoires electroniques - Google Patents
Methode et appareil de detection de defaillances de couplage de cellules multiples dans les memoires electroniquesInfo
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Abstract
Méthode d'essai de mémoire vive (RAM) pour détecter les fautes uniques de couplage en V en établissant une première valeur de courant pour chaque cellule, et pour chaque cellule et chaque m arrière-plan de données, qui génère un bit de données correspondant à un élément d'une matrice complète (n, V-1), et pour chaque m arrière-plan de données : (1) qui applique une séquence de lecture-écriture à chaque cellule; et (2) pour chaque arrière-plan sauf pour le mième arrière-plan, la mise à jour de la valeur en cours de toutes les cellules selon les bits de données correspondant à cette cellule; la lecture de chaque cellule de la RAM; et le rejet ou la réparation de la RAM si une faute de couplage de cellule ressort de la série de valeurs lues dans les cellules de la RAM. Les bits de données sont générés par une méthode de reconstitution de matrice ou un générateur pseudo-aléatoire utilisant une numérisation des adresses de la cellule à laquelle le bit de données s'applique. La fonction logique peut être l'élément de la matrice exhaustive (n, V-1) sans égard au courant de la cellule ou le résultat de la mise en fonction OU exclusif du complément du bit de code logique d'arrière-plan et de la première valeur existante de la cellule. L'appareillage permettant l'essai d'une mémoire RAM est muni de mémoire PROM contenant les bits de code logique d'arrière-plan qui correspondent à une matrice complète (n0, V-1) où n0 n, la matrice ayant n0 rangées et m0 colonnes et un générateur de bit de données pour générer les bits de données à partir de la matrice stockée en PROM. Un appareillage intégré d'essai de la mémoire RAM ayant n cellules comprend un générateur de bits de données, qui produit des bits de données pseudo-aléatoires à partir de la numérisation de l'adresse de la cellule RAM à laquelle le bit de données doit être appliqué.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CA002129390A CA2129390C (fr) | 1994-08-03 | 1994-08-03 | Methode et appareil de detection de defaillances de couplage de cellules multiples dans les memoires electroniques |
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| Publication Number | Publication Date |
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| CA2129390A1 CA2129390A1 (fr) | 1996-02-04 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112634696B (zh) * | 2020-12-21 | 2023-01-31 | 贝壳技术有限公司 | 故障定位练习方法、装置、电子设备和存储介质 |
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| CA2129390A1 (fr) | 1996-02-04 |
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