Dispositif additionneur électronique numérique de série La présente invention concerne un disposi tif additionneur électronique destiné à opérer sur des nombres exprimés dans des systèmes décimaux codés en binaire.
Il est bien connu dans la technique que les calculateurs peuvent être aisément construits en vue d'opérer sur des nombres exprimés dans le système binaire. Cependant, il est très dési rable de faire les opérations sur des nombres exprimés dans les systèmes décimaux conven tionnels; c'est pourquoi les systèmes décimaux codés en binaire qui permettent de bénéficier des deux avantages sont aujourd'hui utilisés de préférence aux autres dans les calculateurs. Dans de tels systèmes, un chiffre décimal peut être représenté, par exemple, par un groupe de quatre chiffres binaires. La valeur du chiffre décimal est déterminée en notant la présence ou l'absence des unités binaires dans cha cune des quatre positions de chiffres d'un groupe.
On a montré précédemment de quelle fa çon on peut établir un circuit capable d'addi tionner des paires de nombres décimaux codés en binaire en utilisant des éléments bistables combinés avec des réseaux logiques définis par des équations qui utilisent la notation de l'al gèbre de Boole.
Le circuit faisant l'objet de la présente invention constitue un perfectionne ment par rapport aux circuits connus ayant pour but d'additionner en série des nombres décimaux codés en binaire, le perfectionnement résidant dans la réduction substantielle de l'équipement nécessaire à la réalisation de cette fonction. De plus, le circuit de la présente invention utilise un système permettant de résoudre les réseaux logiques suivant des dis positifs plus simples et plus compréhensibles pour le personnel qui entretient l'équipement.
Cet avantage est considérable, car le problème de vérifier les circuits et leur fonctionnement est un problème de première importance pour des systèmes calculateurs complexes de ce type.
En bref, la présente invention permet d'ad ditionner une paire de nombres décimaux codés en binaire grâce à l'utilisation de trois circuits bistables qui accumulent de façon efficace l'in formation nécessaire durant les quatre périodes d'impulsions constituant un cycle d'opération. Les circuits bistables sont introduits successive ment, de manière à fonctionner comme les étages d'un compteur binaire conventionnel durant les trois premières périodes du cycle. Le mode d'opération permet, cependant, à chaque circuit bistable de représenter un étage d'ordre croissant progressivement du compteur binaire à chacune des trois périodes succes sives d'impulsions.
Pendant la quatrième pé riode du cycle, les circuits permettent la trans formation du comptage du nombre binaire accumulé en un nombre-somme représenté dans le système décimal codé en binaire utilisé pour les chiffres introduits.
Ainsi, suivant l'invention, on fournit un dispositif additionneur électroniques numérique de série destiné à additionner des couples de nombres codés binaires, chaque nombre entier codé pris parmi lesdits nombres étant exprimé sous forme d'une séquence de quatre chiffres binaires, une valeur pondérée prédéterminée étant attribuée à chaque chiffre suivant sa posi tion dans la séquence, le dispositif comportant une source de signaux de synchronisation pro duisant, 'de manière continue, un cycle récur rent de quatre signaux de synchronisation, ledit dispositif étant caractérisé par un premier, un second et un troisième organes bistables disposés de manière à constituer un registre numérique binaire,
connu en soi, et par un réseau logique destiné à recevoir lesdits signaux de synchro nisation et muni de lignes d'entrée prévues pour recevoir simultanément une séquence de quatre signaux binaires indiquant des nombres entiers correspondants pris parmi les nombres codés, chaque signal binaire étant synchronisé avec un signal de synchronisation dudit cycle, ledit réseau comprenant un premier, un second, un troisième et un quatrième groupe de circuits logiques, le premier groupe de circuits répon dant aux trois premiers signaux binaires pon dérés des entiers correspondants, de manière à produire des signaux de sortie à la fin de chacune des trois premières périodes des si gnaux de synchronisation, les signaux de sortie provoquant l'enregistrement, par le registre nu mérique binaire, sous forme binaire vraie,
de la somme des trois premiers chiffres binaires pondérés, le second groupe de circuits logiques répondant à un signal de sortie émanant du dispositif bistable qui emmagasine le chiffre binaire vrai d'ordre le plus bas au cours de la période du troisième signal de synchronisa tion de manière à produire sur une ligne de sortie émanant du réseau logique le premier chiffre binaire pondéré de sortie de la somme,
le troisième groupe de circuits logiques répon dant à des signaux de sortie qui émanent des organes bistables qui indiquent la somme par- tielle qui y est emmagasinée au cours de la période du quatrième signal de synchronisation et à des signaux d'entrée indiquant les qua trièmes chiffres binaires pondérés,
de manière à produire le second chiffre binaire pondéré de sortie de la somme sur ladite ligne de sortie et le quatrième groupe de circuits logiques ré pondant à des signaux indiquant la somme partielle emmagasinée dans le registre numé rique binaire au cours de la période du qua trième signal de synchronisation et à des signaux d'entrée indiquant les quatrièmes chif fres binaires pondérés, de manière à produire des signaux de sortie provoquant l'enregistre ment par le second et le troisième organes bi- stables des quatrième et troisième chiffres binaires pondérés, respectivement,
de la somme en question et provoquant l'enregistrement par le premier organe bistable de toute retenue résultant de l'addition des nombres entiers correspondants et répondant à des signaux de sortie émanant du registre au cours de la pre mière et de la seconde périodes du cycle de signaux de synchronisation suivant, de manière à produire les troisième et quatrième chiffres binaires pondérés de la somme sur la ligne de sortie.
Plus particulièrement, le circuit de somma tion de la présente invention se compose de dispositifs bistables, comme des circuits flip- flop , et d'un réseau de contrôle associé. Les deux groupes de signaux représentant les nom bres à additionner sont introduits en série dans le réseau de contrôle qui possède une action cyclique commandée par des impulsions syn- chronisantes venant d'une autre source. Le groupe de signaux à la sortie de l'additionneur représente le nombre correspondant à la somme des deux nombres introduits et est exprimé dans le même code utilisé pour les nombres introduits.
Le réseau de contrôle des flip-flops fonc tionne suivant un ensemble d'équations logi ques. Chacune de ces équations définit quand et comment un flip-flop doit changer d'état. Les signaux de sortie des flip-flops ainsi que les formes de signaux à l'entrée correspondent aux termes des équations qui sont combinées par des opérations d'addition ou de multipli cation logiques. Ces opérations sont accom plies physiquement par des réseaux comprenant des ensembles de diodes et de résistances qui relient les lignes transportant les potentiels re présentatifs des termes des équations. Les im pulsions synchronisantes sont utilisées pour synchroniser et faire avancer effectivement le circuit de sommation dans le but de faire se dérouler le processus.
Quand, en raison de la mise en jeu d'une impulsion de synchronisation, les termes du réseau sont à même de satisfaire un signal de commande à un flip-flop, la multi plication logique de ce signal de commande par l'impulsion de synchronisation suivante fait basculer le flip-flop, à moins qu'il ne soit déjà dans l'état commandé par le signal, auquel cas il reste dans le même état. L'action cyclique du circuit de sommation correspond à la réception de quatre chiffres binaires successifs qui définissent un groupe décimal. Un ensemble auxiliaire de flip-flops est disposé de façon à compter successivement les impulsions d'horloge et à fournir des poten tiels représentatifs du comptage de quatre cy cles.
Ainsi, on peut dire que l'état électrique des réseaux logiques et, par conséquent, des flip- flops eux-mêmes, change suivant les termes de tension représentant les chiffres à l'entrée, l'état des flip-flops suivant la commande de l'impul sion synchronisante précédente, et l'étape du cycle à travers lequel l'additionneur progresse.
Le dessin représente, à titre d'exemple, une forme d'exécution de l'objet de l'invention.
La fig. 1 est un schéma synoptique illus trant de façon générale la forme d'exécution du dispositif additionneur.
La fig. 2 représente un schéma synoptique du compteur d'impulsions accompagné des équations logiques qui définissent les signaux de commande de chacun des étages en flip- flop.
La fig. 3 représente le schéma détaillé d'un circuit flip-flop caractéristique, par exemple le flip-flop <I>FI,</I> dans le compteur d'impulsions. La fig. 4 est un diagramme représentant les formes de signaux auxquels on s'est référé dans l'explication du fonctionnement du flip- flop <I>FI.</I>
La fig. 5 est un schéma du circuit du réseau logique de comptage pour le compteur d'impul sions. La fig. 6 est un schéma synoptique des flip- flops d'addition montrant l'état des différents flip-flops pendant la première période d'impul sions.
La fig. 7 est un schéma synoptique des flip- flops d'addition montrant l'état des différents flip-flops au cours de la deuxième période d'impulsions.
La fig. 8 est un schéma synoptique des flip- flops d'addition montrant l'état des différents flip-flops au cours de la troisième période d'im pulsions.
La fig. 9 est un schéma synoptique des flip- flops d'addition montrant l'état des différents flip-flops au cours de la quatrième période d'impulsions.
La fig. 10 est un schéma des circuits des réseaux logiques générateurs de propositions complexes utilisées un grand nombre de fois dans les circuits d'addition.
La fig. 11 est un schéma des réseaux logiques d'entrée de grille pour le flip-flop <B>SI.</B> La fi-. 12 est un schéma des réseaux logiques d'entrée de grille pour le flip-flop S2. La fig. 13 est un schéma des réseaux logiques d'entrée de grille pour le flip-flop S3.
La fig. 14 est un schéma des réseaux logiques de sortie, générateurs des formes dé tension représentatives de la somme. <I>Description</I> générale En se référant d'abord à la fig. 1, un schéma synoptique montre l'ensemble du dis positif additionneur. L'additionneur 10 se com pose des flip-flops <I>SI, S2</I> et S3 ainsi que d'un réseau logique arithmétique de sortie 11. Les formes de tension sur les entrées<I>Sa</I> et<B><I>SI,</I></B> représentent des nombres décimaux codés des tinés à être additionnés dans l'additionneur 10. Le signal apparaissant à la sortie So représente la somme des nombres à l'entrée.
Un générateur d'impulsions d'horloge ou de synchronisation 12 émet continuellement des signaux carrés qui déterminent les périodes d'impulsions synchronisantes P. Une période d'impulsions est l'intervalle entre le front avant de deux impulsions d'horloge successives.
Ces périodes ont pour but de déterminer le temps alloué à un chiffre binaire qui se manifeste par exemple par le potentiel de sortie d'un flip-flop. Un potentiel élevé de sortie sur la connexion de la plaque de droite par exemple d'un flip-flop exprime le chiffre binaire un , alors qu'un potentiel faible sur le même point représente le chiffre binaire zéro .
Comme un chiffre décimal est représenté par un bloc de quatre chiffres binaires, la présence ou l'absence d'un potentiel élevé sur les entrées<I>Sa</I> ou S,, pendant chacune des quatre périodes d'impulsions consécutives, doit être observée. Le compteur d'impulsions 14, qui compte les impulsions d'horloge du géné rateur 12, définit l'aspect des chiffres binaires particuliers dans un bloc décimal. Ceci est accompli par les sorties du réseau logique de comptage 13 qui, avec les flip-flops <I>FI</I> et F2, constitue le compteur 14.
Les tensions de sortie du compteur 14 représentent des comptages <I>Pl,</I> P2, <I>P;,</I> P4, Pl, P2, P.3, P.,, etc., d'une façon cyclique.. Le potentiel de comptage qui est élevé pendant une période d'horloge donnée, indique quel chiffre binaire particulier d'un bloc décimal est observé à l'entrée de l'addi- tionneur 10.
Le tableau suivant 1 représente le code binaire utilisé pour représenter les chiffres décimaux.
Les impulsions de synchronisation Pl, <I>P.>,</I> P3 et P4 pour l'entrée, et P3, P-,, <I>PI</I> et P2 pour la sortie, définissent, avec les poids numériques associés à ces périodes d'impulsions, 1, 2, 4, 2 respectivement, les colonnes du tableau.
L'équi valent décimal du code binaire à chaque ran gée horizontale est ainsi obtenu sur le tableau en totalisant les composantes effectives du
EMI0004.0032
<I>Tableau <SEP> 1</I>
<tb> Entrée <SEP> P, <SEP> P,, <SEP> P@ <SEP> ! <SEP> P,
<tb> Impulsion
<tb> synchro- <SEP> nisante <SEP> Sortie <SEP> P_ <SEP> P, <SEP> P, <SEP> P,
<tb> I
<tb> Poids <SEP> numérique <SEP> I <SEP> 2 <SEP> 4 <SEP> 2 <SEP> I <SEP> 1
<tb> I
<tb> 0 <SEP> il <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1
<tb> I
<tb> 2 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0
<tb> Equivalent <SEP> 3 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1
<tb> décimal <SEP> à <SEP> - <SEP> I- 4 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0
<tb> l'entrée <SEP> et <SEP> @._ <SEP> '_--' à <SEP> la <SEP> sortie <SEP> 5.
<SEP> II <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1
<tb> 6 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> I <SEP> I
<tb> 7 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1
<tb> .
<tb> 8 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0
<tb> 9 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 poids numérique, indiquées par le binaire 1 dans les colonnes appropriées. Il est â noter que les équivalents des chiffres décimaux 2, 3, 4, 5, 6 et 7 peuvent être représentés par deux combinaisons de codes différentes. Le code représenté dans le tableau II suivant repré sente l'inversion d'un signal de façon à obte nir un code du complément comme cela est désiré quand on opère une soustraction.
Comme on le verra dans la description ci- dessous, la valeur d'un chiffre décimal à l'en trée peut être exprimée suivant l'une quel conque des deux combinaisons sans que le fonctionnement correct du circuit d'addition en soit affecté. Il faut bien comprendre cepen dant que le chiffre décimal à la sortie sera toujours représenté par le code du tableau 1.
EMI0005.0001
<I>Tableau <SEP> 11</I>
<tb> Impulsion <SEP> synchro nisante. <SEP> Entrée <SEP> P4 <SEP> P, <SEP> P@ <SEP> P,
<tb> Poids <SEP> numérique <SEP> 2 <SEP> q <SEP> 2 <SEP> I <SEP> 1
<tb> <U>I <SEP> I <SEP> I</U>
<tb> 2 <SEP> I <SEP> 1 <SEP> @i <SEP> 0 <SEP> 0 <SEP> @ <SEP> 0
<tb> 3 <SEP> i <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> Equivalent
<tb> décimal <SEP> à <SEP> 4 <SEP> 1 <SEP> - <SEP> 0 <SEP> I <SEP> 1 <SEP> 0
<tb> I
<tb> l'entrée <SEP> et <SEP> i
<tb> I <SEP> Î <SEP> @ <SEP> I
<tb> à <SEP> la <SEP> sortie <SEP> 5 <SEP> I <SEP> 1 <SEP> [ <SEP> 0 <SEP> 1 <SEP> ;
<SEP> 1
<tb> 6 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> 7 <SEP> 1 <SEP> I <SEP> 1 <SEP> i <SEP> 0 <SEP> 1 En se référant à nouveau à la fig. 1, on décrira maintenant de façon détaillée com ment l'additionneur 10 fonctionne pour addi tionner le nombre décimal 68 codé en binaire et introduit à l'entrée S,, et le nombre décimal 27, codé en binaire, introduit simultanément à l'entrée S,,.
Dans le tableau I, le chiffre décimal 8 est défini par un chiffre binaire zéro dans la position d'impulsion Pl, alors que les positions P,, P3 et P4 sont définies par le chiffre binaire un .
Ainsi, dans la fig. 1, un potentiel rela tivement bas est introduit à l'entrée<I>Sa</I> pendant la période Pl, et un potentiel relativement élevé est introduit en Sa pendant les périodes P,,, P3 et P4. Le chiffre décimal 6, qui suit immédia tement le chiffre décimal 8 à l'entrée S6 est représenté sur le tableau 1 par le chiffre binaire zéro pour la période PI ;
suivi du chiffre binaire un pour les périodes P, et P3, et finalement suivi du chiffre binaire zéro pour la période P4. Ainsi, un potentiel rela tivement bas se manifeste en SQ pendant la période PI suivi par un potentiel relativement élevé pendant les périodes P@ <I>et</I> P.3, et finale ment par un potentiel relativement bas pendant la période P4. De façon similaire, on peut reconnaître le nombre décimal 27 à l'entrée S,,
. Les chiffres binaires d'entrée dans chaque bloc sont introduits en série dans l'addition- neur 10 dans le même ordre que les potentiels de comptage Pl, Pz, P;, P4 sont alimentés.
Ces potentiels de comptage synchronisent l'addi- tionneur 10 de façon qu'il accorde à chaque chiffre d'entrée codé en binaire son poids et qu'il émette les chiffres binaires correspondant à la somme dans l'ordre aux périodes d'impul sion nécessaires. Le signal somme S, est re présenté par la forme d'onde correspondant au nombre décimal 95.
Comme cela est indi qué dans la fig. 1, le signal de sortie So est décalé de deux périodes, c'est-à-dire qu'il est en retard de deux impulsions du compteur 14, en ce sens que les quatre chiffres binaires du bloc décimal sortant, comparés aux comptages d'impulsions synchronisantes à l'entrée ne sont pas supposés être dans les positions P3, P4, PI et P, respectivement.
Ceci est dû à un retard de deux impulsions d'horloge inhérent à l'éta blissement des chiffres codés correspondant à la somme effectuée par l'additionneur 10.
Les propositions logiques peuvent être con sidérées comme étant représentées dans les circuits par les flip-flops qui sont des disposi tifs électroniques possédant deux états stables possibles, et seulement deux. L'un de ces deux états est appelé vrai (il est quelquefois représenté dans les tableaux par 1 ) et l'au tre état est appelé faux ( 0 dans les tableaux).
Le vrai et le faux état d'une proposition sont relatifs de préférence à des termes qui sont physiquement représentés dans les circuits comme la tension continue en un point par exemple. Cette tension peut exister à l'un de deux niveaux différents. Quand un terme est effectif, la tension est relativement élevée (E,,) ; et quand il est ineffectif, la tension est relati vement basse<B>(El,),</B> voir fig. 3.
Ainsi, en reliant les lignes de sortie, par exemple, à chacune des plaques des -tubes d'un circuit flip-flop, la ligne de sortie possédant la tension relativement élevée détermine l'état (ou terme) effectif du flip-flop. L'autre ligne de sortie possédant la tension relativement basse représente alors l'état ineffectif. Suivant le présent système, il est désirable de pouvoir commander un flip-flop de propo sition vers son état faux ou vrai par des si gnaux appliqués à des entrées séparées.
Ces lignes d'entrée sont couplées aux grilles de chacun des tubes du circuit flip-flop ; ainsi en appliquant une impulsion négative à la bonne ligne d'entrée, le circuit flip-flop peut être commandé et basculer vers l'état désiré.
La nomenclature utilisée pour la présente invention se sert des combinaisons de lettres majuscules et de nombres pour désigner les flip-flops de proposition eux-mêmes. Les sor ties des flip-flops sont caractérisées par des lettres majuscules correspondant avec le nom bre associé en indice. En vue de différencier l'état vrai d'un circuit flip-flop, du faux état, ce dernier est distingué du précédent par le signe prime .
D'autre part, les entrées d'un flip-flop sont désignées par les lettres minuscules correspon dantes avec le nombre associé en indice. L'en trée ayant pour effet de mettre un flip-flop dans un état faux est distinguée de l'autre par un indice zéro précédant la lettre minuscule. <I>Compteur d'impulsions</I> En se référant ensuite à la fig. 2, les flip- flops <I>FI</I> et F2 constituant les étages du compteur d'impulsions, sont illustrés schéma tiquement.
Les équations logiques définissant les en trées de commandes pour chacun des étages flip-flop sont les suivantes f1 = FX f, = F,'F, C J, = FIC "f, = F,F@C Les sorties des flip-flops sont reliées aux entrées, de façon que le compteur d'impulsions puisse compter à travers un cycle de quatre comptages consécutifs, soit Pl, P,, P3 et P4.
Le dispositif du compteur est un dispositif parallèle en, ce sens qu'une impulsion C du générateur d'impulsions synchro 12 est appli quée à toutes les entrées de flip-flops simul tanément. Les interconnexions de porte ( ga- ting ) des sorties de flip-flop, cependant, ne permettent qu'à certains flip-flops d'être com- mandés par les impulsions successives C, de façon qu'ils puissent basculer d'une manière ordonnée pour indiquer les comptages de cy cles.
Les combinaisons des états des flip-flops qui indiquent le contenu de chiffres du comp teur sont représentées dans le tableau suivant. Ce tableau 111 est une représentation binaire des comptages d'impulsions<I>PI à</I> P;
.
EMI0006.0049
<I>Tableau <SEP> 111</I>
<tb> Flip-flops
<tb> F1 <SEP> i <SEP> F2
<tb> P<B>l</B> <SEP> 0 <SEP> I <SEP> 1 <SEP> P4'= <SEP> F,'+F,F.,
<tb> P_ <SEP> 1 <SEP> 1 <SEP> P, <SEP> = <SEP> F,F,
<tb> P,, <SEP> 0 <SEP> 0 <SEP> P, <SEP> = <SEP> F,'F2'
<tb> i
<tb> P, <SEP> 1 <SEP> 0 <SEP> P, <SEP> = <SEP> F,F2' En se référant ensuite à la fig. 3, un dia gramme schématique est représenté, montrant la manière dont est connecté le flip-flop <I>FI</I> pour fonctionner comme premier étage du compteur d'impulsions.
Le circuit flip-flop utilisé est bien connu, et il se compose de deux triodes VI et V,, la plaque de chacune d'entre elles étant reliée à la grille de l'autre par une résistance R en parallèle avec une capacité C. La plaque de chaque triode est reliée à travers une résis tance de charge séparée comme la résistance RI à une source de tension positive B -I-. La cathode de chaque triode est mise à la masse.
Chacune des grilles des tubes est reliée à tra vers une résistance de grille séparée R., à une source de polarisation<B>-E.</B> Le circuit flip- flop est pourvu de circuits de commande asso ciés à chacune de ses grilles et de circuits de sortie reliés à chacune des plaques.
Chaque fois que le flip-flop est considéré comme se trouvant dans un état un<B> ,</B> la lampe au néon L, connectée en série avec une résistance de protection Ro aux bornes à la résistance de charge de gauche Rh s'allume ; quand le flip-flop se trouve dans un état zéro la lampe au néon est éteinte.
Les lignes de sortie<I>FI</I> et<I>Fi</I> du flip-flop <I>FI</I> sont prises sur les plaques de droite et de gauche, respectivement. En vue de maintenir la variation de la tension de plaque entre les niveaux El, et El, des diodes de verrouillage telles que les diodes 20 et 21 associées à la sortie de droite<I>FI</I> sont pourvues sur chaque ligne de sortie.
Les entrées des flip-flops sont contrôlées par les circuits-porte 22 et 23 associés aux grilles des tubes<I>VI</I> et V., respectivement. Cha cun des circuits-porte 22 et 23 est couplé à travers un circuit de différenciation 24 et une diode de blocage 25 à la grille de l'un des tubes, comme on peut le voir en particulier pour la grille de gauche, celle du tube V1.
Pour cet étage particulier de comptage, la sortie de la plaque de droite<I>FI</I> est reliée à l'une des entrées de la porte de gauche 22, et la sortie de la plaque de gauche FI' est reliée à l'une des entrées de la porte de droite 23. L'impulsion C est appliquée simultanément à la seconde entrée de chacun des circuits de porte 22 et 23.
Ces circuits 22 et 23 sont des réseaux lo giques. Dans de tels circuits, comme cela peut être noté en particulier pour la porte de gau che 22, les entrées sont appliquées aux ca thodes des diodes 27 et 28 dont les anodes sont reliées à une ligne commune 29 qui re joint la source de tension positive B -;- à travers une résistance de charge R;.
Chaque fois que l'entrée de plaque du cir- cuit-porte est à un potentiel élevé, l'impul sion C appliquée à l'autre entrée est transmise à la sortie. Cette impulsion est différenciée dans le circuit différenciateur 24 et la portion positive est bloquée par la diode 25 alors que la portion négative passe et fait basculer le tube <I>VI.</I>
On montre, sur la fig. 4, les formes de tension apparaissant en différents points de l'étage compteur<I>FI</I> décrit ci-dessus. Sur la ligne 1, on peut voir les impulsions périodiques synchronisantes C ; sur la ligne 11, la tension- plaque de sortie<I>FI</I> qui se trouve initialement à un potentiel élevé<B>(El,)</B><I>;
</I> sur la ligne<I>111,</I> la tension-plaque de sortie FÎ qui se trouve ini tialement à un potentiel faible<I>(El).</I> Comme on peut le voir sur la ligne<I>IV,</I> chaque fois que les tensions<I>FI</I> et C se trouvent simulta nément à un potentiel élevé, le terme of f est censé passer à travers le circuit-porte 22 comme une impulsion rectangulaire de forme similaire à celle de l'impulsion C.
Le géné rateur d'impulsions est à basse impédance de façon à être certain que le front avant de l'im pulsion ne soit pas arrondi mais relativement carré. Sur la ligne V, la forme du signal introduit à l'entrée de la grille de gauche est essentiellement l'impulsion résultant de la dif férenciation du front avant 1 de l'impulsion rectangulaire <B>J</B> j. j. On peut donc remarquer que le flip-flop <I>FI</I> change d'état avec le front avant de l'impulsion o
f j (impulsion C). Il est à noter également que, le tube de gauche VI ayant cessé de conduire, la tension de sortie- plaque FI' croit graduellement suivant la cons tante de temps du circuit flip-flop. La sortie Fr est maintenant à un potentiel élevé, de telle sorte qu'à l'arrivée de l'impulsion sui vante C, le circuit-porte de droite 23 laisse passer l'impulsion C et, par conséquent,
le front avant différencié 32 de cette dernière impulsion fait basculer le flip-flop <I>FI</I> vers son état d'origine.
Il devient maintenant évident que les im pulsions C divisent le temps des opérations du circuit en deux phases distinctes. Pendant la première phase d'une période d'impulsions, quand la tension du générateur d'impulsions est basse, les phénomènes transitoires se dé roulent. Pour un fonctionnement assuré, ces phénomènes transitoires doivent être terminés avant l'arrivée du front avant de l'impulsion C.
Pendant la durée de l'impulsion, les circuits du réseau logique peuvent être considérés comme étant en train d'observer les flip-flops et les autres sources d'entrée afin de détermi ner si une impulsion devrait ou ne devrait pas passer sur la grille d'un flip-flop. L'impulsion C doit être assez longue pour qu'elle puisse, en tenant compte de sa durée de montée, atteindre son amplitude de crête avant la fin de la période d'horloge. L'impulsion doit aussi être produite par un générateur à basse impédance, de sorte qu'un bord carré puisse être créé sur le front avant de l'impulsion qui passe à tra vers les circuits-porte.
Ces conditions rendent possible la création, par différenciation, d'une impulsion négative, coïncidant avec la fin de la période d'horloge, qui peut être utilisée pour faire basculer les flip-flops. On se référera maintenant aux fig. 2 et 5. Au lieu de montrer les diagrammes de câblage des circuits logiques, comme dans la fi-. 3, les circuits restants présentent des dia grammes synoptiques simplifiés des flip-flops. II est entendu cependant que tous les flip-flops sont identiques.
Comme on le voit sur la fig. 2, seules les lignes d'entrée et de sortie du flip- flop sont indiquées et celles-ci sont marquées suivant la convention exposée précédemment. De plus, les circuits de différenciation et de blocage des entrées de grilles sont omis dans les diagrammes d'ensemble pour simplifier. Seules les portes, indiquant le produit logique de l'entrée de contrôle et de l'entrée d'horloge sont montrées à chacune des entrées, de manière à souligner le fait que les impulsions C sont appliquées simultanément à toutes les entrées de flip-flop.
Les équations logiques définissent quand et comment les circuits flip-flop doivent changer d'état en accord avec les termes effectifs du système pendant chaque période d'horloge du cycle du système. Ecrire les équations logiques de commande de grille d'un circuit flip-flop revient à indiquer les termes qui doivent posséder simultanément un potentiel élevé pour qu'un flip flop donné dans- un état donné puisse basculer. Deux opé rations distinctes sont utilisées dans les équa tions.
La première, la multiplication logique , signifie que tous les termes dans le produit particulier de l'équation doivent être au po tentiel relativement élevé pour que ce produit soit effectif dans l'équation. La seconde, 1' ad- dition logique , signifie qu'au moins un des termes de la somme doit se trouver au poten tiel relativemment élevé pour que cette somme soit effective dans une équation particulière.
Ainsi, par exemple, l'équation logique <B>os,</B> = S;l'S3 (P@ + S#"S3 )C qui est physiquement réalisée par le réseau de la fig. 11, peut être interprétée comme énonçant que le flip-flop SI pourra basculer vers son état faux à la fin d'une période d'impulsion d'horloge pendant laquelle les qua tre termes suivants se trouvent à un potentiel élevé :<B><I>Sa',</I></B> Sb' <I>,</I> (P4' <I>+</I> S_'S;') et C ;
le terme (Pl' <I>+</I> & 'S;') lui-même et interprété comme ayant un potentiel élevé si l'un des termes P° et/ou (S" S3') an moins se trouve à un potentiel élevé.
La représentation particulière de ces équa tions logiques a été choisie, car ces équations peuvent être traitées suivant certaines règles bien connues de l'algèbre de Boole. Quand on a décrit une fois le moyen de réaliser physiquement un circuit-type de pro duit logique et de somme logique, les tech niques actuelles permettent aux circuits lo giques de résoudre tout le système logique à établir en se référant directement aux seules équations. L'ensemble des circuits logiques ap paraît généralement comme un réseau impor tant interconnecté composé de ces deux cir cuits fondamentaux.
En réduisant les équations à des circuits physiques, on est amené à recon naître le fait que certains termes complexes communs et certains produits partiels peuvent être fabriqués une seule fois et utilisés à plu sieurs reprises dans les autres parties des ré seaux suivant la nécessité. Ceci simplifie les équations logiques et, par conséquent, réduit le nombre d'éléments des circuits physiques, mais souvent c'est au prix d'une complication.
dans la recherche des équations logiques d'ori- ffi Cr ne. L es techniques présentes permettent néan- moins de retenir dans les équations le système original de pensée, même si les équations sont révisées plusieurs fois, tant que les révisions restent conformes aux règles de l'algèbre de Boole.
<B>Il</B> est à noter que dans la technique actuelle, les circuits destinés à résoudre des multipli cations logiques sont aussi appelés portes et les circuits qui résolvent des additions logiques sont aussi appelés mélangeurs ou mixers . En reprenant la fig. 2, les conditions néces saires pour faire basculer le flip-flop FI, comme cela a déjà été décrit en liaison avec la fig. 3, sont représentées par les équations logiques symboliques f1 <I>=</I> 171'C <I>et</I> of, <I>=</I> 171C.
Si l'on examine les états des flip-flops F, tels que présentés dans le tableau 111, les équa tions logiques symboliques pour le flip-flop F2 peuvent être déterminées de façon similaire. Les conditions nécessaires pour faire basculer le flip-flop F2 vers son état vrai, c'est-à-dire de l'état 0 à l'état 1, sont que le flip-flop <I>FI</I> soit dans un état vrai et le flip-flop F2 lui- même dans un état faux ;
ceci peut être noté symboliquement par f2= F@'FIC. De même, les conditions nécessaires pour faire passer le flip-flop F2 vers un état faux sont que le flip- flop F2 soit vrai ainsi que le flip-flop <I>FI</I> soit <I>of., =</I> F2FIC.
Les réseaux logiques de diode utilisés pour résoudre toutes les équations de commande pour le compteur d'impulsions 14 seront ex posés par la fig. 5.
Les réseaux capables de résoudre physi quement les équations o f I <I>=</I> FIC <I>et</I> f I <I>=</I> F, 'C associés au flip-flop <I>FI</I> sont respectivement les circuits-porte 22 et 23 comme on l'a montré précédemment dans la fig. 3.
Ces circuits sont simplement représentés en désignant les entrées de la porte 22, qui est une porte du produit- type à deux entrées par les termes de l'équa tion<I>"</I> f1 et en désignant les entrées de la porte 23 par les termes de l'équation f1. Les sorties de ces portes sont marquées respectivement Jl et f1. Chacun de ces circuits de produit est tel que, chaque fois que l'une quelconque des entrées se trouve à un potentiel relative ment bas, la sortie est également à un potentiel relativement bas ;
si, par contre, toutes les entrées sont à un potentiel relativement élevé, la sortie est à un potentiel relativement élevé. En d'autres termes le potentiel de sortie est égal au plus bas potentiel d'entrée.
L'équation qui permet de produire f2 est, sur la fig. 2, un produit des deux mêmes ter mes définissant off multipliés par un terme additionnant F2'. On remarquera sur la fig. 5 que, au lieu de prévoir un circuit de produit à trois entrées pour résoudre l'équation f2,
la sortie du circuit 22 de produit à double entrée est- reliée en cascade à un second circuit de produit à double entrée 40 en même temps que le nouveau terme F2'. Ainsi la sortie f <I>2</I> du second circuit de produit à double entrée 40 fournit la solution de f2.
L'équation of2 contient également le pro duit commun définissant off. C'est pourquoi la sortie du circuit de produit à double entrée 22 alimente l'une des entrées 41 d'un troi sième circuit de produit à double entrée 42 de même que le nouveau terme F.,. La sortie de ce troisième circuit de produit 42 fournit f2- Les circuits ci-dessus illustrent clairement la manière dont les équations qui définissent les entrées des flip-flops de proposition fonc tionnent,
révèlent la façon dont les sorties des flip-flops sont logiquement interconnectées aux entrées, c'est-à-dire définissent quand et comment les flip-flops devraient changer en fonction des conditions des autres propositions du système.
Les équations représentant les impulsions <I>P.,,</I> P,3, <I>PI</I> et P4 définissent les termes temps nécessaires aux circuits additionneurs termi naux. Ces termes temps sont composés, suivant le tableau 111, des produits logiques des termes représentés par les sorties des flip- flops F. Ces produits sont obtenus physique ment par les réseaux de la fig. 10.
On peut y voir que P2 <I>=</I> (FIF@) se manifeste sur la ligne<I>64 ;</I> P@ <I>=</I> FI'F2 sur la ligne 65 ; P,, = (171F2) sur la ligne 66, et P4 <I>= (Fi</I> -I- FlF2) sur la ligne 67. <I>Circuits de somme</I> Le. circuit d'addition ou de total 10 de la fig. 1 sera maintenant décrit en détail.
La somme des entrées pondérées Sa et Sb est accumulée dans les flip-flops d'addition, dans le système numérique binaire, pendant chaque période de synchronisation ;
cependant, comme; on peut le remarquer en comparant les fi-. 6, 7 8 et 9, chaque flip-flop d'addition ou de somme ne représente pas le même étage de position de chiffre du système binaire pen dant n'importe quelle double période d'impul sions d'un cycle de comptage.
Par exemple, le flip-flop SI représente successivement les éta ges 2 , 21, 22 et 23 pendant les périodes res pectives Pl, P2, <I>P3</I> et<I>P4.</I> Pour cette raison, l'action d'ensemble du circuit d'addition peut être mieux comprise en expliquant en premier lieu l'action d'addition par chacune des quatre périodes d'un cycle.
Le plan général utilisé pour présenter et décrire l'action de l'additionneur pendant cha que période d'impulsion est le suivant Durant chacune des périodes Pl, P.,, P3 et P4 du cycle d'addition, on donne aux entrées Su et Sr, la valeur définie par le tableau I ou le tableau II. De plus, les flip-flops d'addition <I>S1, S2</I> et S3 accumulent de l'information pen dant chacune de ces périodes, comme on peut le voir dans les tableaux associés aux flip-flops d'addition des fig. 6, 7, 8 et 9.
Ceux-ci sont comme suit <I>Période d'impulsion PI</I> (voir fig. 6)
EMI0010.0025
<I>Tableau <SEP> IV</I>
<tb> Flip-flop <SEP> S1
<tb> <U>i</U>
<tb> Stade <SEP> @; <SEP> 2
<tb> I
<tb> Contenu <SEP> décimal <SEP> I <SEP> 0 <SEP> 0
<tb> i
<tb> de <SEP> l'additionneur
<tb> 1 <SEP> 1 <I>Période d'impulsion</I> P_> (voir fi-. 7)
EMI0010.0027
<I>Tableau <SEP> V</I>
<tb> Flip-flop <SEP> S1 <SEP> I, <SEP> S2
<tb> I
<tb> Stade <SEP> 21 <SEP> 2
<tb> <U>i</U>
<tb> 0 <SEP> il <SEP> 0
<tb> Contenu <SEP> décimal <SEP> 1 <SEP> - <SEP> 0 <SEP> 1
<tb> i
<tb> de <SEP> l'additionneur
<tb> 2 <SEP> 1 <SEP> 0
<tb> 3 <SEP> 1 <SEP> 1 <I>Période d'impulsion P;
</I> (voir fig. 8)
EMI0010.0029
<I>Tableau <SEP> UI</I>
<tb> Flip-flop <SEP> S1 <SEP> S2 <SEP> S3
<tb> i
<tb> Stade <SEP> 2' <SEP> 2' <SEP> 2"
<tb> 0 <SEP> Ii <SEP> 0 <SEP> 0 <SEP> 0
<tb> 1 <SEP> I <SEP> 0 <SEP> 0 <SEP> 1
<tb> 2 <SEP> 0 <SEP> 1 <SEP> 0
<tb> Contenu
<tb> décimal <SEP> de <SEP> 3 <SEP> 0 <SEP> 1 <SEP> 1
<tb> l'additionneur
<tb> 4 <SEP> 0 <SEP> 0
<tb> I <SEP> 5 <SEP> 1 <SEP> 0 <SEP> 1
<tb> 6 <SEP> 1 <SEP> 1 <SEP> 0
<tb> i <SEP> --I
<tb> 7 <SEP> 1 <SEP> 1 <SEP> 1 <I>Période d'impulsion Pl</I> (voir (fi-.
9)
EMI0011.0001
<I>Tableau <SEP> V11</I>
<tb> Flip-flop <SEP> ! <SEP> S1 <SEP> S2 <SEP> S3 <SEP> Sortie
<tb> __ <SEP> <U>I</U>
<tb> i
<tb> Stade <SEP> 23 <SEP> 22 <SEP> 21 <SEP> 20
<tb> n
<tb> 0 <SEP> \ <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0
<tb> I
<tb> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1
<tb> 2 <SEP> I <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0
<tb> i <SEP> I- I
<tb> 3 <SEP> o <SEP> 0 <SEP> 1 <SEP> 1
<tb> 4 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0
<tb> I
<tb> 5 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 1
<tb> Contenu
<tb> 6 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 0
<tb> décimal
<tb> i
<tb> 7 <SEP> .,
<SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1
<tb> de
<tb> 8 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0
<tb> l'addition 9 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 1
<tb> neur
<tb> 10 <SEP> 1
<tb> 0 <SEP> 1 <SEP> 0
<tb> 11 <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 1
<tb> 12 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0
<tb> 13 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 1
<tb> 14
<tb> 1 <SEP> 1 <SEP> 1 <SEP> o
<tb> i <SEP> 15 <SEP> [@ <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 Avec ces valeurs assignées aux termes des équations logiques de grille, les signaux de commande sont dérivés pour faire basculer les flip-flops à la fin de chacune des périodes d'impulsion en question, de manière à emma- gasiner dans les flip-flops d'addition un comp tage accumulé, tel qu'indiqué par le tableau associé à la période suivante.
Pendant la pé riode<I>PI</I> par exemple, les .réseaux logiques des flip-flops SI<I>et S2</I> aiguillent les entrées S,, et Sv vers l'additionneur, en même temps que l'information contenue dans le flip-flop SI. A la fin de la période P1, des signaux de com mande sont ainsi obtenus pour changer l'état des flip-flops d'addition<I>SI</I> et S2 de manière à établir à cet endroit la somme accumulée indiquée par le tableau V.
De même, pendant la période Pz, les réseaux logiques des flip- flops SI<I>et S2</I> aiguillent les entrées Sd et Sb, aussi bien que l'information des flip-flops SI et S2, de manière à établir les flip-flops SI, <I>S2</I> et S3, à la fin de la période P#, dans un état représentant la somme accumulée telle que définie par le tableau VI. <I>Période d'impulsion PI</I> On peut voir dans la fig. 6, les schémas synoptiques des flip-flops SI,
S2<I>et S3,</I> les équations logiques de commande associées à chacune des entrées de grille pendant la pé riode PI étant les suivantes st = S,,SbCPl OS1 = S@ Sb' CPl s2 = [Sl(S.,'Sb -I- SaSh) + Si (S@Sb + S.,'Sb)
]CPl S@3 - [S1 (Sa Sb + S,Sb) + Sl(S,,Sb' + Sa'Sb)]CPl 53=0 Osa = S2 CPl Comme on l'a noté, le flip-flop <I>SI</I> repré sente le stade 20 d'un compteur binaire,
alors que les flip-flops <I>S2</I> et<I>S3</I> contiennent une information représentant les quatrième et troi sième chiffres binaires respectivement du chif fre décimal codé de somme résultant du cycle d'addition précédent, et ils sont, par consé quent, représentés par des lignes brisées.
Le tableau IV donne le contenu décimal de l'ad- ditionneur, tel qu'il est trouvé dans le flip- flop <I>SI</I> pendant la période<I>Pl.</I> Ce contenu représente la présence ou l'absence d'une re tenue décimale du cycle d'addition précédent. Pendant la période Pl, comme on peut le voir sur le tableau I, on assigne aux entrées extérieures effectives (potentiels élevés) reçues en S,, <I>et Sb</I> un poids unité.
Le comptage déci mal maximum accumulé, capable d'être aiguillé pendant la période<I>PI</I> est donc 3 : une entrée sur S,, et Sb, et une retenue du cycle d'addi tion précédent. Ce total accumulé peut être établi sous forme binaire dans les flip-flops SI et<I>S2</I> à la fin de la période Pl, et accumulé à cet endroit pendant la période P.- Le ta bleau V montre les états qui doivent être assumés par les flip-flops <I>SI</I> et S2 à la fin de la période<I>PI</I> pour représenter le compte ac cumulé pendant la période<I>Pl.</I>
Il est à noter que le flip-flop SI représente le stade ou position numérique 20 du compteur binaire pendant la période<I>Pl.</I> Cependant, en raison de l'exploration de l'information dispo nible pendant la période Pl, le flip-flop <I>SI</I> est commandé de façon à emmagasiner l'in formation correspondant au stade 21 d'un compteur binaire pendant la période P,,, comme cela est indiqué par le tableau V. En regardant ce tableau, il devient évident que le flip-flop <I>SI</I> devrait être dans l'état un- pour une somme décimale partielle de 2 ou 3.
Ces conditions sont : 1o) une retenue ou report du cycle d'addition précédent et une entrée d'unité sur<I>Su</I> ou<B>SI,</B> ou sur tous les deux ; ou 2,) pas de report du cycle d'addition précédent et une, entrée d'unité sur S,, et<I>Sb.</I> Mais, comme on l'a expliqué précédemment, un re port du cycle d'addition précédent est emma gasiné dans le flip-flop <I>SI</I> pendant la période <I>Pl.</I> Si une retenue existe, le flip-flop <I>SI</I> se trouvera déjà dans l'état un .
Ainsi l'équa tion logique de grille nécessaire pour contrôler l'état un du flip-flop <I>SI</I> doit satisfaire seu lement la deuxième de ces conditions si - S.SbCP1 En se référant de nouveau au tableau V, le flip-flop <I>SI</I> devrait basculer vers l'état zéro pour des sommes décimales accumu lées de 0 ou 1. Ces conditions sont : 1,I) pas de report et une entrée d'unité sur Sa ou Sb ou sur aucun des deux ; ou 20) un report et pas d'entrées sur<I>Su</I> ou Sb.
Mais encore une fois, comme le report était emmagasiné dans le flip-flop <I>SI</I> pendant la période Pl, s'il n'existe pas de report, le flip-flop <I>SI</I> se trou vera déjà dans un état zéro<B> .</B> Ainsi, là encore, l'équation logique nécessaire pour con trôler l'état zéro du flip-flop <I>SI</I> doit sa tisfaire seulement la deuxième de ces condi tions :
<B>Os,</B> - Sa'Sb CPi Le contenu du flip-flop S2 correspond au quatrième chiffre binaire de la somme déci male codée, dérivée du cycle d'addition pré cédent et, par conséquent, n'est pas utilisé pendant l'action de sommation de la période <I>Pl.</I> Cependant le flip-flop S2 est utilisé en vue d'emmagasiner la somme des entrées explorées pendant la période<I>Pl.</I> Ainsi, comme on peut le voir sur le tableau V, le flip-flop S2 repré sente le stade 2 d'un compteur binaire et se trouve dans l'état zéro pour des comptes décimaux accumulés de 0 et 2 et dans l'état un pour des comptes décimaux accumulés de 1 et 3.
En considérant en premier lieu les équations logiques de grille pour faire bascu ler le flip-flop S2 vers l'état un à la fin de la période Pl, toutes les conditions possibles qui donnent une somme décimale partielle de 1 ou 3 pendant le temps<I>PI</I> doivent être consi dérées. Ces conditions sont: l o) un report du cycle d'addition précédent et pas d'entrées sur Sd ou<B><I>SI,</I></B><I> ;</I> ou 2 ) un report et une entrée d'unité sur SQ, et<I>Sb ;</I> ou, finalement, 30) pas de report du cycle d'addition précédent et une entrée d'unité sur<I>Su</I> ou Sb, mais pas sur les deux.
L'équation logique de grille satisfaisant les conditions ci-dessus est s;3 - [sl(Sa'sb'+ SasL) <B>+</B> Si'(S@@Sn'-f- Sa S,,)]CP, En étudiant ensuite l'équation logique de grille pour commander le flip-flop S2 vers l'état zéro à la fin de la période Pl, on voit que toutes les conditions possibles qui donnent une somme décimale partielle de 0 ou 2 doivent être considérées.
Ces conditions sont<B>:</B> 1 1,) pas de report du précédent cycle d'addition et pas d'entrées sur S, ou SL ; ou 2,-) pas de report et une entrée d'unité sur S,, et S,, ; ou, enfin, 30) un report et une entrée d'unité sur<I>Su</I> ou SU, mais pas sur les deux.
L'équation logique de grille satisfaisant ces conditions est "52 = [sl' (S. Sb' + S.sb) + Sl(S.Sû + S.'Sb)]CPl Pendant la période Pl,
le flip-flop <I>S3</I> accu mule le troisième chiffre binaire du nombre décimal codé résultant du cycle d'addition pré cédent et voit le quatrième chiffre binaire de la somme codée décalé vers lui à partir du flip-flop <I>S2</I> à la fin de la période<I>Pl.</I> Ainsi les équations logiques de grille seront dérivées par le flip-flop <I>S3</I> au début du cycle suivant d'addition.
On peut voir sur le tableau I que le pre mier potentiel de sortie émis à partir de l'ad- ditionneur pendant la période de P., indiquera si le chiffre décimal de somme est pair ou impair. Une somme de sortie de 0, 2, 4, 6, 8, 10, 12, 14, 16, ou 18, c'est-à-dire tous les nombres pairs aura un<B> </B>zéro<B> </B> comme premier potentiel de sortie. De même, une somme de sortie de 1, 3, 5, 7, 9, 11, 13, 15, 17, et 19 aura un un comme premier potentiel de sortie.
Si l'on remarque que les poids des entrées Su et Sv après la première période d'impulsion sont des valeurs paires, soit 2, 4 et 2 pour les périodes<I>P.,,</I> P3 <I>et P4</I> respectivement, il apparaît évident que l'on peut déterminer pendant la période P_, si le chiffre final de la somme décimale a une valeur paire ou impaire.
Le potentiel représentatif du premier chiffre binaire de sortie peut ainsi être immédiatement déterminé à partir du flip-flop <I>S2</I> pendant le temps P2. Cependant, comme les chiffres binaires de sortie restants ne sont pas déterminables dans l'ordre, il est néces saire de retarder l'utilisation de ce premier chiffre binaire de sortie pendant une autre pé riode d'impulsion.
<I>Période d'impulsion P.,</I> En se référant ensuite à la fig. 7, les sché mas synoptiques des flip-flops <I>SI, S2</I> et<I>S3</I> sont représentés et les équations logiques de com- mande associées à chacune des entrées de grille pour la période P., sont les suivantes <B>SI</B> = SaSbCP2 <B>Os,</B> = S.'Sb,CP2 S2 = [Sl(Sa Sb + S.,Sb) + Si (S#,sb + Sz Sb)]CP2 Ose -- [Sl (Sa,
Sb + SaSb) + Sl(S.Sû + S." Sb)]CP#-1 S3 = S2CP2 osa = S2' CP2 Le tableau V fournit le contenu décimal de ces flip-flops d'addition pendant la période P2. Les entrées effectives (potentiels élevés) reçues en Sa et Sb pendant ce temps ont le poids de deux (Tableau I).
Le comptage décimal maxi mum qui puisse être exploré pendant cette période P2 est 7, une valeur décimale possible de 3, emmagasinée dans les flip-flops d'addition en même temps qu'une entrée de deux unités sur<I>Sa</I> et Sv. Ce compte décimal exploré pen dant la période P., est emmagasiné sous forme de nombre binaire dans les flip-flops d'addition pendant la période P3 suivant le tableau VI.
Comme on le comprend aisément, le fait d'ac croître un nombre binaire par une puissance de 2 n'affecte pas les chiffres binaires repré sentant les stades d'ordre inférieur du nombre binaire, c'est-à-dire que le fait d'accroître de 21 ou 2 unités un nombre binaire n'affecte pas le chiffre binaire représentant l'ordre 20 du nombre binaire ; et le fait d'accroître un nombre binaire de 22 ou 4 unités n'affecte pas le chiffre binaire représentant le stade 2 ou 21; etc.
Par ce raisonnement, le contenu du flip- flop S2, qui représente le stade 20 durant la période P,, ne peut pas changer par suite des entrées reçues pendant la période P2 et ainsi, il est simplement décalé vers le flip-flop S3 pendant la période P2. Ainsi les équations logiques de grille pour le flip-flop <I>S3</I> pendant la période P2 deviennent et S.3 = S.,CP., osa = SI' CRI Le flip-flop S2 représente,
comme on peut le voir sur le tableau VI, le stade 21 ou posi tion numérique d'un nombre binaire pendant le temps P;h l'état un de ce flip-flop S2 représentant une somme décimale partielle de 2, 3, 6, ou 7.
Les conditions possibles pour donner une somme décimale partielle de 2, 3, 6 ou 7 pendant le temps M sont: 1o) une somme décimale partielle de 2 ou 4, emma gasinée dans l'additionneur et pas d'entrées sur Sd ni sur Sb ; 20) une somme décimale partielle de 2 ou 3 dans l'additionneur et une entrée de deux unités sur<I>Sa</I> et sur S6 ; 30) une somme décimale partielle de 0 ou 1 dans l'ad- ditionneur et une entrée de deux unités sur Sd ou sur Sb mais pas sur les deux.
En examinant le tableau V, on peut voir qu'une somme déci male partielle de 0 ou 1 pendant le temps P, sera indiquée par un état zéro du flip-flop <B><I>SI,</I></B> et qu'une somme décimale partielle de 2 ou 3 dans l'additionneur sera mise en évidence par un état un du flip-flop <B><I>SI.</I></B> Il s'ensuit que l'équation logique de grille qui satisfait les conditions ci-dessus s'écrit s2 = [Sl(Sa Se + S.,Sb) + Sl (Sa,St,
'+ S#,'S,,)]CP_, Sur le tableau VI, une somme décimale partielle de 0, 1, 4 ou S est indiquée par l'état zéro du flip-flop S2 pendant le temps P,;. Les possibilités pour cela sont: 10) une somme décimale partielle de 0 ou 1 dans l'additionneur pendant le temps P2 (tableau V) et pas d'en trées sur Sd ou Sb ; ou 2(l) une somme décimale partielle de 0 ou 1 pendant le temps P,, et une entrée de deux unités sur Sa et sur Sb ;
ou, enfin, 3o) une somme décimale partielle de 0 ou 3 dans l'additionneur pendant le temps P2 et une entrée de deux unités sur Sd ou sur Sb, mais pas sur les deux. Comme il a été indiqué auparavant, une somme décimale partielle de 0 ou 1 est mise en évidence dans l'additionneur pendant le temps P2 par un état zéro du flip-flop <I>SI</I> et une somme décimale partielle de 2 ou 3 est mise en évidence dans l'addition neur pendant le temps P2 par un état un du flip-flop SI.
Ainsi l'équation logique de grille pour faire basculer le flip-flop S2 vers un état faux à la fin du temps P., est os-2 = [S1 (s. se + s.,sb) + Sl(S@Sb '-, Sa Sb)]CP2 Il apparaît évident sur le tableau VI que les sommes décimales partielles de 4, S, 6 et 7 sont indiquées par un état un du flip-flop SI pendant le temps P;
. Les conditions pos sibles pour obtenir l'une de ces sommes sont <B>l o)</B> une somme décimale partielle de 2 ou 3 pendant le temps P., et une entrée de deux unités sur<I>Sa</I> ou Sb, ou sur les deux ; ou 2o) une somme décimale partielle de 0 ou 1 pen dant le temps P@ et une entrée de deux unités sur<I>Sa</I> et sur<I>Sb.</I> Comme une somme décimale partielle de 2 ou 3 dans l'additionneur pendant le temps P., est déjà mise en évidence par l'état < un du flip-flop <I>SI,</I> l'équation logique de grille n'a besoin d'être décrite que pour la der nière condition ci-dessus,
à savoir s1 = Sa,St,CP, De même, l'équation logique de grille pour faire basculer le flip-flop <I>SI</I> vers un état zéro à la fin de la période P.> n'a besoin d'être considérée que pour la condition dans laquelle une somme décimale partielle de 2 ou 3 existe dans l'additionneur (tableau V), aucune entrée n'étant reçue pendant le temps P2, par conséquent "s1 = Sz,'SbCPs <I>Période</I> d'impulsion <I>P;</I> L'action de l'additionneur va être mainte nant décrite pour la période P;
. La fig. & est un schéma des flip-flops de l'additionneur et les équations logiques de grille pendant cette période sont les suivantes <B>si</B> - S;,SbCPs Usl = Sa 'Se CP33 = [Sl(S,,'Sb + S,,Sb) + Sl'(Sa,Sb + S;i Sb)]CP;
< ss = [Sl'(S. Sb + S.Sb) + Sl(S#,Sb'+ S,,'S,,)]CPï s;; = S.,CP "s3 = S2'CPs Le tableau VI donne l'équivalent décimal de la somme accumulée qui est emmagasinée sous forme binaire dans l'additionneur pendant le temps P;; et représente un système de nombre binaire conventionnel de trois stades.
Le poids des entrées extérieures effectives (potentiels élevés) reçues en S,, et Sb est de quatre unités pour chacun pendant la période P; comme cela est indiqué dans le tableau. Comme on peut le comprendre, et suivant les explications dé taillées précédentes, l'accroissement d'un nom bre binaire de quatre ou huit unités n'affectera pas les chiffres du nombre binaire représentant les stades 21 ou 22.
Par conséquent, le contenu du flip-flop S2 pendant le temps P;, représen tant le stade 21 ou position numérique d'une forme de nombre binaire du contenu de l'ad- ditionneur (tableau VI), est simplement trans féré au flip-flop S3 (tableau VII), représentant le même stade d'une forme de nombre binaire du contenu de l'additionneur à la fin de la période P;.
Ainsi les équations logiques de grille du flip-flop <I>S3</I> deviennent s3 = S.,CP3 et Osa = S2, CP3 D'après le tableau VII, qui représente le contenu de l'additionneur pendant la période Pl sous forme de nombre binaire, on peut noter que le flip-flop S2 qui représente le stade ou chiffre 22 d'un nombre binaire, fasse dans un état opposé à celui du flip-flop <I>SI</I> pendant la période P3 (tableau VI) pour un accroissement décimal de 4,
et fasse dans le même état que le flip-flop <I>SI</I> pour un accroissement décimal de 8. Comme les entrées Sa et Sb reçues pen dant la période P;, ont le poids de quatre unités, on peut dire que le flip-flop S2 devrait être pendant la période P4 dans l'état où se trou vait le flip-flop <I>SI</I> pendant la période P3, car ils représentent tous les deux le même stade, soit 223 pendant leurs périodes respectives, au cas où<I>Su</I> ou S,, ne recevrait aucune entrée, ou au cas où des entrées de quatre unités seraient reçues par S,,
et SL pendant la période P;,. On peut dire encore que le flip-flop S2 devrait être, pendant le temps P4, dans un état opposé à celui du flip-flop <I>SI</I> pendant le temps P,h si une entrée de quatre unités était reçue par S, ou SU, mais pas par les deux.
Les équations logiques de grille du flip-flop S2 pendant la période P3 sont donc ss = [Sl(S@'Sb'+ SII.Sb) + Sl'(S.Sb'+ Sa'Sb)]CP3 os-2 - [S1 (Sa Sb + SaSb) + Sl(S,,Sb + Sa'Sb)]CP;;
On remarquera d'après le tableau VII que le flip-flop SI se trouve à la fin de la période P3 dans un état un pour des valeurs déci males de 8 à 15 inclus et dans un état zéro pour des valeurs de 0 à 7 inclus.
Considérant en premier lieu l'équation logique de grille pour faire basculer le flip-flop <I>SI</I> vers un état un<B> </B> pendant le temps P3' les possibilités pour une somme décimale partielle de 8 à 15 inclus, à la fin du temps P3 sont : 1,I) une somme décimale partielle de 4 à 7 inclus dans l'additionneur et une entrée de quatre unités en<I>Sa</I> ou<I>Sb</I> ou en<I>Sa</I> et Sv, pendant le temps P3 ;
ou 20) une somme décimale partielle de 0 à 7 inclus dans l'additionneur et une entrée de quatre unités sur Sd et Sb pendant le temps <I>P3.</I> Le flip-flop <I>SI</I> est déjà dans un état un (tableau VI) pour des sommes décimales par tielles de 4 à 7 inclus ; par conséquent, l'équa tion n'a besoin d'être écrite que pour la se conde possibilité, soit s1 = SaSbCP3 Les possiblités pour une somme décimale partielle de 0 à 7 inclus à la fin du temps PÏ sont :
10) une somme décimale partielle de 0 à 3 dans l'additionneur pendant le temps P3 et une entrée de quatre unités sur Sd ou sur Si,.; ou 20) une somme décimale partielle de 0 à 7 dans l'additionneur et pas d'entrées sur Sa ou Sv pendant le temps P3. Mais le flip-flop SI se trouve déjà dans l'état zéro (tableau VI) pour des sommes décimales partielles de 0 à 3 inclus pendant le temps P3 ;
et ainsi il est nécessaire d'écrire l'équation pour la seconde possibilité seulement <B>os,</B> - S.'S,,'CP;; Une comparaison des équations logiques de grille pour les flip-flops d'addition pendant les périodes Ph P2 et P3 montre qu'elles sont identiques, à l'exception de l'équation s;
, pen dant la période<I>Pl.</I> Par exemple, les équations logiques de grille permettant de ramener le flip- flop S2 vers un état un , soit S2 - [Sl(Sa, Sb + S..sb) + Sl'(S.Sb + S. Sb)]C sont les mêmes pour les trois périodes d'impul sions si l'on ne tient pas compte du terme de période lui-même.
Cette similitude des équa tions logiques de grille des flip-flops de l'addi- tionneur est très avantageuse, car elle permet d'utiliser le même réseau logique spécifié pour chaque grille du flip-flop d'addition pendant trois des quatre périodes. Non seulement ceci facilite-t-il grandement les spécifications Logi ques du système, mais aboutit aussi à une di minution des éléments nécessaires pour réaliser physiquement les équations par rapport au cas où un réseau logique séparé est spécifié pour chaque grille et pour chaque période d'impul sion.
Il est à noter que le premier potentiel de sortie, c'est-à-dire le premier chiffre binaire de sortie, indiquant le caractère pair ou impair de la somme décimale totale, est émis par l'additionneur pendant la période P;;. Ce pre mier chiffre binaire de sortie est le chiffre emmagasiné dans le flip-flop <I>S3</I> à la suite du comptage binaire. L'équation logique définis sant la manière dont cette opération est accom plie sera expliquée dans la discussion ci-après.
<I>Période</I> d'impulsion <I>P4</I> Les équations logiques de grille pour com mander les flip-flops pendant la -période P4 sont les suivantes <B>SI</B> = S,SbCP4 <B>OS,</B> = ss3,sa'sb, CP4 S._ = SZ S3 CP4 use - S2[Sl(Sa.sb'+ Sa Sb) + Sa' Sb + S2'l CP4 S3 - S3 [S2(Sa,
+ Sb+ <B>SI')</B> + SIS2'SI'Sb ]CP4 "s3 = S3[S@S@ (S,,Se + S,,'Sb) + Sl' S.,Sb + S2' S-" Sb ]CP4 Il devient maintenant évident que, en no tant la somme décimale partielle emmagasinée dans le compteur et en observant les entrées pendant la période P4,
toute l'information concernant les chiffres codés introduits devient disponible et le chiffre décimal codé en binaire représentant la somme peut être clairement défini. Les réseaux pour déterminer la valeur du deuxième, du troisième et du quatrième chiffre binaire de sortie peuvent être compris en se référant au tableau I décimal codé.
Le deuxième chiffre binaire de sortie est sorti directement du réseau logique qui l'établit pendant la période P4. Le troisième chiffre binaire de sortie, par contre, est emmagasiné dans le flip-flop S3 à la fin de la période P4 et est transmis par l'additionneur pendant la période suivante<I>Pl.</I> L'information, indiquant si le quatrième chiffre binaire de sortie est diffé rent du troisième chiffre binaire,
est emmaga sinée dans le flip-flop S2 à la fin de la pé riode P4. Cette information est ensuite utilisée convenablement pour commander le flip-flop S3 à la fin de la période suivante Pl, de façon qu'il puisse transmettre le quatrième chiffre binaire de sortie pendant la période suivante P.=. Le chiffre de report, qui existe pour toutes les sommes décimales totales de 10 à 19, est aussi déterminé par un réseau logique pendant la période P4 et est emmagasiné dans le flip- flop <I>SI</I> à la fin de la période P4.
Comme le deuxième chiffre binaire est transmis directement hors de l'additionneur, à partir du réseau logique qui l'établit, ce réseau ne sera pas introduit cette fois, mais on décrira plutôt l'équation logique pour emmagasiner le troisième chiffre binaire de sortie dans le flip- flop S3. On notera que, quoique le chiffre décimal de sortie codé en binaire soit toujours représenté par le code du tableau I, l'entrée de l'additionneur peut être représentée par le code du tableau I ou du tableau II.
Comme on peut le comprendre aisément, en procédant à des soustractions à l'aide de calculatrices numé riques, le nombre le plus grand peut être in- versé de manière à donner le complément à neuf et additionné au nombre à soustraire. Comme on l'a dit auparavant, le tableau II est obtenu en inversant le signal d'un nombre de manière à obtenir un code du complément à neuf comme cela est désiré pour une soustrac tion.
Comme il a été dit plus haut, le troisième chiffre binaire est lu sur le flip-flop S3 pen dant la période<I>PI</I> suivante. D'après le ta bleau 1, le flip-flop <I>S3</I> devrait être dans l'état un pendant la période suivante PI pour des sommes décimales totales de 4, 5, 6, 7, 8, 9, 14, 15, 16, 17, 18 et 19. Comme le flip-flop S3 se trouve dans le même état, que la somme soit 4, 5, 6 ou 7, etc., seules les valeurs paires 4, 6, 8, 14, 16 et 18 doivent être considérées.
Pendant le temps P4, trois conditions d'entrée doivent être considérées 1 1,) pas d'entrées en Sz ou en S,, ; 20) une entrée de deux unités en S ou en S,, mais pas les deux ; ou 3o) une entrée de deux unités en S" et en S,,.
Si l'on considère la première condition d'entrée caractérisée par l'absence d'entrées pendant le temps P4, le flip-flop <I>S3</I> devait être basculé vers l'état un à la fin du temps P4 pour des sommes décimales partielles de 4, 6, 8 ou 14 dans l'additionneur pendant la période <I>Pi.</I> Mais d'après le tableau VII, le flip-flop S3 se trouve déjà dans l'état un<B> </B> pour des comptes décimaux partiels de 6 et 14, de sorte que seul un contenu de l'additionneur de 4 ou 8 doit être considéré.
D'où
EMI0017.0020
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 4 <SEP> + <SEP> 0 <SEP> = <SEP> s,, <SEP> s.s; <SEP> sl's,,'
<tb> 8 <SEP> @- <SEP> 0 <SEP> = <SEP> SIS- <SEP> S."S;,'s,; En ce qui concerne la deuxième condition d'entrée caractérisée par une entrée à deux unités sur S,, ou sur Sb, le flip-flop S3 devrait basculer vers un état un pour des sommes décimales partielles de 2, 4, 6, 12 ou 14.
En regardant le tableau VII, on peut observer que les sommes partielles de 2, 6 et 14 sont éli minées, car le flip-flop S3 se trouve déjà dans l'état un pour ces sommes partielles, ce qui laisse à étudier seulement les sommes par tielles 4 et 12.
D'où
EMI0017.0027
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 4 <SEP> + <SEP> 2 <SEP> = <SEP> Si <SEP> Szs3 <SEP> (S,,S3 <SEP> + <SEP> S<B>.%</B>'Sb)
<tb> <U>12 <SEP> +</U> <SEP> 2 <SEP> = <SEP> SlS2S3 <SEP> (Sa,Se <SEP> + <SEP> Sa <SEP> Su) En, ce qui concerne la troisième condition d'entrée caractérisée par une entrée à deux unités en Sd et en Sv, le flip-flop <I>S3</I> devrait basculer vers l'état un pour des sommes décimales partielles de 0, 2, 4, 10, 12 ou 14.
Mais d'après le tableau VII, on peut voir que le flip-flop <I>S3</I> se trouve déjà dans l'état un pour des sommes partielles de 2, 10 et 14, ce qui laisse à étudier seulement les sommes par tielles 0, 4, et 12. Une simplification supplé mentaire peut être effectuée en étudiant les tableaux I et II.
Quand en même temps Sd et SF, ont des entrées de deux unités pendant la pé riode P4, au moins l'un des chiffres décimaux d'entrée de l'additionneur doit être 8 ou 9, l'autre chiffre décimal d'entrée de l'addition- neur peut être le complément à neuf, tel qu'ex primé par le tableau II représentant le grand nombre dans une soustraction comme on l'a vu plus haut. Cela veut dire qu'une somme décimale partielle d'au moins 6 doit exister.
dans l'additionneur quand SQ et Sh ont tous les deux des entrées de deux unités pendant la période P4. Ceci élimine les sommes par tielles de 0 et 4 comme étant impossibles. Seule la somme partielle de 12 reste à considérer. En vue de simplifier les équations des réseaux logiques, cependant, un terme est quelquefois introduit, qui représente une condition impos sible à atteindre réellement dans le système. Cela est permis, car, comme la condition repré sentée par le terme ne se produit jamais, le terme ajouté .ne peut affectér les résultats. Ainsi la somme partielle de 4 sera incluse dans les conditions qui sont examinées ici.
D'où
EMI0017.0051
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> <U>par</U>tie<U>lle</U> <SEP> t<U>ota</U>l)
<tb> 4 <SEP> + <SEP> 4 <SEP> = <SEP> Si <SEP> S.S<B>J</B>S.S,,
<tb> 12 <SEP> + <SEP> 4 <SEP> = <SEP> SIS<B>-l</B>S;;'S;tS,, En récapitulant toutes les conditions ci- dessus pour lesquelles le flip-flop <I>S3</I> bascule vers l'état un , le tableau suivant est obtenu
EMI0018.0004
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 4 <SEP> + <SEP> 0 <SEP> = <SEP> Sl'S.,SI' <SEP> S,,'S,,'
<tb> 4 <SEP> + <SEP> 2 <SEP> = <SEP> Sl'S2S3(S:
@Sl@ <SEP> + <SEP> S.,' <SEP> Sil)
<tb> 4 <SEP> + <SEP> 4 <SEP> = <SEP> Sl'S.IS3S,,S,,
<tb> 8 <SEP> + <SEP> 0 <SEP> = <SEP> SlS2'S3 <SEP> S3 <SEP> S,,'
<tb> 12 <SEP> + <SEP> 2 <SEP> = <SEP> S,S.,S3 <SEP> (S,,S,; <SEP> + <SEP> S,,' <SEP> S,,)
<tb> 12 <SEP> + <SEP> 4 <SEP> = <SEP> S,S_,S;3 <SEP> S.Sk, On déduit de ce tableau que, poux une somme décimale partielle de 4 dans le comp teur, le flip-flop S3 devrait se trouver dans un état un qu'il n'y ait pas d'entrée ou qu'il y en ait une ou deux de deux unités reçues pendant la période P4. L'équation logique de grille exprimant cette caractéristique peut s'écrire (1)
s.3 = Sl'S--S. CP.4 On notera de plus que, pour une somme décimale partielle de 4 ou 12, le flip-flop S3 devrait être basculé vers l'état un , soit avec une seule entrée de deux unités, soit avec deux entrées de deux unités reçues pendant la pé riode P4. Par conséquent (2) s ;i = S-"S3 (S a+ Sh)CP4 Ce qui laisse seulement la somme décimale partielle de 8 sans entrées à résoudre.
Par conséquent: (3) s@ = SIS- S3 S.,'Sh CP4 En combinant les équations (1), (2) et (3), l'équation logique de grille pour amener le flip-flop S3 à l'état un à la fin de la pé riode P4 est s;, = S3 [Sl'S-,+ S@(Sa+S[)+ SJS@ Sa'S,;
jCPl ou en regroupant les termes
EMI0018.0031
ss <SEP> = <SEP> S3 <SEP> [S,(Sa+ <SEP> Sl,+ <SEP> <B>SI')</B> <SEP> _- <SEP> SIS. <SEP> S ,'S,i <SEP> ]CP4 On peut voir sur le tableau I que le flip- flop Se devrait être dans l'état zéro pen- dant l'impulsion suivante<I>PI</I> pour des sommes décimales totales de 0, 1, 2, 3, 10, 11, 12 et 13. D'autre part, comme le flip-flop <I>S3</I> se trouve dans le même état pour des sommes décimales totales de 0 et 1, 2 et 3, etc., seules les valeurs paires 0, 2, 10 et 12 doivent être considérées.
Si l'on considère en premier lieu la condi tion pour laquelle aucune entrée n'est reçue pendant la période P4, et que l'on examine le tableau VII, on peut voir que le flip-flop S3 se trouve déjà dans l'état zéro pour des sommes partielles de 0 et 12, et il ne reste à étudier que les sommes partielles de 2 et 10.
Un examen supplémentaire du tableau VII montre que, dans la mesure où il s'agit de sommes décimales partielles paires, les som mes partielles de 2 et 10 sont uniques pour la condition où le flip-flop S2 est dans l'état zéro et le flip-flop <I>S3</I> dans l'état un . Par conséquent
EMI0018.0041
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 2 <SEP> ou <SEP> 10 <SEP> + <SEP> 0 <SEP> = <SEP> S,'S.3S," <SEP> S,; Quand une entrée à deux unités est reçue en S" ou en<B>SI,</B> mais pas pour les deux, pen dant la période P4, les sommes partielles de 0 et 10 doivent être considérées.
Mais d'autre part, d'après le tableau VII, pour une somme partielle de 0, le flip-flop S3 se trouve déjà dans l'état zéro , et il ne reste à considérer que la somme partielle de 10
EMI0018.0046
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 10 <SEP> + <SEP> 2 <SEP> = <SEP> SlS.' <SEP> S.3(S,LS,; <SEP> + <SEP> S<B>,'</B>S,,) Quand une entrée de deux unités est reçue en Sd et en Sb pendant la période P4, les som mes partielles de 6 et 8 doivent être considé rées.
Mais d'après le tableau VI, une somme partielle de 8 est représentée par l'état zéro du flip-flop <I>S3,</I> seule la somme partielle de 6 reste donc à considérer. Cependant, comme il a été souligné précédemment, la somme par tielle emmagasinée dans l'additionneur à la fin de la période P3 doit être plus grande ou égale à 6 pour une entrée de deux unités sur Sa et Sb pendant la période P4. En examinant le ta bleau VII, il devient évident que, pour toutes les valeurs paires supérieures à 6, le flip-flop <I>SI</I> n'est jamais dans l'état zéro .
La condi tion pour laquelle une entrée à deux unités est reçue en S, et Sv pendant la période P4 peut donc s'écrire
EMI0019.0007
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 6 <SEP> + <SEP> 4 <SEP> = <SEP> Sl'S35aSF, Si l'on combine les expressions ci-dessus, l'équation logique de grille pour amener le flip-flop <I>S3</I> à un état zéro à la fin de la période P4 devient Ss[Sls." (Sasl"+ S;
L'S,,) + Sl'Salsf,+ 5$'5.6 Sl,']CP4 Le quatrième chiffre binaire de sortie de la somme décimale totale est également lu sur le flip-flop <I>S3,</I> mais pendant la période P, suivante. On peut voir sur le tableau I que les seuls cas où les troisième et quatrième chiffres binaires des sommes décimales paires diffèrent l'un de l'autre, correspondent à des sommes décimales de 4, 6, 14 et 16 (les som mes 14 et 16 sont représentées dans le tableau par 4 et 6 respectivement, avec un chiffre de report comme on l'a expliqué plus haut).
On peut donc lire que le flip-flop S3 doit passer de l'état un à l'état zéro à la fin de la période PZ pour ces sommes déci males. Le processus utilisé consiste à faire bas culer le flip-flop S2 vers l'état zéro à la fin de la période P4 quand la somme décimale totale est de 4, 6, 14 ou 16.
Le flip-flop <I>S3</I> est ensuite basculé vers l'état zéro à la fin de la période PZ du cycle suivant d'addition à condition que le flip-flop S2 se trouve dans l'état zéro pendant cette période<I>Pl.</I> Par un raisonnement analogue et un examen sup plémentaire du tableau I, le flip-flop S2 doit être amené à l'état un à la fin de la période P4 pour des sommes décimales totales de 8 ou 18, de façon à s'assurer que le flip-flop S3 ne soit pas basculé vers l'état zéro à la fin de la période<I>Pl.</I> On notera que,
pour des sommes décimales de 0, 2, 10 ou 12, il est indifférent que le flip-flop S2 soit basculé vers l'état un ou l'état zéro . En tenant compte de l'information ci- dessus, l'équation logique de grille un pour le flip-flop S2 pendant la période P4 sera d'abord déterminée. Les conditions pour les quelles le flip-flop S2 doit être amené à l'état un sont
EMI0019.0041
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 8 <SEP> + <SEP> 0 <SEP> = <SEP> <B>SIS2</B> <SEP> S, <SEP> S.'S,;
<tb> 6 <SEP> + <SEP> 2 <SEP> = <SEP> Sl'S@S;j(S,S,,'+ <SEP> Sa'S,,)
<tb> 14 <SEP> + <SEP> 4 <SEP> = <SEP> SIS21S3SaSb En éliminant les deux dernières conditions ci-dessus, car le flip-flop S2 se trouve déjà un pour des sommes partielles de 6 et 14, et en ajoutant les sommes décimales totales de 0, 2, 10 ou 12, car il est indifférent pour ces sommes que le flip-flop soit basculé vers l'état un , on obtient le tableau suivant
EMI0019.0047
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 0 <SEP> + <SEP> 0 <SEP> = <SEP> Si <SEP> S2' <SEP> S3 <SEP> Sa'Sb
<tb> 0 <SEP> + <SEP> 2 <SEP> = <SEP> Sl'S, <SEP> S.j <SEP> (Sa'Sb+ <SEP> S,1S,,')
<tb> 8 <SEP> + <SEP> 0 <SEP> = <SEP> SiSS3 <SEP> S.,'S
<tb> 8 <SEP> + <SEP> 2 <SEP> = <SEP> SlS<B>J</B>S3 <SEP> (SaS,; <SEP> + <SEP> S;i <SEP> Sb)
<tb> 8 <SEP> + <SEP> 4 <SEP> = <SEP> S15 <SEP> S3 <SEP> Sa <SEP> Sb Un examen des conditions ci-dessus in dique que, pour une somme décimale partielle de 0 ou 8, le flip-flop S2 est basculé vers l'état un quelles que soient les entrées (la condi tion d'une somme partielle de 0 avec deux entrées à deux unités n'a pas besoin d'être considérée car, comme on l'a expliqué précé demment,
une somme partielle inférieure à 6 est impossible dans ces conditions pendant la période P4). D'après le tableau VII, il est évi dent que les sommes partielles de 0 et 8 sont uniquement caractérisées par le fait que les flip-flops S2 et S3 se trouvent tous les deux dans l'état zéro . Par conséquent, l'équation logique de grille un pour le flip-flop S2 à la fin de la période P_, devient s. = SSCP4 L'équation logique de grille zéro pour le flip-flop S2 à la fin de la période P4 sera maintenant déterminée.
Comme on l'a indi qué précédemment, le flip-flop S2 doit être amené à l'état zéro pour des sommes décimales totales de 4, 6, 14 ou 16. Ces condi tions peuvent être expliquées comme suit
EMI0020.0011
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> 4 <SEP> + <SEP> 0 <SEP> = <SEP> SI'S:,S. <SEP> S;,' <SEP> S,;
<tb> 2 <SEP> + <SEP> 2 <SEP> = <SEP> Si <SEP> S.,'S@(S,,S,; <SEP> + <SEP> S,,'S,<B>)</B>
<tb> 6 <SEP> + <SEP> 0 <SEP> = <SEP> S,'S2S;3S. <SEP> S,;
<tb> 4 <SEP> + <SEP> 2 <SEP> = <SEP> Si <SEP> <B>S#</B>S3 <SEP> (S"S,,'+ <SEP> S,,'S,,)
<tb> 14 <SEP> + <SEP> 0 <SEP> = <SEP> SIS2S2S.I <SEP> S,;
<tb> 12 <SEP> + <SEP> 2 <SEP> = <SEP> SIS.S;; <SEP> (S@S,;
<SEP> + <SEP> S;,'S,,)
<tb> 10 <SEP> + <SEP> 4 <SEP> = <SEP> S1S-_,'S#S"S,,
<tb> 14 <SEP> + <SEP> 2 <SEP> = <SEP> SIS,SJS,,S,; <SEP> + <SEP> S,,'S,,)
<tb> 12 <SEP> + <SEP> 4 <SEP> = <SEP> S,S@'S.3%S@ En examinant ce tableau, il devient évident que, pour des sommes décimales partielles de 4 ou 12, le flip-flop S2 sera amené à l'état zéro quel que soit le poids des entrées. Ceci résulte du fait qu'une somme partielle inférieure à 6 ne peut exister pendant la pé riode P4 avec des entrées à deux unités en S, et en Sl,, et du fait aussi que, pour une somme décimale totale de 12, il est indifférent que le flip-flop SZ soit basculé vers l'état zéro .
D'après le tableau VII, il est évident que les sommes partielles de 4 et 12 sont uniquement caractérisées par l'état un du flip-flop S2 et l'état zéro du flip-flop S3. Par consé quent, l'équation de grille satisfaisant ces condi tions devient (4) "s@ = S,SI CP_, On notera de ce qui précède que, en l'ab sence d'entrée sur S,z ou S,, pendant la période P4, le flip-flop <I>S2</I> est amené à l'état zéro pour des sommes partielles de 4, 6 et 14.
D'après le tableau VII, on peut voir que l'état un du flip-flop S2 représente des sommes décimales partielles de 4, 6, 12 et 14. Comme il est indifférent pour une somme décimale totale de 12 que le flip-flop S2 se trouve dans un état ou dans un autre, ainsi qu'il a été exposé précédemment, l'équation logique de grille satisfaisant cette condition est
EMI0020.0029
(5) <SEP> "s.
<SEP> = <SEP> S-IS,1 <SEP> S,,'CP_, Si l'on compare les conditions du tableau ci-dessus pour des sommes décimales partielles de 12 ou 14, on peut voir que le flip-flop S2 sera amené â l'état zéro pour une entrée de deux unités en SQ ou en<B>SI,</B> pendant la pé riode P4. D'après le tableau VI, on peut voir que les sommes décimales partielles de 12 et 14 sont uniquement caractérisées par l'état un des flip-flops <I>SI</I> et S2.
Par conséquent, ces conditions sont satisfaites par l'équation (6) @s@ = S,S@(S,S,; =- S"S,,)CP, Les sommes partielles de 2 ou 10 peuvent être éliminées, car le flip-flop S2 se trouve déjà dans l'état zéro pour ces conditions.
Si l'on combine les équations (4), (5) et (6) ci-dessus pour amener le flip-flop S2 à un état zéro à la fin de la période P4, l'équa tion finale devient "s. = S.'[S,(S;,S,,'+ S;,'Sh,) ;- S"Sh + S.,,'jCP_, L'équation logique de grille un pour le flip-flop <I>SI</I> à la fin de la période P4 peut ensuite être considérée.
Comme on l'a indiqué précédemment, le report, qui existe pour toutes les sommes décimales de 10 à 19 inclus, sera emmagasiné dans le flip-flop <I>SI</I> pendant l'im pulsion<I>Pr</I> suivante. Si l'on considère les seuls nombres pairs, d'après le tableau VII, la somme décimale partielle paire maximum pen dant la période P.t est 14.
Si l'on considère toutes les possibilités pour un report (quand la somme décimale totale est entre 10 à 18 in clus), on aboutit à ce qui suit : 10) une somme décimale partielle 10 à 14 inclus, et pas d'en- trées en<I>Sa</I> ou en<B><I>Sb</I></B> ; 20) une somme par tielle de 8 à 14 inclus, et une entrée de deux unités sur Sa ou sur<B>Sb</B> mais pas sur les deux ; ou 3 ) une somme partielle de 6 à 14 inclus et une entrée de deux unités en Sd et en SL. Un examen du tableau VII indique que, pour des sommes partielles égales ou supérieures à 8, le flip-flop SI est déjà dans l'état un ;
par conséquent, on n'a besoin d'écrire aucune équation logique de grille pour les deux pre mières possibilités ci-dessus, la troisième pos sibilité restant seule à considérer. Mais comme on l'a montré plus haut, chaque fois que S,z et S,, recevront simultanément une entrée de deux unités pendant la période P4, la somme partielle sera nécessairement égale ou supé rieure à 6, la troisième condition est donc satisfaite toutes les fois qu'il y a une entrée de deux unités en<I>Sa</I> et en<I>SI,
</I> pendant la pé riode P4. Donc l'équation logique de grille pour faire basculer le flip-flop <I>SI</I> vers l'état un devient <B>SI</B> = S"S,,CP4 L'équation logique de grille pour faire basculer le flip-flop <I>SI</I> vers l'état zéro à la fin de la période P4 va être maintenant consi dérée.
Les conditions possibles pour donner une somme décimale totale inférieure à 10, c'est-à-dire quand on désire ne pas avoir de report, sont : V#) pas d'entrées et une somme décimale partielle inférieure à 10 ; 211) une entrée de deux unités sur Sa ou sur S,, mais pas sur les deux, et une somme décimale par tielle inférieure à 8 ; ou 3 ) une entrée à deux unités sur S@ et sur Sf, et une somme décimale partielle inférieure à 6.
Mais d'après le ta bleau VII, on peut voir que le flip-flop SI se trouve déjà dans l'état zéro pour des som mes décimales partielles inférieures à 8, ce qui évite de tenir compte des deux conditions ci- dessus. Il n'y a plus à considérer que la condi tion correspondant à une somme partielle de 8 et pas d'entrées pendant la période P4. Par conséquent osl = S2 S2 S#,
Sb" CP4 Pendant la période- suivante Ph le troi sième chiffre binaire de sortie est lu sur le flip-flop S3 alors que, pendant la période P,, le quatrième potentiel de sortie est lu sur le flip-flop S3.
Comme on l'a expliqué précédem ment en détail, le flip-flop S3 est amené de l'état un à l'état zéro à la fin de la période<I>PI</I> quand la somme décimale totale est telle que les troisième et quatrième chiffres binaires sont différents l'un de l'autre (ta bleau I), mais il n'est jamais nécessaire d'as surer le passage de l'état zéro à l'état un à la fin de la période<I>PI.</I> On a également ex posé en détail les équations logiques pour faire basculer le flip-flop S2 à la fin de la période P4 précédente,
de manière à permettre au qua trième chiffre binaire de sortie d'être emma gasiné dans le flip-flop S3 à la fin de la pé riode<I>PI.</I> Les équations de grille commandant le flip-flop S3 à la fin de la période<I>PI</I> sont donc s3=0 et 0SS = S2 CPi Le flip-flop S2 redevient un étage de compteur binaire après la période <I>PI</I> pendant laquelle le troisième chiffre binaire de sortie est issu de l'additionneur ;
et de même, le flip- flop <I>S3</I> redevient un étage de compteur après la période P., pendant laquelle le quatrième chiffre binaire de sortie est issu de l'addition- neur. <I>Sortie de</I> l'additionneur On décrira maintenant les équations lo giques définissant la sortie de l'additionneur en accord avec la représentation décimale codée du tableau I.
Comme on l'a noté plus haut, les chiffres binaires pondérés correspondants dans la sortie de l'additionneur sont retardés de deux périodes par rapport à l'entrée. Comme on l'a montré dans la fig. 1, le premier chiffre binaire de sortie est émis par l'additionneur pendant la période P3. Ainsi le groupe décimal de sortie est mis en évidence pendant les pé riodes P3, P4, <I>PI</I> et P., respectivement pour les composantes 1, 2, 4 et 2.
En raison de la façon particulière dont la sortie représentant la somme est utilisée dans le calcul, il est souvent désirable d'obtenir un signal représentant l'inverse logique du signal vrai. Cela est nécessaire pour que le signal de sortie puisse être introduit dans un amplifica teur avant de l'appliquer à une mémoire telle qu'un tambour magnétique rotatif, par exemple. Le dispositif amplificateur inverse le signal qui lui est appliqué, donnant ainsi le signal désiré à sa sortie. C'est pour cette raison que l'on représente ici l'équation symbolique de l'inverse logique du signal binaire codé de sortie ; mais il faut se rendre compte que ce choix est arbitraire car, si on le désire, le signal somme peut être obtenu directement.
Comme on l'a expliqué précédemment, les premier, troisième et quatrième potentiels de sortie ou chiffres binaires, sont lus sur le flip- flop S3 pendant les périodes respectives P3. <I>Pl</I> et P,,. Comme c'est l'inverse logique de la somme que l'on désire, c'est l'observation de la sortie zéro du flip-flop <I>S3</I> qui détermine la nature des équations logiques de sortie.
Par conséquent, l'équation logique qui représente les première, troisième et quatrième compo santes ou chiffres binaires du groupe de sortie, observés pendant les périodes respectives Pl et P, est So' = S4 P4 . Pendant la période P4, le deuxième poten tiel de sortie, ou chiffre binaire, est émis par l'additionneur. D'après le tableau I, un poten- tiel bas correspondra à des sommes décimales totales de 0, 1, 4, 5, 10, 11, 14 et 15.
Mais comme le premier potentiel de sortie détermine si la somme décimale est paire ou impaire, seules les sommes décimales paires doivent être considérées, soit 0, 4, 10 et 14. En mettant sous forme de tableau les conditions possibles pour ces sommes décimales, on obtient ce qui suit
EMI0022.0021
Somme <SEP> Entrée
<tb> décimale <SEP> (Poids <SEP> Equation <SEP> logique
<tb> partielle <SEP> total)
<tb> <B>0 <SEP> + <SEP> 0</B> <SEP> - <SEP> <B>S,'S.='S3'S;,'S,,</B>
<tb> 4 <SEP> + <SEP> 0 <SEP> = <SEP> Sl'S.S.;'S;,'S,,'
<tb> 2 <SEP> + <SEP> 2 <SEP> = <SEP> St'S"S3(S<B>#'</B>S,,'+ <SEP> S,,'S,,)
<tb> 10 <SEP> + <SEP> 0 <SEP> = <SEP> Sj.S.,'S;S"'St,'
<tb> 8 <SEP> + <SEP> 2 <SEP> = <SEP> SjS@'S;3 <SEP> (S,,S,;
<SEP> -T <SEP> S"'S,,)
<tb> 6 <SEP> + <SEP> 4 <SEP> = <SEP> S,' <SEP> S=S3S"Sh
<tb> 14 <SEP> + <SEP> 0 <SEP> = <SEP> SISIS3Sa' <SEP> Sh'
<tb> 12 <SEP> + <SEP> 2 <SEP> = <SEP> <B>Sis</B>-S3'(S;,S,,'+ <SEP> S;,'S,,)
<tb> 10 <SEP> + <SEP> 4 <SEP> = <SEP> SjS@'SjS;,St, D'après ce tableau, il est évident que la deuxième composante de sortie se trouve à un faible potentiel toutes les fois qu'il n'y a pas d'entrées pendant la période P4 et qu'on trouve dans l'additionneur une somme décimale par tielle de 0, 4, 10 ou 14.
L'équation logique représentant ces conditions est <B>S.,=</B> S," S,; (Si S;3 + SlS3)P4. On remarquera de plus que, pour une somme décimale partielle de 8 ou 12 dans le compteur, et une entrée de deux unités pendant la période P4, le deuxième potentiel de sortie est zéro .
Un examen du tableau VII in dique que des sommes décimales partielles de 8 et 12 sont uniquement caractérisées par l'état un du flip-flop <I>SI</I> et l'état zéro du flip-flop <I>S3.</I> Ainsi, l'équation logique repré sentant ces conditions est S", = SisYS:
,Sh + Si"Sh)P4. Comme on l'a observé précédemment, la somme décimale partielle doit être supérieure ou égale à 6 pour deux entrées de deux unités pendant la période P4. Une somme décimale partielle inférieure ou égale à 6 (tableau VII) est caractérisée par l'état zéro du flip- flop SI.
Par conséquent, l'équation satisfaisant à cette condition est S4 =St'S,,ShP4. Les conditions caractérisées par des som mes partielles de 2 avec une entrée de deux unités et de 10 avec deux entrées de deux unités sont irréductibles et doivent être écrites dans leur intégrité, d'où So' - [ Si'S." S2(Sasb' + S#,'Sb) +<B>SI</B> S2'S3S.Sb ] P4 Si l'on groupe toutes les expressions ci- dessus en une seule équation pour les quatre composantes du groupe de sortie,
l'équation finale devient
EMI0023.0009
<B>S,,'=</B> <SEP> S:;'P4 <SEP> + <SEP> [Sash(Si <SEP> + <SEP> <B>sis-,,S.,,)</B>
<tb> + <SEP> <B>(Sa,sl,'+ <SEP> Sit <SEP> 'S,,) <SEP> (Sls3'+,Sl'S-a <SEP> S#:)</B>
<tb> 1- <SEP> Sa'Sh(Sl'Ss <SEP> + <SEP> <B>sis.,)] <SEP> P-1.</B> Comme la première partie de l'expression ci-dessus, soit S,,#* <I>=</I> S3 <I>P4 ,</I> comprend tous les cas à l'exception de la période P4, toutes les expressions suivantes comprenant en même temps S3 et P4 peuvent être simplifiées par l'élimination du terme restrictif P4, car toutes les périodes y sont incluses.
L'expression sim plifiée devient S" = S.;'P4 + SlSs (SISh+ Sa'Sh)+ Si'S.; S,/S h + [(S1'+ S,S:,'S;,)S"5,,+ Sl'S,'S;,(S;,SI,' + S;,'S1,) + S,S;
3Sa'S1,'1P_1 Avant de présenter les circuits physiques destinés à donner naissance aux équations lo giques nécessitées par les entrées de grille des flip-flops du compteur S, la dérivation d'une simple équation pour l'entrée de grille de cha que flip-flop est souhaitable : au lieu d'avoir quatre équations de commande pour chacune des impulsions Pl, P,, P,3 et P4, une seule équa tion peut être écrite pour chaque grille, pour les quatre périodes de temps.
La présente mé thode conduit particulièrement à cette simpli fication comme on l'a illustré plus haut, en raison de la similitude des équations de grille pour les impulsions Pl, P, et P.3.
Si l'on combine les équations logiques de grille du flip-flop <I>SI</I> pendant les quatre pé riodes d'impulsion, l'équation combinée de grille devient si = SaSbC Osi = (p4'+ S2 S2 p4)Sa'Sh <B>C</B> Cependant, dans l'expression "sl ci-dessus, l'expression P4 peut être éliminée,
car les condi-
EMI0023.0049
tions <SEP> pour <SEP> lesquelles <SEP> les <SEP> flip-flops <SEP> S2 <SEP> et <SEP> S3
<tb> sont <SEP> dans <SEP> l'état <SEP> <SEP> zéro <SEP> <SEP> sont <SEP> comprises <SEP> dans
<tb> les <SEP> périodes <SEP> P4 <SEP> et <SEP> n'ont <SEP> pas <SEP> besoin <SEP> d'être <SEP> limi tées <SEP> à <SEP> la <SEP> période <SEP> P4.
<SEP> Les <SEP> équations <SEP> finales
<tb> combinées <SEP> de <SEP> grille <SEP> pour <SEP> le <SEP> flip-flop <SEP> SI <SEP> de viennent
<tb> Si <SEP> = <SEP> SaSbC
<tb> osi <SEP> = <SEP> (P4 <SEP> +S2 <SEP> S3')Sa'Sb" <SEP> C
<tb> De <SEP> même, <SEP> les <SEP> équations <SEP> générales <SEP> logiques
<tb> de <SEP> grille <SEP> pour <SEP> le <SEP> flip-flop <SEP> S2 <SEP> deviennent
<tb> s2 <SEP> = <SEP> @ <SEP> [Sl(S<B>."</B>Sb <SEP> + <SEP> <B>S.,Sb)</B> <SEP> + <SEP> <B>Sl'(S.Sb</B> <SEP> + <SEP> <B>S.'sb)]P4</B>
<tb> + <SEP> <B>S2 <SEP> S3</B> <SEP> P4@C
<tb> @[Sl'(Sa'Sb <SEP> + <SEP> Sasb) <SEP> + <SEP> Sl(SaSb'+ <SEP> Sa'Sb)]P4'
<tb> + <SEP> S2[Si(S,,Sl,'+ <SEP> S<B>a'</B>Sb) <SEP> ;
- <SEP> S,,' <SEP> Se <SEP> -i- <SEP> S31P4@C Comme la condition du flip-flop S2 n'est incluse dans aucune des expressions ci-dessus pour les périodes P4', c'est une condition qui n'est pas nécessaire à l'expression pour la pé riode P4 mais qui, néanmoins, peut y être incluse.
Par exemple, l'inclusion de l'expres sion S, dans la portion de la première équa tion couverte par la. période Pi, veut dire essentiellement que, si toutes les autres condi tions exprimées existent pendant la période Pi, le flip-flop S2 passera à l'état un s'il se trouve dans l'état zéro , mais que, si toutes les autres conditions requises existent pendant la période P4', le flip-flop <I>S2</I> ne sera pas amené à l'état un s'il se trouve déjà dans l'état un . Si l'on réécrit l'équation de cette ma nière, cela n'affecte pas les résultats réels et on ne l'a fait ici que pour simplifier les cir cuits physiques des réseaux logiques de grille.
Les équations générales de grille du flip-flop S2 peuvent donc s'écrire comme suit
EMI0023.0058
<B>S2</B> <SEP> - <SEP> <B>S2'l[Sl(Sa. <SEP> Sb'+ <SEP> Sasb)</B> <SEP> -!- <SEP> <B>Si'(SaSh#</B>
<tb> + <SEP> Sa,'Sb)]P4 <SEP> + <SEP> S;'P4ÎC
<tb> 0S2 <SEP> = <SEP> S2@Sl'(S,'Sb <SEP> + <SEP> S;
,Sb)P4 <SEP> + <SEP> [Sl(S,,St,'
<tb> + <SEP> SR <SEP> Sb) <SEP> + <SEP> (Sa'Sb'+.S3 <SEP> )1P4}C
EMI0023.0059
Les <SEP> équations <SEP> du <SEP> flip-flop <SEP> S3 <SEP> peuvent <SEP> être
<tb> groupées <SEP> pour <SEP> obtenir <SEP> ce <SEP> qui <SEP> suit
<tb> Ss <SEP> - <SEP> iS2(P2+ <SEP> P3) <SEP> + <SEP> S3'[S2(Sa+ <SEP> Sh+ <SEP> Si')
<tb> + <SEP> Sls2 <SEP> Sa'Sb <SEP> 1P4}C
<tb> <B>OS-3</B> <SEP> _ <SEP> @S2'P4 <SEP> + <SEP> <B>S3[SIS"(S,,Sb'+</B> <SEP> S, <SEP> S,,)
<tb> '+ <SEP> sl's,sb+ <SEP> s2S@1Sb'1P4@C En raisonnant de la même manière que ci- dessus, dans la simplification des équations du flip-flop S2,
les- équations du flip-flop S3 peu vent être réécrites comme suit s3 = S3'{S2(P#2 +P3) + [S-'(Sa+ Sh+ SI') --!- SIS.'S#"Sh']P4,}C "s 3 = S,iS#> P4'+ [SIS.-'(S,Sh ;
- Sa'St,) + Sl, S, SI,+ S.,'S,'S,,']P4 J C Et une simplification supplémentaire, ap pliquant le raisonnement utilisé pour dériver les équations de grille du flip-flop <I>SI</I> donne les expressions s;s = S,@Ss(P#, +P3) + [S2(S;
i+ St, + S1) + SIS; S;" Se ]P_I}C #1s? - S.-[S#/P4 /+ SIS._,1'(SaSh + Sa.'SI,) + S-" S;t' S,; -f- SI'S;
1SbP4]C En cherchant à obtenir les circuits physi ques pour donner naissance aux équations Lo giques nécessaires aux entrées de grille des flip-flops du compteur S, on remarque que certaines combinaisons de termes se trouvent répétées dans plusieurs équations. Si l'on établit une seule fois chacune de ces combinaisons, une seule proportion dérivée est disponible qui peut être introduite là où elle est nécessaire en même temps que d'autres termes pour résoudre les différentes équations. Les réseaux logiques destinés à donner naissance à ces combinaisons de termes sont montrés sur la fi-. 10.
On a montré et décrit précédemment, en liaison avec 1a fig. 5, la manière dont sont dis posés les réseaux pour réaliser physiquement les produits logiques.
Le réseau destiné à accomplir l'addition logique 5> sera maintenant décrit en liaison avec la fia. 10. Ce réseau, illustré par le bloc 45, se compose d'une paire de diodes d'entrée 46 et 47 dont les cathodes sont communes et ra menées à la terre à travers une résistance commune R,,. Les termes d'entrée au réseau sont introduits sur les anodes des diodes. Le conducteur d'entrée 50 représente le produit <I>Sa</I> S,,' obtenu à partir de la sortie du premier réseau de produit 51, et le conducteur d'en trée 52 représente le produit S,,Sb obtenu à partir de la sortie du deuxième réseau de pro- duit 53.
Quand l'un au moins des conducteurs d'entrée du réseau logique d'addition 45 se trouve à un potentiel relativement élevé, la ligne de sortie 54 voit son potentiel s'élever aussi, indiquant ainsi la somme logique (Sd <I>Si,'</I> + S2Sv). Ainsi on peut dire en général que, dans un réseau logique d'addition, quel que soit le nombre d'entrées, le potentiel de sortie est égal au plus haut potentiel d'entrée.
Il faut comprendre que les entrées Sa<I>et</I> Sv sont alimentées ici à travers des inverseurs 55 et 56 respectivement, de manière à obtenir leurs inverses logiques S,' et S,,' qui sont néces saires comme termes des équations. La source réelle de S, et Sv pourrait cependant être obtenue à partir des fausses sorties de flip- flops S2 et Si, respectivement par exemple, si une telle source était utilisée pour les chiffres codés d'arrivée.
Les réseaux de diodes prévus pour résoudre les combinaisons restantes sont composés de circuits similaires de produit logique et d'addi tion logique. Dans chaque cas, la ligne de sortie est représentée par la fonction symbo lique qu'elle représente.
On montre, sur les fi '-. <B>Il.,</B> 12 et<B>13,</B> les réseaux logiques pour résoudre physiquement les équations de commande des flip-flops SI, S2 et S3. On remarquera que les entrées des réseaux qui sont définies par des fonctions symboliques représentent les termes complexes déjà obtenus par le réseau de la fig. 10. La sortie du réseau logique est obtenue dans chaque cas par un circuit final de produit Lo gique qui comprend, parmi d'autres termes communs possibles, une impulsion d'horloge.
On a représenté sur la fig. 14 le circuit logique générateur de la négative logique du signal-somme de sortie S"'. Si l'on introduit la sortie du réseau logique S" dans un inver- >eur 68, qui peut être un amplificateur par exemple, le signal désiré S, peut être obtenu.
Cette fois la sortie n'est pas combinée avec une impulsion d'horloge comme c'était le cas pour chacune des équations de grille, car la sortie n'est pas utilisée pour commander un flip-flop. Ce signal de sortie peut être introduit, par exemple, dans une mémoire ou être observé à l'aide d'un oscillographe, suivant la manière dont le circuit additionneur s'adapte au dispo sitif du calculateur.
<I>Fonctionnement</I> En se référant de nouveau à la fig. 1, on décrira maintenant en détail le fonctionnement du circuit additionneur 10 quand il reçoit les chiffres codés qui y sont représentés.
Le contenu de l'additionneur est initiale ment zéro, c'est-à-dire que les flip-flops Sl, S2 et S3 sont tous dans l'état zéro >>. A la réception de l'entrée-unité (potentiel élevé) sur SG pendant la période<I>PI</I> du premier cycle,
les circuits sont actionnés de façon à faire bas culer le flip-flop S2 vers l'état un et de permettre au flip-flop SI de rester dans l'état zéro à la fin de la période<I>Pi.</I> Les flip- flops d'addition évalués pendant ce temps (ta bleau V) contiennent la somme décimale par tielle de 1. Pendant la période P" du premier cycle, deux entrées de deux unités sont pré sentes sur S,l et Sb.
Ceci a pour effet, à la fin de la période P.,, de commander le flip-flop S3 vers l'état un<B> ,</B> le flip-flop S2 vers l'état zéro et le flip-flop <B>SI</B> vers l'état un . Les flip-flops d'addition, évalués à ce moment (tableau VI) enregistrent ainsi une somme déci male partielle de 5.
Pendant la période P3, la première impul sion de sortie de poids -unité est lue. En même temps, des entrées de quatre unités sont pré sentes en<I>Su</I> et en Sv <I>;</I> ceci a pour effet de commander le flip-flop S3 vers l'état zéro , le flip-flop S2 vers l'état un et le flip-flop SI vers l'état un également.
Comme on peut le voir sur le tableau VII, ces états des flip-flops soit zéro , un et un pour les flip-flops S3, S2 et SI respectivement, re présentent une somme décimale partielle de 12 dans l'additionneur évaluée pendant la pé riode P4.
Pendant la période P,4, des composantes de chiffres codés de poids égal à deux unités sont de nouveau reçues. Comme on peut le voir sur la fig. <I>1,</I> Sd est seule reçue à ce moment. On notera que les entrées pendant la pé riode P4 ne sont jamais enregistrées comme comptes dans l'additionneur. A ce moment, comme toutes les composantes des chiffres arrivant ont été observées, toutes les compo santes restantes du chiffre sortant peuvent être déterminées.
Ainsi, en notant le compte total observé, les opérations suivantes sont effectuées pendant la période P4: 10) L'existence de la deuxième composante de la sortie, de poids 2, est déter minée et fournie ; 20) l'existence de la troi sième composante de la sortie, de poids 4, est déterminée et emmagasinée dans le flip-flop <I>S3</I> à la fin de ce temps ; 3o) l'information déter minant la nature de la quatrième impulsion de sortie, de poids 2, est emmagasinée dans le flip-flop S2 ;
et 40) la retenue décimale pour des sommes décimales totales de 10 à 19 inclus, du premier cycle d'addition est emma gasinée à la fin de ce temps dans le flip-flop <B>SI.</B>
Dans l'exemple en question, pendant la période P4, le contenu de l'additionneur 12 (tableau VII), plus l'entrée-unité lue pendant la période P3, avec l'entrée observée Sd de poids 2, donne une somme décimale totale de 15. Ceci signifie qu'un nombre binaire codé (tableau I) équivalant au décimal 5 doit être fourni et qu'un report décimal doit être addi tionné aux chiffres suivants à l'arrivée.
Comme on peut le voir sur le tableau I, la seconde composante du chiffre codé sortant représentant 5 est absente. Par conséquent, sui vant le réseau logique de sortie déjà décrit, un potentiel bas est délivré par l'additionneur pen dant la période P4. La troisième composante de poids 4 est présente dans la sortie. Le flip- flop S3 bascule donc vers un >. Enfin, le quatrième potentiel de sortie, de poids 2 éga lement, se trouve être absent. Etant donné que, comme on l'a expliqué précédemment le qua trième potentiel de sortie est lu aussi sur le flip-flop <I>S3,</I> celui-ci doit être amené de un à zéro à la fin de la période<I>PI</I> suivante.
Cette information est emmagasinée à ce mo ment dans le flip-flop <I>S2</I> ; par conséquent, le flip-flop S2 est commandé vers l'état zéro à la fin de la période P4. Pendant la période PI du cycle suivant d'opération, la troisième composante de sortie, de poids 4, est lue sur le flip-flop <I>S3.</I> A la fin de la période Ph le flip-flop S3 est com mandé à l'état zéro<B> </B> en raison de l'état zéro->y du flip-flop S2.
La quatrième compo sante de sortie, qui correspond dans ce cas à un potentiel bas, est délivrée par le flip-flop S3 pendant l'impulsion P2 suivante. Les flip-flops SI et S2, ayant rempli leur fonction d'unités d'emmagasinage du cycle précédent, sont de nouveau utilisés, comme compteurs, à la fin de la période P1. Le flip-flop S3, ayant fourni la quatrième composante de sortie pendant la période P2, est utilisé comme compteur,
en association avec les flip-flops <I>SI</I> et<I>S2</I> à la fin de la période P2. Ceci termine un cycle du circuit addition- neur, illustrant comment le premier chiffre d'entrée décimal codé en binaire 8 reçu en Sd, additionné au premier chiffre d'entrée décimal codé en binaire 7 reçu en Sb, fournit le pre mier chiffre de sortie décimal codé en binaire S.
Les chiffres d'entrée décimaux codés en bi naires suivants 6 et 2 reçus en SQ et Sv res pectivement, en même temps que le report décimal résultant du cycle d'addition précé dent, permettent à l'additionneur de délivrer le second chiffre de sortie décimal 9 codé en binaire.