CH514962A - Circuit diviseur de fréquence - Google Patents

Circuit diviseur de fréquence

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CH514962A
CH514962A CH1626469A CH1626469A CH514962A CH 514962 A CH514962 A CH 514962A CH 1626469 A CH1626469 A CH 1626469A CH 1626469 A CH1626469 A CH 1626469A CH 514962 A CH514962 A CH 514962A
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Andre Vittoz Eric
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Centre Electron Horloger
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    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
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Description


  Circuit diviseur de fréquence    Le présent brevet a pour objet un circuit diviseur  de fréquence comprenant au moins une structure  logique satisfaisant aux relations de Boole    A = BI1, + AI2 et B = BI1 + AI,    dans lesquelles<B>1,</B> et I. sont deux grandeurs d'entrée  complémentaires et<B>A</B> et B dieux grandeurs de. sortie, la  structure logique comprenant trois paires de transistors  <B>à</B> effet de champ présentant chacun une source, un  drain et une électrode die commande, et deux sorties  <B>(A,</B> B) reliées. chacune aux drains des deux transistors  d'une première, respectivement d'unie seconde paire.  



  La présente invention concerne plus particulière  ment un, perfectionnement de la forme d'exécution  représentée à la fig. 8 -du brevet principal.  



  Dans cette forme d'exécution, -les transistors 33 et  37 (voir fig. 8 du brevet -principal) peuvent être  amenés à conduire simultanément ce qui perturbe le  fonctionnement du diviseur lorsque la sortie<B>A</B> sup  porte     une    charge capacitive beaucoup plus grande que  la sortie B ou vice-versa. On constate expérimentale  ment des difficultés. lorsque le rapport de ces charges  capacitives est supérieur à 10 environ.  



  L'invention a pour but de supprimer cet inconvé  nient.  



  Selon l'invention,     le    circuit est caractérisé en ce  que les sources d'un transistor de la première paire et  d'un transistor de la seconde paire sont reliées séparé  ment au drain, de l'un -des transistors de la troisième  paire, et en ce que les sources des deux autres transis  tors sont reliées ensemble au drain d'un septième tran  sistor, les sources des deux transistors de la troisième  paire et du septième transistor étant reliées<B>à</B> un des  pôles d'une source<B>de</B> tension.  



  Le dessin, représente,<B>à</B> titre d'exemple, une forme  d'exécution, du circuit diviseur.    La fig. 1 représente une porte combinée ET-NI.  



  La fig. 2 est un, schéma explicatif du processus de  contraction.  



  La fig. 3 représente un schéma de la forme d'exé  cution..  



  Les diviseurs binaires décrits dans le brevet prin  cipal, satisfaisant aux équations    A = BI1 + AI2 et B = BI1 + A12    sont conçus en assemblant deux inverseurs logiques et  deux portes combinées ET-NI dont l'une est repré  sentée à la fig. 1, dans sa version à MOST complé  mentaires. Cette porte comprend quatre MOST 1, 2, 3  et 4 de type p et quatre MOST de type n 5, 6, 7 et 8.  Il est facile de vérifier que cette porte combinée  répond<B>à</B> l'équation logique  x a<B>b +</B> c<B>d</B>  qui donne bien  A BI1 + AI,  si l'on fait a = B, b = 11, c d = 12.  



  Cet assemblage donne le circuit de la fig. 2, com  posé de dix paires de MOST 9-10, 11-12, 13-14,  <B>15-16, 17-18, 19-20,</B>     21-22,    23-24,<B>25-26, 27-28.</B>  Les -deux portes combinées     ET-NI    comprennent res  pectivement les paires<B>9-10,</B> 13-14,<B>17-18,</B> 21-22 et  11-12,<B>15-16, 19-20,</B> 23-24. Les deux inverseurs  sont constitués par les paires<B>25-26</B> respectivement  <B>27-28</B> qui     conveitissentla        vali-able   <B>A</B>     eni    respective-      ment la variable B en B On voit que la forme d'exé  cution de la fig. 8 du brevet principal a été obtenue en  contractant deux à deux les MOST 10-11, 9-12,  21-24,<B>22-23.</B> Cette forme d'exécution ne comprend  ainsi plus que huit paires.

   Un examen montre que les  contractions effectuées tendent<B>à</B> imposer  A=B    dans certaines conditions (par exemple lorsque I,<B>= 1,</B>  les transistors 33 et 37 représentés à la fig. 8 condui  sent simultanément), ce qui perturbe le fonctionnement  du diviseur lorsque<B>A</B> supporte une charge capacitive  beaucoup plus grande que B, ou vice-versa. On cons  tate expérimentalement des -difficultés lorsque le rap  port<B>de</B> ces charges capacitives est supérieur<B>à 10</B>  environ.<B>Ces</B> difficultés disparaissent si l'on supprimé  les contractions<B>10-11, 9-12</B> et<B>22-23.</B> On obtient  ainsi le schéma de lia fig. 3 dans lequel le MOST 29  remplace les MOST 21 et 24.

   On voit que l'on a sup  primé trois des quatre contractions qui avaient été  effectuées pour passer du schéma représenté à la fig. 2  ci-jointe au schéma de la fig. 8 du brevet principal.  



  <B>Ce</B> circuit supporte des charges capacitives quel  conques sur A et B au prix de trois MOST de plus que  dans le circuit selon ladite fig. 8.

Claims (1)

  1. REVENDICATION Circuit diviseur de fréquence comprenant au moins une structure logique satisfaisant aux relations de Boole <B>A =</B> El,<B>+</B> À1, et B<B>=</B> FI,<B>+ AI,</B> dans lesquelles I., et I, sont deux grandeurs d'entrée complémentaires et<B>A</B> et B doux grandeurs de sortie, la structure logique comprenant trois paires de transistors <B>à</B> effet de champ<B>(17-18, 19-20, 22-23)</B> présentant chacun une source, un drain.
    et une électrode, de com mande, et deux sorties<B>(A,</B> B) reliées chacune aux drains des deux transistors d'une première, respective- ment d'unie seconde paire, caractérisé en ce que les sources d'un transistor<B>(18)</B> de la première paire et d'un, transistor<B>(19) de</B> la seconde paire sont reliées séparément au drain de l'un, des transistors (22,<B>23)</B> de la troisième, paire, et, en ce que les sources des deux autres transistors<B>(17,</B> 20) sont reliées ensemble au drain d'un septième transistor<B>(29),</B> les sources des deux transistors<B>die</B> la troisième paire et du septième transistor étant reliées à un. des pôles (-) d'une source de tension.
    SOUS-REVENDICATIONS <B>1.</B> Circuit selon la revendication, et comprenant une quatrième, cinquième, sixième et septième paire de transistors<B>à</B> effet de champ<B>(9-10,</B> 11-12, 13-14, <B>15-16),</B> les deux sources et les deux drains de chaque paire étant respectivement reliés ensemble, les sources des quatrième,<B>(9-10)</B> et cinquième paires (11-12) étant reliées à l'autre borne de ladite source, les drains des quatrième et cinquième paires étant respectivement reliés; aux sources des sixième (13-14) et septième (15-16) dont les drains sont reliés aux drains des pre mière (17-18) et deuxième (19-20) paires, les transis tors des trois premières paires ainsi que ledit septième transistor étant de type opposé<B>à</B> celui des transistors des quatrième, cinquième, sixième et septième paires. 2.
    Circuit selon la sous-revendication 1, caractérisé en, ce qu'il comprend deux inverseurs<B>(25-26, 27-28)</B> constitués chacun par une paire de transistors<B>à</B> effet <B>de</B> champ, de types opposés. <B>3.</B> Circuit selon la sous-revendication. 2, compre nant plusicuTs étages binaires, caractérisé en ce qu'il est réalisé sous forme intégrée dans un même substrat, les transistors de, type n de tous les étages étant formés dans une région,<B>de</B> type<B>p</B> de ce substrat et les transis tors de type<B>p</B> de tous les étages étant formés dans une région de type, nde ce substrat.
CH1626469A 1968-11-11 1969-10-31 Circuit diviseur de fréquence CH514962A (fr)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0547773A1 (fr) * 1991-12-19 1993-06-23 Sun Microsystems, Inc. Porte à remise à zéro pour un détecteur de phase dans une boucle de verrouillage de phase

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