L'invention concerne un dispositif électronique à mémoire destiné à la détection en temps réel de fautes dans une installation de signalisation électrique.
L'usage de systèmes de signalisation électriques et électroniques est trés répandu. Mais ces systémes, aussi élaborés qu'ils soient, ne sont tout à fait efficaces et d'une sécurité absolue que si toute anomalie ou défectuosité dans leurs circuits est immédiatement détectée et identifiée. Il faut donc assurer une surveillance automatique de ces systémes de détection. Jusqu'à présent, cependant, ceux-ci assuraient une surveillance continue se traduisant par l'apparition d'un signal d'alarme et d'une indication visuelle permettant d'identifier la faute. Dans de tels systèmes, I'indication visuelle subsiste jusqu'au moment où la faute a été dépannée ou jusqu'au moment où celle-ci a disparu.
Toutefois, il peut se faire que, pour une raison quelconque, I'opérateur de service ne désire pas ou ne puisse pas procéder immédiatement au dépannage.
Dans ce cas, il serait néanmoins contraint de relever l'identité des fautes qui ont suscité une alarme si l'on veut conserver la maîtrise du systéme.
La présente invention a pour but de procurer un dispositif électronique pour la détection de fautes, qui permet la surveillance automatique en temps réel avec une précision et une fiabilité jamais atteintes jusqu'à présent, et qui permet de mettre les indications de fautes en mémoire et, d'une maniére générale, de répondre aux diverses conditions d'exploitation.
Selon l'invention, le dispositif électronique de détection de fautes à mémoire destiné à la surveillance automatique en temps réel d'une installation de signalisation électrique, comportant un dispositif d'alarme générale et un dispositif d'affichage, est caractérisé en ce qu'il comprend des circuits d'entrée analogiques pour capter des signaux analogiques représentatifs des paramétres de l'installation surveillée et pour comparer ces signaux analogiques à des signaux de référence afin d'engendrer des signaux représentatifs de fautes, des circuits de retard associés chacun à un circuit d'entrée afin de retarder les signaux de fautes d'un intervalle de temps prédéterminé, un circuit de logique commun recevant les signaux de fautes retardés afin d'élaborer un signal de signalisation, un dispositif de commande d'alarme répondant au signal de signalisation,
afin d'engendrer un signal d'alarme propre à actionner le dispositif d'alarme générale, une mémoire courte associée à chacun des circuits d'entrée analogiques et répondant au signal de signalisation correspondant à un premier signal de commande ex térieur afin de retenir l'identification dudit signal de faute dès que le dispositif d'alarme se trouve libéré, le contenu de cette mémoire courte s'annulant automatiquement lorsque la faute correspondante disparait,
un circuit de mise en mémoire répondant au signal d'alarme et à un second signal de commande extérieur afin d'engendrer un signal de mise en mémoire X et un signal Y repré
sentatif de la mémorisation de celui, une mémoire longue ré
pondant auxdits signaux X et Y et au signal de signalisation afin
de mémoriser l'identification de la faute ayant provoqué l'alarme,
le contenu de cette mémoire longue n'étant annulé qu'en réponse
à un signal d'effacement extérieur, et un dispositif de commande
d'affichage répondant aux contenus conjoints desdites mémoires
courte et longue afin d'engendrer un signal d'indication dés que le
dispositif d'alarme se trouve libéré.
Suivant une forme de réalisation particulière, le dispositif de
détection comprend en outre un moyen d'inhibition en réponse à
un troisième signal de commande extérieur afin que le dispositif
soit insensible aux fautes ultérieures pendant que les identifica
tions des fautes existant lors de l'occurrence dudit troisième signal
de commande se trouvent mises en mémoire.
Dans une utilisation particulièrement intéressante du dispositif
de détection selon l'invention pour la navigation aérienne, chaque
circuit d'entrée reçoit des premiers signaux analogiques représen
tatifs d'indications de signalisation sur un poste pilote et les se
conds signaux analogiques représentatifs d'indications de signali
sation sur un poste copilote, d'une part, et un premier et un second signal de référence, d'autre part, afin de fournir des signaux de fautes représentatifs des écarts entre lesdits premiers et seconds signaux analogiques.
L'invention sera décrite en détails ci-après à l'aide du dessin joint sur lequel:
La fig. I est un schéma synoptique du système de détection de fautes selon l'invention.
La fig. 2 est un schéma fonctionnel d'un circuit d'entrée du système de la fig. I.
Les fig. 3 à 8 sont des schémas simplifiés de divers circuits du système de la fig. 1 dans une première forme de réalisation.
Les fig. 9 à 14 sont des schémas simplifiés. équivalents à ceux des fig. 3 à 8, suivant une deuxième forme de réalisation.
Le dispositif de détection de fautes selon l'invention procède d'une conception nouvelle du problème de la surveillance. On y tient compte au départ de tous les critères qui pourraient affecter un dispositif électronique de détection de fautes doté d'une efficacité élevée et d'une sécurité absolue. Ce problème a été entièrement repensé et les divers critères sur lesquels est fondée la conception intrinsèque du dispositif sont énumérés ci-après: 1. Critère surveillance
L'apparition d'une faute ne doit donner naissance à une alarme que dans le cas ou l'on désire surveiller le ou les paramètres du système lorsque cette faute répond à certaines conditions d'amplitude et de durée minimale prédéterminées, afin que soit évitée l'apparition d'alarmes intempestives lors de fautes fugaces.
2. Critère retenue
Une fois l'alarme actionnée, il faut que celle-ci puisse être libérée dès que possible afin de la rendre disponible pour signaler d'autres fautes éventuelles; il s'agit donc de retenir I'identité de la faute survenue sur un panneau indicateur.
3. Critère mémoire
Lorsqu'on ne peut procéder au dépannage, il faut pouvoir mettre les indications de fautes en mémoire.
4. Critère effacement
Il faut pouvoir effacer de la mémoire les indications qui y sont emmagasinées et remettre le système de détection à zéro.
5. Critère test
Il faut pouvoir vérifier le bon fonctionnement de la logique in ternie grâce à un signal d'essai.
Les différents critères énumérés ci-dessus sont traités dans divers circuits électroniques qui seront décrits plus loin et qui font appel à la technique des semi-conducteurs intégrés.
L'invention trouve son application efficace dans des domaines variés où un système de signalisation électronique en temps réel s'impose. Une application particulièrement intéressante en raison de la sécurité absolue exigée et de l'efficacité élevée recherchée, est celle de la détection de fautes dans le comportement des équipements de bord, notamment dans des avions et véhicules aéroportés.
La fig. I est un schéma synoptique du dispositif de détection de fautes selon l'invention.
Les circuits d'entrée analogiques 1, que l'on décrira en détails plus loin, captent en permanence les états des divers paramètres P du système électrique ou électronique surveillé, et les comparent à des états de référence REF afin de déterminer les écarts. Les circuits de retard 2 mémorisent ensuite les signaux de fautes F ainsi obtenus pendant un intervalle de temps prédéterminé afin de ne transmettre que les écarts dus à des fautes non fugitives. Les signaux de fautes F engendrés par les circuits d'entrée sont ensuite traités selon un processus particulier comme on va le voir en détails ci-après.
Lorsqu'un signal de faute F non fugitif se trouve détecté, il est appliqué à un circuit de logique 3 qui, sous la dépendance de signaux de commande C, provenant d'un tableau central par exemple (non représenté), élabore un signal S qui va régir tout le processus de traitement. Le circuit de logique 3 peut également répondre à un signal de test T, destiné à simuler un ensemble de pannes dans l'installation surveillée. Ce signal de test T est traité comme un signal de faute F normal.
Le signal S actionne d'abord un dispositif d'alarme 5 par l'intermédiaire d'un circuit de commande d'alarme approprié 4 tandis qu'il envoie à un dispositif d'affichage approprié quelconque 6 un signal d'excitation Lg. Celui-ci est donc concomitant au signal d'alarme W. Le dispositif d'alarme générale 5 peut être un moyen connu quelconque, par exemple une lampe clignotante, un bourdon, etc. Le dispositif d'affichage 6 peut être constitué par un dispositif quelconque propre à fournir toute indication appropriée relative aux fautes détectées, et peut consister, par exemple, en un panneau d'affichage à voyants lumineux, chaque voyant correspondant à une chaîne ou à un paramètre surveillé.
L'opérateur de service est ainsi averti par le dispositif d'alarme qu'une faute s'est produite et il peut alors s'en référer au dispositif d'affichage sur lequel se trouve identifiée la faute survenue pour prendre toute action requise que justifie la faute identifiée.
Si, pour une raison quelconque, I'opérateur ne désire pas ou ne peut pas procéder au dépannage immédiat, il peut, à partir du tableau de commande par exemple, commander la mise en mémoire des indications de fautes tandis que le dispositif d'alarme 5 se trouve libéré.
Cette mise en mémoire peut se faire suivant deux modalités distinctes selon les conditions dans lesquelles survient la faute détectée par le dispositif. A cet effet, le dispositif comprend deux mémoires: une mémoire dite courte dont le contenu ne subsiste que pendant l'existence de la faute, et une mémoire dite longue dont le contenu subsiste jusqu'à ce qu'elle ait reçu un ordre d'effacement.
La mise en mémoire courte est déclenchée par un premier signal de commande extérieur R. Un mémoire courte 8 est prévue pour chaque paramètre à surveiller individuellement. Chaque mémoire courte 8 répond à un signal à identifier S et se trouve sous la dépendance d'un signal de commande extérieur dont le but est de libérer l'alarme générale et de rendre celle-ci disponible pour d'autres fautes. Le rôle de la mémoire courte est de retenir l'indication de la faute ayant suscité l'alarme. Cette indication disparaît avec la faute correspondante. La mémoire courte engendre un signal de mémorisation V qui actionne le circuit d'allumage 10 du panneau d'affichage 6. Le signal LD ainsi engendré excite l'organe indicateur approprié sur le dispositif d'affichage 6 tandis que disparaît le signal LB et que le dispositif d'alarme se trouve libéré.
La mise en mémoire longue est déclenchée par un second signal de commande extérieur M. Celui-ci est appliqué à un circuit de mise en mémoire 7 qui répond à l'application conjointe dudit signal M et au signal d'alarme W afin d'engendrer un signal de mise en mémoire X et un signal Y représentatif de la mémorisation du signal X.
Une mémoire longue 9 est prévue pour chaque paramètre individuellement. Elle se trouve sous la dépendance du circuit de mise en mémoire 7, afin de mémoriser l'indication de faute correspondante. La mémoire longue reçoit d'une part le signal S représentatif d'une faute à indiquer et d'autre part les signaux X et Y du circuit de mise en mémoire 7. Elle engendre un signal de mémoire H qui commande le circuit d'allumage 10 du panneau d'affichage.
L'information mise en mémoire est retenue aussi longtemps qu'elle n'a pas été effacée par un signal d'effacement E qui est appliqué au circuit de mise en mémoire 7 et remet tout le dispositif à zéro.
Le signal LD fourni par le circuit d'allumage 10 est lié au signal de mémorisation V qui subsiste aussi longtemps que la faute existe. Lorsque la faute est mise en mémoire, le signal de mémoire H maintient le signal LD qui ne peut disparaître que par un ordre d'effacement E envoyé par l'opérateur. Le signal LD excite par conséquent l'organe indicateur approprié pendant tout le temps qu'existe la faute qui lui a donné naissance, même après que l'alarme générale ait été libérée. On voit donc que l'identification d'une faute quelconque est faite automatiquement par le signal LB pendant tout le temps que fonctionne le dispositif d'alarme et qu'elle se trouve ensuite mémorisée automatiquement dès que le dispositif d'alarme a été libéré. C'est le signal LD qui excite alors l'organe indicateur approprié sur le dispositif d'affichage 6.
Dans une forme de réalisation spécifique, les signaux LB et LD associés à un paramètre se distinguent l'un de l'autre par le fait qu'ils illuminent chacun le voyant lumineux correspondant audit paramètre avec un niveau d'intensité différent: le signal LB avec une brillance élevée, le signal LD avec une brillance atténuée.
Le dispositif selon l'invention peut avantageusement être agencé en sorte que la commande de mise en mémoire longue ait pour effet d'inhiber le dispositif de détection et de le rendre insensible aux fautes ultérieures éventuelles. Ces indications de fautes ne seront effacées de la mémoire et le système ne sera remis en service que par un ordre d'effacement E résultant d'une manoeuvre au tableau de commande, par exemple. La mise en mémoire de la ou des fautes détectées se traduit par une indication appropriée sur le dispositif d'affichage 6 comme on va le voir en détails plus loin.
Dès que l'opérateur se verra dans la possibilité de relever la ou les fautes survenues et de prendre les actions qu'elles justifient, il n'aura qu'à se reporter au dispositif d'affichage pour voir, par les mémorisations qui en ont été faites, quelles sont les fautes survenues dans le dispositif.
Ces aspects particulièrement intéressants du dispositif de dé détection de fautes selon l'invention sont mis en lumière d'une façon toute significative lorsque le système est appliqué à la surveillance du comportement des équipements de bord d'un véhicule aéroporté en raison de la sécurité absolue exigée ainsi que de l'efficacité élevée recherchée.
Dans ce type d'application, la mémorisation notamment présente une importance primordiale dans les cas d'approche et d'atterrisssage. A ce moment, le pilote ou le copilote peut ne plus pouvoir assurer la surveillance des fautes de comportement de ses équipements lorsque le véhicule s'approche ou atteint son plafond minimum et il peut désirer alors prendre entièrement en main la direction de son véhicule sans risquer d'être dérangé par un signal d'alarme.
Il lui suffira alors de commander la mise en mémoire, ce qui peut se faire avantageusement, par exemple, en jumelant celleci avec la déconnexion du pilote automatique, et, une fois au sol, ou après recouvrement de l'altitude dans l'éventualité où les conditions (la visibilité, par exemple) seraient insuffisantes pour poursuivre l'atterrissage, de vérifier les indications de fautes mémorisées pour savoir pour quelles raisons le comportement des équipements a provoqué l'alarme.
Cette surveillance automatique ainsi assurée donne au pilote la certitude qu'il n'aura pas à devoir interpréter une indication quelconque - ce qui peut prendre quelques secondes - et il en résulte tout naturellement que, grâce au dispositif proposé, il est possible d'abaisser notablement le plafond minimum qu'un avion peut atteindre en approche automatique. Cet avantage est évidemment d'un intérêt primordial.
Dés l'instant de la mise en mémoire, le dispositif de détection peut avantageusement être rendu insensible aux signaux de fautes qui pourraient survenir ultérieurement, ce qui est le cas habituel lors de l'approche en vol automatique où il importe avant tout de pouvoir identifier exactement la ou les sources de fautes.
Mais il est bien entendu qu'il est également possible, à partir de l'instant de la commande de la mise en mémoire, que toutes les indications de fautes ayant provoqué une alarme soient mises en mémoire au fur et à mesure qu'elles se produisent et ce, jusqu'au moment de l'envoi d'un ordre d'effacement. Il suffit pour ce faire d'individualiser les signaux engendrés par le circuit de mise en mémoire commun, pour chaque mémoire particulière associée à un paramètre surveillé individuel.
Pour mieux fixer les idées, on décrira de façon spécifique ciaprès le dispositif de détection selon l'invention dans son application à un système de signalisation électronique du comportement en vol des équipements de bord d'un avion.
Dans ce type d'application, les principaux paramètres usuels sont: la direction du cap définie par rapport aux axes du trièdre de référence, la stabilité transversale (roulis), la stabilité longitudinale (tangage), la pente et la déviation latérale. Chacun de ces paramètres spécifiques est surveillé en permanence par les circuits d'entrée dont la fig. 2 illustre un schéma simplifié.
Sur la fig. 2 on n'a représenté un circuit d'entrée analogique que pour un paramètre surveillé. II est évidemment prévu au moins autant de circuits d'entrée qu'il y a de paramètres à surveiller. C'est ainsi, par exemple, que trois circuits sont prévus pour la surveillance de la direction du cap, un circuit est prévu pour le roulis, un pour le tangage, etc.
Chaque circuit d'entrée comprend essentiellement un dispositif de comparaison 21 qui compare en temps réel le signal représentatif d'un paramètre du système électronique associé au pilote PXI avec un signal de référence Rl. Il compare simultanément le signal représentatif du même paramètre du système électronique associé au copilote PX2 avec un signal de référence R2.
Le signal de faute résultant, après amplification dans l'amplificateur 22, est ensuite appliqué, à travers un dispositifde conduction unidirectionnelle 23, au circuit de retard 3. Celui-ci, qui peut être constitué d'un circuit connu quelconque, conserve le signal indicatif de faute pendant un laps de temps prédéterminé, ceci afin d'empêcher que soit transmis au circuit de logique un signal de faute fugitif. De cette manière ne sont effectivement signalées et affichées que les fautes significatives.
Le dispositif de détection comprend également des circuits modificateurs de seuil 13 associés aux circuits de retard 3. Les circuits modificateurs de seuil 13 reçoivent chacun un signal de commande Q à travers un filtre approprié 12. Ces circuits permettent d'établir un seuil d'écart minimum que doit franchir le signal de faute détecté pour que celui-ci soit pris en considération et traité par le dispositif. C'est ainsi, par exemple, qu'en ce qui concerne l'écart de cap lorsque l'avion négocie un virage on peut avantageusement imposer que l'écart ne soit pas pris en considération si l'angle de roulis est supérieur à une certaine valeur, 109 par exemple.
On décrira à présent une forme de réalisation des circuits constituant la logique de traitement du système. Elle utilise comme éléments de logique des circuits NON-ET uniquement.
Ainsi qu'il est bien connu des spécialistes logiciens, ce type de circuit réalise l'union de deux signaux a et b appliqués à ses entrées, et l'inversion de cette union, fonction double qui peut s'exprimer sous la forme booléenne: x = a . b
En utilisant la représentation symbolique usuelle des deux états O et 1 d'un signal, ce qui correspond respectivement à l'absence et à la présence du signal par exemple, on voit que si a et b sont tous deux 1, le signal de sortie x est 0 mais si a ou b est 0 (ou les deux à la fois), x est 1.
Une réalisation des circuits de logique est illustrée schéma tiquement aux fig. 3 à 8.
La fig. 3 représente le schéma simplifié d'un circuit de logique tel que 3 sur la fig. 1. I1 comprend essentiellement un circuit NON-ET 31 suivi d'un inverseur 32.
Le signal de faute F est appliqué à une entrée du circuit NON
Et 31 par le conducteur 33, tandis que le signal de conditionnement C est appliqué à la seconde entrée du circuit 31 par le conducteur 34. Il faut qu'un 1 soit présent aux deux entrées du circuit 31 pour qu'un 0 apparaisse à la sortie de celui; après inversion dans 32, on obtient le signal S à identifier.
Aux deux entrées du circuit NON-ET 31 peut également être appliqué un signal d'essai T par l'intermédiaire des diodes 35 et 36 respectivement. Dans ce cas, un signal 1 apparaît également après l'inverseur 32 comme dans le cas d'une faute réelle F.
A la sortie du circuit NON-ET 31 est en outre connectée l'arrivée du signal d'effacement E qui a pour effet de substituer un O au signal 1 transmis à la sortie de l'inverseur 32.
La fig. 4 représente le schéma simplifié de la mémoire courte 8 sur la fig. 1. Elle comporte trois circuits NON-ET 41, 42, 43 combinés de telle sorte qu'une entrée du circuit 43 soit connectée à la sortie du circuit 41 et qu'une entrée soit connectée à la sortie du circuit 42. Le circuit 41 reçoit à une entrée 44 le signal de commande R et à une entrée 45 le signal S. Le circuit 42 reçoit à une entrée 46 le signal S et à une entrée 47 le signal de sortie du circuit 43.
Lorsqu'un signal de faute apparaît (S = 1), le circuit NON
ET 41 est conditionné si R = I (commande R actionnée. c'est-àdire alarme générale libérée) auquel cas un 0 apparait à la sortie du circuit NON-ET 41, ce qui entraîne à la sortie du circuit 43,
V = 1. Le circuit NON-ET 42 a pour but de retenir cette indication V = 1 aussi longtemps que la faute subsiste, même lorsque R est libéré (R= 0). En effet, les deux entrées 46 et 47 du circuit NON-ET 42 reçoivent alors des 1. ce qui maintient V = 1. Il est facile de voir que le circuit de la fig. 4 satisfait à la relation booléenne:
V=(R+V)S
La sortie 48 sert à la commande du circuit d'allumage LB qui sera décrit plus loin.
La fig. 5 représente le schéma simplifié du circuit de mise en mémoire 7 sur la fig. 1. Ce circuit comporte un premier circuit NON-ET 51 répondant au signal de commande M et au signal d'alarme W. La sortie du circuit 51 est connectée à un premier circuit inverseur 52 pouvant consister en une ou plusieurs branches. A la sortie du circuit inverseur 52, on obtient le signal de mise en mémoire X. La sortie du circuit NON-ET est d'autre part connectée à une entrée d'un deuxième circuit NON-ET 53.
La sortie de celui-ci est connectée à une entrée d'un troisième circuit NON-ET 54, la seconde entrée de ce troisième circuit 54 recevant l'inverse du signal d'effacement E. La sortie du circuit 54 est ramenée à la seconde entrée du circuit 53 d'une part, et est connectée à un circuit inverseur 55 d'autre part. A la sortie de celuici, on obtient un signal Y, et après un troisième circuit inverseur 56 connecté à la sortie du circuit inverseur 55. on obtient le signal Y inversé.
La commande de la mise en mémoire se fait à partir du tableau de commande par l'envoi d'un signal M. Dans l'application particulière envisagée plus haut, cette commande est avantageusement liée à la coupure du pilote automatique, c'est-à-dire que cette commande se traduit par l'apparition d'un signal M =0. Il est évident que cette commande de mise en mémoire pourrait aussi se traduire par l'apparition d'un signal M = 1 et il suffirait de prendre l'inverse de celuici (M = 0) pour l'appliquer au circuit NON-ET 51.
Lorsqu'une faute a suscité une alarme, W= 1 et un 0 apparaît à la sortie du circuit NON-ET 51. A la sortie du circuit inverseur 52, X = 1. Les deux entrées du circuit NON-ET 53 reçoivent un signal 0 de sorte qu'un 1 apparait en 57. Le circuit NON
ET 54 reçoit donc un 1 par 57 et un I à sa deuxième entrée (puisqu'il n'y a pas d'ordre d'effacement E=0 etE= 1): un 0 apparaît à la sortie du circuit NON-ET 54. Après inversion dans le circuit 55, on obtient par conséquent Y = 1. La commande de la mise en mémoire se traduit donc par l'apparition des deux signaux suivants: X = 1 et Y = 1, destinés aux mémoires longues.
La fig. 6 représente le schéma simplifié de la mémoire longue 9 sur la fig. I. Elle comporte trois circuits NON-ET 61, 62, 63 combinés de telle sorte que le circuit 63 ait une entrée connectée à la sortie du circuit 61 et une entrée connectée à la sortie du circuit 62. Le circuit 61 reçoit à une entrée le signal S et à une seconde entrée le signal de mise en mémoire. Le circuit NON-ET 62 re çoit à une entrée le signal Y et à une seconde entrée le signal de sortie du circuit 63.
Lorsqu'on a commandé la mise en mémoire (X = 1) d'une faute (S = 1), un 0 apparait à la sortie du circuit 61. Il s'ensuit qu'un 1 apparaît à la sortie du circuit 63. Le circuit NON-ET 62 a pour but de mémoriser cette indication de faute aussi longtemps qu'on n'a pas commandé l'effacement de l'information, c'est-àdire la remise à zéro du système tout entier. En effet, le signal Y est la mémorisation de l'ordre de mise en mémoire X et indique (Y = 1) que la mise en mémoire a été commandée: ce signal ne disparaît que lorsqu'on a commandé l'effacement de la mémoire, c'est-à-dire lorsque E 1. A ce moment, on a donc S=E=0 et X=Y=0. -.
Il est facile de voir que le circuit de la fig. 6 satisfait à la relation booléenne:
H=SX+HY
La sortie 64 sert à la commande du circuit d'allumage LD qui sera décrit plus loin.
La fig. 7 représente schématiquement le circuit d'allumage LB prévu dans le circuit de commande 4 sur la fig. 1. Ce circuit comprend un circuit NON-ET 71 aux entrées duquel sont appliqués le signal S et l'inverse du signal Y respectivement. Le signal Y est obtenu à la sortie du circuit de mise en mémoire représenté à la fig. 5. La sortie du circuit NON-ET 71 est connectée, au moyen d'un inverseur 72, à une entrée d'un second circuit NON-ET 73 dont la seconde entrée reçoit un signal V. A la sortie du circuit 73, on obtient l'inverse du signal d'allumage LB de sorte qu'un inverseur 74 est encore ajouté pour fournir le signal LB commandant l'allumage des indicateurs visuels.
Lorsqu'une faute apparaît (S = 1), il faut considérer le fonctionnement du circuit dans trois cas.
1. La panne apparaît: S = 1 et Y = 1 puisqu'il n'y a pas de mise en mémoire (X = Y = 0). Le signal de sortie du circuit 71 est 0, de sorte qu'un 1 apparaît à l'entrée du circuit 73. A ce mo ment,V= 1. Le signal de sortie du circuit 73 est0etLB=1. Ilya donc indication de la faute et en même temps alarme générale puisque W=o sur le conducteur 75; dès lors W= 1 et l'alarme fonctionne.
2. L'alarme générale est libérée par l'action du bouton R(R= 1):
On sait qu'à ce moment V = 1, ainsi qu'il a été expliqué plus haut, et dès lors V=0. Le conditionnement du circuit NON
ET 73 étant changé, un 1 apparaît à sa sortie et LB = W =0. L'indication LB disparaît en même temps que l'alarme générale (tandis qu'une indication LD apparaît ainsi qu'il sera expliqué plus loin).
3. La faute est mise en mémoire:
Dans ce cas, Y = 0 ainsi qu'il a été expliqué plus haut (fig. 5).
Le signal de sortie du circuit NON-ET 71 est 1, de sorte qu'un 0 apparaît à l'entrée du circuit 73. Le conditionnement de celui-ci n'en est cependant pas affecté puisque V=0, de sorte que LB=
W=0. Ceci est normal puisqu'il y a une indication LD.
Lorsque le système est remis à zéro, S =0 et Y = 1, on voit immédiatement que LB = W = 0.
La fig. 8 représente schématiquement le circuit d'allumage 10 sur la fig. 1. Ce circuit consiste simplement en un circuit NON
ET 81 dont une entrée est connectée à la sortie 48 de la mémoire courte 8 (voir fig. 4) et une entrée à la sortie 64 de la mémoire longue 9 (voir fig. 6). Dès qu'une faute a été mémorisée, soit dans la mémoire courte, soit dans la me moire longue, la sortie du circuit NON-ET 81 est 1, de sorte que l'indicateur LD correspondant est allumé. Cet indicateur est donc allumé dès que l'indicateur LB disparaît et ne s'éteint lui-même que lorsque la faute disparaît (S = 0 et V= 0) ou lorsque le système de détection est remis à zero (E= 1, et H = 0).
Les fig. 3 à 8 illustrent une forme de réalisation avantageuse d'une logique propre à assurer le traitement adéquat des signaux dans le dispositif de détection. Il est évidemment possible de réaliser les fonctions logiques décrites par d'autres circuits équivalents.
Les fig. 9 à 14 illustrent par exemple une deuxième forme de réalisation utilisant des circuits logiques ET, OU et/ou NON. Ces circuits logiques sont bien connus des spécialistes logiciens.
La fig. 9 représente schématiquement un circuit de logique équivalent à celui de la fig. 3. Ce circuit comprend un circuit ET 91 aux entrées duquel sont appliqués le signal de faute F et un signal de conditionnement C. La sortie du circuit ET 91 est appliquée à une entrée d'un circuit OU 92 dont la seconde entrée reçoit un signal d'essai T. La sortie du circuit OU 92 est connectée à une entrée d'un second circuit ET 93; à la seconde entrée de celui-ci est appliqué l'inverse du signal de commande d'effacement E. On voit immédiatement que ce montage satisfait à la même relation booléenne que le montage de la fig. 3, à savoir:
S=(FC+T) E
Lorsqu'un 1 apparaît à chaque entrée du circuit ET 91, un 1 apparaît à la sortie du circuit, de sorte que S = 1 puisque E = 1 s'il n'y a pas d'effacement. Lorsque E= 1, on a S=0 et toute la chaîne se trouve ainsi effacée.
La présence d'un 1 à l'entrée T du circuit OU 92 a évidemment le même effet que lorsque F= C = 1.
La fig. 10 représente schématiquement un circuit de mémoire courte équivalent à celui de la fig. 4. I1 comprend un circuit OU 101 dont la sortie est connectée à l'entrée d'un circuit ET 102. Les entrées du circuit OU 101 reçoivent le signal de commande extérieur R, ayant pour but de libérer l'alarme générale, et le signal de sortie du circuit ET 102. La seconde entrée du circuit ET 102 reçoit le signal à identifier S correspondant.
On voit immédiatement que ce montage satisfait à la même relation booléenne que le montage de la fig. 4 à savoir: V=(R+V)S
Lorsque R= 1 et S = 1, le signal à la sortie du circuit ET 102 est 1 puisque la sortie du circuit OU 101 est alors 1. Le signal V disparaît (V = 0) lorsque la faute disparaît (S = 0). L'inverseur 103 a pour but simplement de procurer l'inverse du signal de mémorisation V.
La fig. Il représente schématiquement le circuit de mise en mémoire équivalent à celui de la fig. 5. Ce circuit comprend un premier circuit ET 111 dont les entrées reçoivent respectivement le signal de commande de mise en mémoire M et un signal d'alarme W. A la sortie du circuit 111 apparaît un signal X destiné à la mémoire longue. En dérivation sur cette sortie du circuit ET 111 est connectée une entrée d'un circuit OU 112 dont la seconde entrée est connectée à la sortie du montage. La sortie du circuit OU 112 est connectée à un premier inverseur 113 qui, à son tour, est connecté à une entrée d'un deuxième circuit ET 114. La seconde entrée de ce dernier circuit reçoit l'inverse du signal d'effacement E. Un second inverseur 115 est connecté à la sortie du circuit ET 114.
Ce montage satisfait donc, comme le montage de la fig. 5, aux relations booléennes.: Y=(X+Y)E
X=M.W
Lorsqu'on commande la mise en mémoire d'une faute ayant donné naissance à une alarme, on a M = W = 1. Dans ce cas, à la sortie du circuit ET 111 on obtient X = 1. D'autre part, le signal de sortie du circuit OU 112 est 1 puisque X = 1. Un 0 est donc appliqué à la première entrée du circuit ET 114, tandis qu'un 1 (E = 1 puisque E 0) est appliqué à sa seconde entrée: un 0 apparaît à la sortie du circuit ET 114. Ce signal de sortie est 1 uniquement si un 0 est appliqué aux deux entrées du circuit ET 114, c'est-à-dire en cas d'effacement. Après l'inverseur 115, on a donc Y = 1.
Ce signal assure donc le maintien en mémoire de l'information puisque le conditionnement du circuit OU 112 reste inchangé, même si X devient 0. Le signal Y devient 0 des que E = 0 (effacement).
La fig. 12 représente schématiquement un circuit de mémoire longue équivalent à celui de la fig. 6. Ce circuit comprend un premier circuit ET 121 et un deuxième circuit ET 122 agencés de telle sorte que leurs sorties soient connectées respectivement aux deux entrées du circuit OU 123. Le circuit ET 121 reçoit à ses entrées le signal S et le signal X respectivement; le circuit ET 122 reçoit à ses entrées le signal Y et le signal de sortie H du circuit OU 123, respectivement.
Ce montage satisfait, comme le montage de la fig. 6, à la relation booléenne:
H=SX+YH
Lorsqu'on a commandé la mise en mémoire, on a vu plus haut que X = Y = I. D'autre part, S = 1. A la sortie du circuit ET 121
apparait un I, et dès lors, H = 1 à la sortie du circuit OU 123. A
la sortie du circuit ET 122 apparaît un 1 qui subsiste aussi long
temps qu'on n'a pas commandé l'effacement; on a donc E = I et,
par suite, X = Y = 0 ainsi qu'on l'a expliqué plus haut.
La fig. 13 représente schématiquement un circuit d'allumage LB équivalent à celui de la fig. 7. Ce circuit comprend un circuit OU 131 à quatre entrées, suivi d'un inverseur 132. Les entrées du circuit OU 131 reçoivent respectivement l'inverse du signal S, le signal de mémorisation V, le signal de commande extérieur R (libération de l'alarme générale) et le signal Y. Le signal d'allumage LB est obtenu à la sortie de l'inverseur.
On voit que ce montage satisfait à la relation booléenne définissant les conditions d'indication Lg: LB=-S+R+V+Y=S.R.V.Y.
Lorsqu'un signal de faute apparaît, S = 1 et S = 0. Cette indication suffit pour que le signal de sortie du circuit OU 131 soit 0 et donc pour que LB soit 1. Dès qu'un des signaux R, V, Y est l; c'est-à-dire dès qu'on a libéré l'alarme générale par la commande extérieure R, et pendant toute la durée de la mémorisation, on a LB=O.
Dans ce cas, LD = I comme on le verra ci-après.
La fig. 14 représente schématiquement un circuit d'allumage LD
Ce circuit comporte simplement un circuit OU 141 aux entrées duquel sont appliqués respectivement le signal de mémorisation V et le signal de mémoire H. Dès qu'un de ces signaux est un 1, le signal de sortie LD est un 1.
Ce deuxième exemple de forme de réalisation de la logique interne du dispositif de détection selon l'invention satisfait donc, comme la première forme de réalisation décrite, aux différents critères définis précédemment.