L'invention a pour objet un circuit à transistors MOS complémentaires à grille en silicium ainsi que son procédé de fabrication.
L'emploi de transistors MOS complémentaires est particulière.
ment bien adapté à la réalisation de circuits diviseurs à faible consommation. En effet, leur consommation de puissance est donnée par la relation P = fcV2 où f est la fréquence d'entrée du signal logique, C la somme pondérée des différentes capacités du circuit et
V la tension d'alimentation. La fréquence d'opération, que l'on désire maximale, est d'autant plus élevée que la différence entre la tension d'alimentation et la tension de seuil du transistor est grande (pour autant que le courant statique de la structure reste faible). Elle est en outre proportionnelle à l/L2 où L est la longueur du canal du transistor (séparation entre source et drain). De plus, la réduction des capacités diminue la puissance dynamique du circuit.
Les paramètres de la plus grande importance dans un procédé de fabrication sont donc: la largeur du canal L, la tension de seuil et les considérations géométriques et techniques permettant de réduire au maximum les capacités dues aux surfaces des zones diffusées, aux diffusions latérales, aux recouvrements des zones diffusées par la grille du transistor (capacité de Miller), aux largeurs des intercon flexions métalliques, etc.
Des transistors MOS complémentaires à grille en aluminium Ont déjà été réalisés et leurs limitations sont décrites en détail dans
la référence suivante: R.W. Ahrons and P. Gardner Interaction of
Technology and Performance in Complementary Symmetry MOS
Integrated Circuits , IEEE J. of Solid-State Circuits, vol. 5, No. 1, p. 24, Feb. 1970. En résumé, ces limitations sont: difficulté d'obtenir de faibles tensions de seuil pour les MOST à canal p, diffusions
latérales importantes, capacité grilledrain élevée par suite de la
nécessité d'un recouvrement total du canal par l'électrode d'alu
minium, ce recouvrement étant inhérent à la précision des masques
photolithographiques ainsi qu'à leur superposition.
L'utilisation
d'oxydes dopés comme sources de diffusions simultanées des
régions source et drain des MOS des deux types, proposée par
Ahrons, permet de réduire les capacités grilledrain sans pour autant
les éliminer totalement, ainsi que la possibilité d'utiliser des lon
gueurs de canal plus faibles. Cependant, ces améliorations se font
au prix d'une complexité plus grande de fabrication.
Le transistor à grille en silicium polycristallin, outre la réduction de la tension de seuil d'environ 1V pour le MOST à canal p, a
l'avantage d'une structure auto-alignée, c'est-à-dire que l'électrode en Si-poly sert de masque à la diffusion des régions source et drain. Les capacités grilledrain sont fortement réduites. Par suite de l'oxydation de la grille au début du procédé de fabrication, les diffusions des jonctions source et drain sont les seuls procédés à haute température aprés le dépôt du silicium polycristallin (diffu
sions latérales réduites).
Un procédé de fabrication de MOST complémentaires à grille
en silicium utilisant une diffusion séquentielle des transistors des
deux types est décrit par Burgess et Daniels dans C/MOS unites
with silicon gate to yield micro power technology , Electronics,
August 30, p. 38, 1971. Il est complexe puisqu'il nécessite sept
masques photolithographiques, trois dépositions d'oxyde en plus
des deux prédépositions. Malgré les structures auto-alignées des
transistors à canal p et n, la diffusion séquentielle est une limitation
importante à l'utilisation de structures de dimensions minimales
(trés faibles diffusions latérales, longueur de canal minimale): en
effet, on ne peut pas empêcher les régions source et drain du MOST
à canal p de diffuser pendant la prédéposition des régions source,
drain et grille du MOST à canal n.
Le but de l'invention est de supprimer ces inconvénients et de
proposer un circuit à transistors complémentaires présentant de
meilleures caractéristiques que celles obtenues selon les procédés
connus.
Un autre but de l'invention est de proposer un procédé de
fabrication de ce circuit plus simple, dans lequel le nombre des
opérations successives est plus petit par rapport aux procédés
connus.
Le circuit selon l'invention est caractérisé en ce que les zones de source, de drain et de grille de chaque transistor sont recouvertes d'au moins une couche isolante dopée.
Le procédé de fabrication de ce circuit, dans lequel on délimite sur un substrat au silicium un caisson de conductibilité inverse à celle du substrat, en ce qu'on fait croitre une couche isolante sur le substrat pour délimiter deux fenêtres, l'une sur le substrat, l'autre sur le caisson, en ce qu'on dépose une couche de silicium polycristallin que l'on grave sélectivement pour définir les régions de la source, du drain et de la grille des transistors dans chaque fenêtre, est caractérisé en ce qu'on dépose sur la surface totale de chaque fenêtre une couche d'oxyde dopé de conductibilité inverse à celle du substrat, respectivement du caisson et en ce qu'on effectue simultanément la diffusion des deux couches dopées dans les régions source, drain et grille des transistors des deux types.
Le procédé décrit cidessus permet la fabrication de structures de dimensions minimales (par exemple: longueur du canal du transistor de 6# et largeur de 10tut) par suite de la diffusion simultanée sans pour autant diminuer le rendement de fabrication et tout en simplifiant au maximum la réalisation de circuits à MOST complémentaires.
Le circuit obtenu par la mise en oeuvre du procédé présente de meilleures caractéristiques que celles des circuits complémentaires connus, en particulier capacité grilledrain réduite, de même que les diffusions latérales. Le circuit peut donc être utilisé pour des fréquences très élevées et ne présente qu'une faible consommation dynamique (pertes réduites).
Le dessin représente, à titre d'exemple, les phases successives du procédé de fabrication des transistors complémentaires à grille de
Si, objet de l'invention.
Après nettoyage, une plaque 1 en silicium de type n, de résisti
vité de 3-5 Qcm et d'orientation < 100 > est oxydée à 1200 C dans
l'oxygène humide pour obtenir une couche 2 d'oxyde de silicium
(SiO2) d'une épaisseur d'environ 1 llm. Un premier masque photo
lithographique (laque Kodak KMER) non représenté est utilisé
pour délimiter la région du caisson 3 (phase a) du dessin). Celui-ci
est de type de conductibilité inverse au substrat et peut être obtenu
par différentes techniques: épitaxie, implantation ionique, diffusion
solide-solide à l'aide d'oxydes dopés comme source d'impuretés,
diffusion solide-solide sous vide. Nous avons opté pour la dernière
technique en raison de sa simplicité. Une approche possible consiste
à faire la prédéposition dans un four sous vide.
Cette technique de diffusion solide-solide sous vide est connue depuis longtemps et est décrite en détail en relation avec les transistors au silicium dans la
référence suivante: R. Dahlberg et al., Technique and kinetics of
solid-solid vacuum diffusion processes in silicon , Semiconductor
Silicon (Edit.) R.R. Haberecht and E.L. Kem, The Electrochemical
Society, N.Y., 1969, pp. 458468. Nous avons choisi d'utiliser une
capsule scellée. Le dopant est fourni par des plaques sources en sili
cium dopées au bore (par exemple NA =2,2101 6cm-3). Le rapport
des plaques sources aux plaques à diffuser est de 4. La capsule est
évacuée à 106 Torr puis scellée. La prédéposition s'effectue pen dant 10 h à la température de 1200 C (ps - 400Of1/#Xj - 6 um).
Elle
est suivie par une diffusion en tube ouvert dans un milieu non
oxydant à 1200 C également et qui sert à ajuster la concentration
de surface du caisson à la valeur désirée (0,8-1 .10'6cm 3). Le temps
de diffusion est calculé à partir de la concentration exacte obtenue
après prédéposition dans la capsule.
L'oxyde ayant servi à l'ouverture des caissons est partiellement
attaqué jusqu'à 2000 À (la jonction reste couverte) et un nouvel
oxyde d'environ 7000 À est crû sous les mêmes conditions que le
premier. Un deuxième masque sert à ouvrir les fenêtres 4 et 5
englobant les régions source, drain et grille des transistors des
deux types (phase b) du dessin).
Un oxyde de grille 6 représenté dans la phase c) d'environ
1000 À d'épaisseur est crû à 1200 C sous oxygène sec et est suivi
d'un traitement thermique in situ de 15 mn dans l'hélium à la même
température (réduction de la charge positive fixe d'oxyde).
Une couche en silicium polycristallin 7 (Phase c) de 0,6 #tm d'épaisseur environ est alors immédiatement déposée à partir de la phase gazeuse dans un réacteur AMV/500 (température 8500 C, taux de déposition 650 À/mn, flux: 151/mn. H2, 0,07% de SiH4).
Une attaque sélective du silicium polycristallin, définissant l'élec- trode de grille des transistors est effectuée à l'aide d'un troisième masque. L'oxyde restant dans les régions source et drain est éliminé par attaque chimique (phase c).
Une couche 8 d'oxyde dopé au bore (Rapport Diborane
Silane: 2,7 102, température 4200 C, flux 91/mn N2, 0,14% de
SiH4, 625 ml/mn 02) de 2000 À d'épaisseur terminée par 1000 A non dopé en coupant le flux de diborane est alors déposée sur la surface entière et attaquée dans la région du caisson 3 à l'aide d'un quatrième masque (phase d).
Une couche 9 d'oxyde dopé au phosphore (rapport Phosphine- Silane: 1,4 102, mêmes paramètres que pour l'oxyde dopé au bore)
de 2000 A d'épaisseur terminée par 3000 À d'oxyde non dopé est à nouveau déposée sur toute la surface. Les régions source, drain et grille des transistors des deux types sont alors diffusées simultanément (10, 11 et 7, phase e) pendant 10 mn à 12000C sous azote.
La profondeur des jonctions p+n et n+p est d'environ 1 Sn (p s ¯ 120Q/C1 pour bore et phosphore). Cette diffusion sert en même temps de densification pour les deux couches 8 et 9 d'oxydes déposés.
Un cinquième masque permet d'ouvrir les fenêtres de contact 12, 13 et 14, respectivement 15, 16 et 17 des transistors (phase e) et une couche d'aluminium non représentée de 6000 A d'épaisseur est évaporée par un canon à électron opérant dans un système conventionnel de vide. Le sixième et dernier masque (laque AZ 1 350H) définit les interconnexions métalliques. Un traitement thermique d'une h à 400 ou 4500C dans un mélange de gaz comprenant 20% d'hydrogène et 80% d'azote termine la séquence de fabrication (formation des contacts et diminution des états de surface).
Le procédé qui vient d'être décrit plus haut réduit non seulement les diffusions latérales à un minimum par suite de la diffusion simultanée, mais apporte une simplification de fabrication puisqu'il ne nécessite plus que six masques photolithographiques.
C'est-à-dire qu'il permet la fabrication de MOST complémentaires avec le même nombre de masques que pour ceux à grille en aluminium en supprimant tous les désavantages liés à ceux-ci et sans pour autant augmenter la complexité du procédé. La table qui suit donne une comparaison des différents procédés:
Grille Aluminium Aluminium Si-poly Si-poly
Diffusion séquentielle simultanée séquentielle simultanée
Tension de seuil du MOS à canal p réduite de 1 V réduite de 1V
Grille en contact avec le photorésist (contamination) oui oui non non
Oxyde dopé sur l'emplacement de la grille non oui non non
Oxyd. de la grille aprés diff. après (pdt) avant diff. avant diff.
diff.
Cap. grille-drain très élevée élevée faible très faible
Structure - - auto-alignée auto-alignée
Nb d'oxydes déposés - 3 3 2
Nb de masques 6 6 7 6
Complexité faible élevée élevée faible
Comparaison des procédés de fabrication des MOST complémentaires.
Si l'on examine la dernière colonne de la tabelle, qui représente le procédé par diffusion simultanée qui vient d'être décrit, on voit immédiatement que deux dépositions d'oxyde et six masques photolithographiques sont nécessaires, alors que selon le procédé connu par diffusion séquentielle, trois dépositions et sept masques sont nécessaires. Le procédé qui vient d'être décrit présente donc deux simplifications importantes par rapport à celui par diffusion séquen tielle. D'autre part, les transistors complémentaires obtenus selon le procédé par diffusion simultanée présente de meilleures caractéristiques que celui obtenu par le procédé par diffusion séquentielle (capacité grille-drain plus faible).
Finalement, les avantages des transistors complémentaires à grille de silicium obtenus par diffusion simultanée relativement aux transistors à grille d'aluminium sont si nombreux (faible tension de seuil pour les MOS à canal p, diffusion latérale peu importante, capacité grille-drain faible, etc.) qu'il est inutile de les discuter en détail.