CH641577A5 - Dispositif de commande comprenant un microprocesseur. - Google Patents
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Description
L'invention a pour objet un dispositif de commande comprenant un microprocesseur, une mémoire ayant un ensemble de positions de stockage, chacune d'entre elles étant déterminée par une adresse unique, et au moins une voie d'accès d'entrée/sortie susceptible d'être reliée à un dispositif périphérique, le microprocesseur, la mémoire et la voie d'accès d'entrée/sortie étant reliés à un bus d'adresses à plusieurs lignes et à un bus de données à plusieurs lignes.
Ce dispositif est utilisé, en particulier, pour la commande d'un brûleur à combustible.
Les dispositifs incluant un microprocesseur comportent généralement une unité centrale de traitement (qui se présente généralement sous la forme d'une microplaquette de silicium) ayant des registres de stockage de données et des éléments de traitement et de commande, des blocs de mémoire pour le stockage des données d'un programme, et des voies d'accès d'entrée/sortie permettant une liaison avec des dispositifs périphériques.
Dans un circuit de traitement de données, l'information peut être divisée en deux catégories: instructions et données. Les instructions sont de deux types: code d'opération et facteurs. Dans un microprocesseur à 8 bits, souvent utilisé pour des dispositifs de commande, le code d'opération occupe un octet (multiplet ou byte à 8 bits) et les données à manipuler sont également traitées par des octets. Les facteurs, en particulier pour les adresses, peuvent être sous la forme de multiplets à 16 bits. Les divers éléments d'un dispositif comportant un microprocesseur sont reliés par un bus de données (permettant le transfert dans les deux sens de données et d'instructions) et un bus d'adresses (permettant d'adresser les données ou les instructions). Le microprocesseur, commandé par un programme, peut extraire des données et des instructions d'une mémoire en introduisant les adresses convenables sur le bus d'adresses; il peut également stocker des informations dans un certaine partie de la mémoire en sortant les adresses et les données sur les bus appropriés. Dans le cas d'un mauvais fonctionnement d'un élément du matériel (hardware) ou d'une erreur du logiciel (software), le microprocesseur cherche à lire et à exécuter un code à partir d'une adresse qui n'est pas dans la mémoire et, par suite, les lignes du bus de données ne sont pas amenées par la mémoire dans un état défini; les instructions resteront alors indéterminées, car il n'y a pas de position de mémoire correspondant à l'adresse appelée.
Le dispositif selon l'invention permet d'éviter cette situation (dangereuse dans le cas d'un dispositif de sécurité) en provoquant des moyens pour amener le bus de données dans une état déterminé lorsqu'il n'est pas en charge.
Le dispositif objet de l'invention est caractérisé en ce qu'il comprend une impédance connectée entre chaque ligne du bus de données et une ligne d'alimentation ou une ligne de terre, la valeur de ladite impédance étant choisie de façon à être basse par rapport à celle de la ligne en circuit ouvert et haute par rapport à l'impédance de la ligne en charge.
Aux dessins annexés, donnés à titre d'exemple:
la fig. 1 est un schéma bloc d'un dispositif classique de commande à microprocesseur;
la fig. 2 montre l'architecture bien connue d'un microprocesseur à 8 bits, et la fig. 3 montre un réseau de résistance agencé, selon l'invention, de façon à charger un bus de données.
Le dispositif de commande représenté à la fig. 1 comprend un microprocesseur 1, un bloc de mémoire à accès aléatoire 2 (RAM), un bloc de mémoire inaltérable 3 (ROM) et au moins une voie d'accès d'entrée/sortie 4. Commandé par un programme, le microprocesseur peut manipuler ou extraire des données et des instructions stockées dans une mémoire en introduisant une adresse convenable par le bus d'adresses 5 et en recevant les informations stockées par un bus de données 6. Le microprocesseur peut également stocker des informations dans la partie RAM de la mémoire en sortant les adresses appropriées et les données à stocker sur les bus respectifs. Les divers éléments du dispositifs sont également reliés à un bus de commande 7. Des dispositifs périphériques peuvent être adressés par des lignes extérieures 8, les voies d'accès d'entrée/sortie ayant un rôle d'interface.
L'architecture d'un microprocesseur usuel est illustrée par la fig. 2. Un bus interne de données 9 relie un registre d'instructions 10, une unité arithmétique logique 11 et des registres 12 de l'unité centrale de traitement (CPU), alors que des mémoires-tampons 13, 14 et 15 sont prévues pour commander les bus d'adresses 5, de données 6 et de commande 7. Le bus de commande 7, le bus de données 6 et le bus d'adresses 5 fournissent les connexions à des organes matériels extérieurs (hardware). L'alimentation en courant continu et la synchronisation du dispositif sont assurées par une ligne d'alimentation positive (habituellement 5 V), par une ligne de terre et par une horloge extérieure A, B, C. Le bus d'adresses 5 a seize sorties pouvant être dans trois états chacune et pouvant être reliées à des mémoires extérieures. Un bus d'adresses à 16 bits permet d'adresser 65 536 (216) positions, certaines d'entre elles étant commandées par la mémoire à accès aléatoire 2, tandis que d'autres sont préprogrammées pour avoir des fonctions telles que compilateur ou traducteur de langage de haut niveau ou telles que moyens de contrôle du dispositif. Une adresse particulière peut être réservée à la commande d'un dispositif extérieur particulier tel qu'un modem (modulateur/ démodulateur) ou simplement à une voie d'accès d'entrée/sortie ou encore ne pas être connectée. Le bus de données 6 a huit connexions pouvant être dans trois états chacune et pouvant servir aussi bien comme entrées que comme sorties sous le contrôle du CPU. Ces connexions permettent le transfert de données de/vers une mémoire sous le contrôle des signaux d'horloge. Un nombre quelconque de dispositifs périphériques peut être relié aux bus de données 6, pour autant qu'ils soient associés avec une mémoire-tampon convenable.
Dans un dispositif de commande conçu pour garantir la sécurité (par exemple dans le cas d'un brûleur), il est essentiel que le dispositif, en cas de défaillance de l'un de ses éléments, soit amené dans un état de sécurité déterminé. Si le microprocesseur adresse une position de mémoire non existante, l'état du bus de données sera indéterminé. Afin d'éviter cette situation, un agencement tel que celui représenté à la fig. 3 peut être adopté. Dans cette forme d'exécution, des
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résistances RI à R8 relient les lignes individuelles DO à D7 du bus de données soit à la ligne de tension positive Vss ou à la terre 0. La valeur des résistances est choisie de façon à présenter une impédance basse par rapport à celle de la ligne en circuit ouvert et haute par rapport à celle de la ligne en charge. De cette façon, la ligne tombe en défaillance selon un code déterminé, lequel peut être utilisé pour le déclenchement d'une opération de fermeture ou la mise en route d'une routine de repérage d'un défaut.
Il n'est pas indispensable d'avoir des liaisons résistives entre les lignes de données et la ligne de tension positive ou la ligne de terre. D'autres dispositifs, par exemple de commutation (tels que des transistors à effet de champ), peuvent être utilisés pour un dispositif de 5 sécurité agissant positivement, dont le code de défaillance peut être établi à volonté ou par le dispositif de commande pour assurer un fonctionnement en mode dégradé plutôt qu'une défaillance complète.
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1 feuille dessins
Claims (5)
1. Dispositif de commande comprenant un microprocesseur, une mémoire ayant un ensemble de positions de stockage, chacune d'entre elles étant déterminée par une adresse unique, et au moins une voie d'accès d'entrée/sortie susceptible d'être reliée à un dispositif périphérique, le microprocesseur, la mémoire et la voie d'accès d'entrée/sortie étant reliés à un bus d'adresses à plusieurs lignes et à un bus de données à plusieurs lignes, caractérisé en ce qu'une impédance est connectée entre chaque ligne du bus de données et une ligne d'alimentation ou une ligne de terre, la valeur de ladite impédance étant choisie de façon à être basse par rapport à celle de la ligne en circuit ouvert et haute par rapport à l'impédance de la ligne en charge.
2. Dispositif de commande selon la revendication 1, caractérisé en ce que les impédances sont des résistances.
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REVENDICATIONS
3. Dispositif de commande selon la revendication 1, caractérisé en ce que les impédances présentent une valeur variable.
4. Dispositif de commande selon la revendication 3, caractérisé en ce que chacune des lignes du bus de données comprend une impédance connectée à la fois à la ligne d'alimentation et à la ligne de terre.
5. Dispositif de commande selon la revendication 4, caractérisé en ce que les impédances sont commutables de sorte que la ligne respective du bus de données peut être dans un état haut ou bas.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8035735A GB2087607B (en) | 1980-11-06 | 1980-11-06 | Computer-based control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CH641577A5 true CH641577A5 (fr) | 1984-02-29 |
Family
ID=10517139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CH224281A CH641577A5 (fr) | 1980-11-06 | 1981-04-02 | Dispositif de commande comprenant un microprocesseur. |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP0051905A3 (fr) |
| JP (1) | JPS5785126A (fr) |
| AU (1) | AU526840B2 (fr) |
| CA (1) | CA1154875A (fr) |
| CH (1) | CH641577A5 (fr) |
| DK (1) | DK82881A (fr) |
| GB (1) | GB2087607B (fr) |
| ZA (1) | ZA811188B (fr) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960786A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体集積回路 |
| JPS6120151A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | メモリ装置 |
| JPS6277661A (ja) * | 1985-09-30 | 1987-04-09 | Toshiba Corp | メモリ有無検出回路 |
| EP0500915B1 (fr) * | 1990-09-17 | 2000-02-02 | Samsung Semiconductor, Inc. | Procédé de configuration d'un système mémoire |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4030080A (en) * | 1974-01-07 | 1977-06-14 | Texas Instruments Incorporated | Variable module memory |
-
1980
- 1980-11-06 GB GB8035735A patent/GB2087607B/en not_active Expired
-
1981
- 1981-02-19 EP EP81300704A patent/EP0051905A3/fr not_active Withdrawn
- 1981-02-23 ZA ZA00811188A patent/ZA811188B/xx unknown
- 1981-02-24 CA CA000371638A patent/CA1154875A/fr not_active Expired
- 1981-02-24 DK DK82881A patent/DK82881A/da not_active Application Discontinuation
- 1981-03-17 JP JP56038593A patent/JPS5785126A/ja active Pending
- 1981-03-23 AU AU68632/81A patent/AU526840B2/en not_active Ceased
- 1981-04-02 CH CH224281A patent/CH641577A5/fr not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2087607A (en) | 1982-05-26 |
| GB2087607B (en) | 1984-10-24 |
| JPS5785126A (en) | 1982-05-27 |
| CA1154875A (fr) | 1983-10-04 |
| EP0051905A2 (fr) | 1982-05-19 |
| DK82881A (da) | 1982-05-07 |
| AU526840B2 (en) | 1983-02-03 |
| ZA811188B (en) | 1982-04-28 |
| EP0051905A3 (fr) | 1984-10-03 |
| AU6863281A (en) | 1982-05-13 |
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