JPS59501640A - デジタルシステムのための診断回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 デジタルシステムのための診断回路 発明の背景 発明の分野 この発明は、デジタルシステムにおける故障を診断するために有用な電気回路に 関し、より特定的には、直列走査手法によって故障を診断するための電気回路に 関するものれるシステムによって一般化される。論理ブロックは、複雑な機能を 実行する多数の論理ゲートから構成され、並列データの組合わせおよび制御信号 に基づいて動作する。これらの信号は、特定の論理ブロックに入っていき、転送 され、さらにこの論理ブロックを離れて次の論理ブロックへと進む。このデータ は、システムの、要求された出力データとしてそれらが存在するまで、システム の論理ブロックを介して移っていく。

電気的制御およびデータ信号のための信号経路は、これらの論理ブロックを接続 する。レジスタは、通常これらの信号経路に位置し、１つの論理ブロックからの デジタル信号を一時的に保持し、さらに適切な時間において、そのデータを次の 論理ブロックへと解放する。このデータはまた、“°上流（ｕｐｓｔｒｅａｍ） 　”の論理ブロックへのフィードバックとして解放される。レジスタは、システ ムを介するデータの動きを、適切な対等関係調整する。

これらのシステムにおいて、故障を検査し、かつ診断することが問題となる。も しも、システム内のどこかのポイントでに故障が発生し、かつシステムの入力お よび出力ボートのみが検査に利用できるならば、そのときは、故障箇所の分離は 非常に困難となる。たとえば、とのテスト入力データも、そのデータがブロック ３における論理回路をテストするために使用され得る前に、論理ブロック１およ び２を通過しなければならない。これらの、初めの方の論理ブロックにおける故 障は、このデータを、後の方の論理ブロックをテストするために使用できなくす る。故障箇所から′″上流″に位置する論理回路が正確に機能したときでさえ、 テスト出力データは、介在する故障によって破壊される。このタイプのシステム 構成の欠点は、ハードウェアの故障が検出されるが、しかしその発生位置を判断 できないことである。

もしも中間テストポイントが利用できれば、故障箇所の分離は可能であり、種々 の設計が提案されている。これらの中間テストポイントを設けるために用いられ る１つの手法は、直列走査手法である。上述の、一般化されたデジタルシステム は、第１図に示されている。このシステムは、直列走査手法が使用可能なように 修正されている。一般化されたシステムにおいて、データおよびｉ制御信号は、 信号経路１１に沿って、論理ブロックから論理ブロックへと勤いていく。シフト レジスタ１２．１６．２０は、信号の移動のタイミングを維持している。しかし ながら、これらのレジスタは、それらが２つの態様で動作し得るように修正され ている。通常のモードにおいて、これらのレジスタは、１つの論理ブロックから 他方の論理ブロックへと並列に信号を通過させる。診断モードにおいては、これ らのレジスタは、直列シフトレジスタとして動作し、それによってテストデータ は、そのレジスタへとシフトされる。その後、通常のモードにおけるレジスタは 、テストデータを、それに基づいて動作されるべき論理ブロックへと解放する。

このテストデータはその後、これらのレジスタによって読出され、故障を検査す るためのテスト出力データを受取る。

たとえば、第１図の論理ブロック２は、テストデータをレジスタ１２へ直列導入 すること、論理ブロック２を介してデータの通過させること、およびレジスタ１ ６によってテストデータの直列的に除去することによって検査される。

直列走査手法の１つの変化例は、連続するレジスタの直列入力ラインに接続され る直列出力ラインを有している。

テストデータのストリングは、これらのレジスタの中へと走査され、これらのレ ジスタはその後、セットされて通常のモードで動作する。レジスタからのテスト データに基づいて論理ブロックが動作した後に、そのテストデータは、ストリン グにおいて、走査されて出力され、個々の論理ブロックに故障が発生しているか どうかを判断する。直列走査手法の他の変化例もまた使用可能である。これらの 変化例のすべては、システムを修復し、またはデバッグするために必要なテスト 位置の相互影響の数を減少させ、これは費用の減少につながっている。

しかしながら、第１図の簡単な直列走査レジスタ回路にはいくつかの問題点があ り、その１つは、ブＯセッサのマイクロ命令レジスタのような、システムの制御 経路にレジスタがある場合に発生する。そのようなレジスタにおいては、一定の ヒツト位置における一定のデータの組合わせが禁止される。この禁止された状態 は、データ情報が、直列シフトレジスタへまたは直列シフトレジスタから走査さ れるにつれて、妨害される。

たとえば、マイクロ命令レジスタにおける典型的なフィールドは、一連の能動化 ビットを含み、バッファをバス上に能動化する。もしも直列テス［〜データが、 このマイクロ命令レジスタを介してシフトされると、通常の実行においては不適 当な状態がもたらされる（同時に、１つのビットのみがｌｏｗであり、または能 動化され得るというように、制限が制御フローにもたらされる）。この違法な組 合わせは、デバイスに必要以上の圧迫を与え、さらに関連する回路に深刻な損傷 を与えることになる。

他の問題点は、ラッチされたシステムおよび非同期システムにおいてもたらされ る。非同期システムにおいて、もしも、シフトレジスタの出力の１つ、またはシ フトレジスタの出力の論理的組合わせが、メモリまたは入力／出力デバイスなど のような、非同期（クロック制御されていない）サブシステムへの信号を発生す るために使用されると、レジスタがテスト動作のためにシフトされたときに、サ ブシステムに対する望ましくないアクセスを生じる。これ（よ、システム状態の 予測できない中断をもたらし、故障箇所の分離をさらに困難なものにする。

ラッチされたシステムにおいて、マイクロ命令レジスタとして使用され、そのビ ット出力、またはその論理的組合わせを有し、システムにおけるラッチをセット し、リセットし、またはオープンにするレジスタもまた、問題を引き起こす。レ ジスタを介してシフトされたテストデータは、システムの状態を乱す。この種の 問題点は、ラッチ内容が再度確立することができないとぎには、特に深刻であり 、それ以上のテストを事実上不可能にする。

この発明は、これらの問題点を解決し、または実質的に緩和し、さらに、簡単な 直列走査レジスタを実質的に改良するものである。デジタルシステムの完全性を テストするために、回路が設けられ、それによってデータが信号経路へ直列に与 えられ、かつ取り除かれる。この回路は、費用を節減するために、最少限の制御 ラインしか有していないが、しかしながら適応性のある広範囲の制ｔｉｌ１機能 は保有している。

この発明は、制御手段を含むデジタル信号経路のための回路を提供し、；第１の 手段は、信号経路において接続され、経路の信号を選択的に保持するために制御 手段に応答し：そして第２の手段は、第１の手段に接続され、さらに、第１の手 段からの信号を選択的に保持しかつ信号を第１の手段に解放するために制御手段 に応答し、第２の手段は、デジタル信号を選択的に受取り、選択的に送信するた めの入力−出力手段を有し、これによって、デジタル信号は、入力−出力手段を 介して信号経路に挿入され、そして入力−出力手段を介して信号経路から取り除 かれる。

この発明はまた、デジタル信号のデジタル信号経路への選択的な導入およびデジ タル信号のデジタル信号経路からの選択的な除去のための回路を提供し、この回 路は、マルチプレクサと、マルチプレクサに接続されてマルチプレクサからのデ ジタル信号を保持する第１の信号記憶手段と、マルチプレクサおよび第１の信号 記憶手段に接続されて、第１の信号記憶手段からデジタル信号を選択的に保持し 、さらにマルチプレクサにデジタル信号を与える第２の信号記憶手段とを含み、 マルチプレクサは、デジタル信号経路および第２の信号記憶手段から、制御可能 な態様で信号を選択し、シフトレジスタはさらに、直列人力−出力端末手段へと 接続され、デジタル信号を選択的に導入しそして除去する。

この回路はさらに、マルチプレクサによるデジタル信号の制御可能な選択と、前 記第２の信号記憶手段によるデジタル信号の保持および供給、または導入および 除去の選択が、単一の制御ライン上の制御信号によってなされるように設計され ている。さらに、入力−出力端末手段は、第１の端末が選択的に、入力端末であ り、あるいは、制御ライン上の制御信号に応答する制御端末である、第１および 第２の端末である。

図面の簡単な説明 この発明の理解は、明細書における以下の詳細な説明を熟読し、以下の図面を参 照することによって成し遂げられるであろう。

第１図は、システムのエラーを診断するための先行技術による直列走査レジスタ を有する一般化されたデジタルシステムを示す図である。

第２Ａ図は、この発明の構成を示す図であり；第２Ｂ図は、第２Ａ図に示された システムの機能面の状態を示す表である。

第３図は、この発明の特定の実施例の構成を示す図である。

第４Ａ図は、第３図に用いられる制御論理ブロックを詳細に示す図であり；第４ Ｂ図は、第４Ａ図に示された制御論理ブロックの状態を示す表である。

第５図は、第３図に示される状態レジスタブロックの詳細を示す図である。

第６図は、第３図に示される診断レジスタブロックの詳細を示す図である。

１１１几１ この発明は、２つのレジスタを有しており、１つは、デジタルシステムにおける データ信号経路の信号を保持する状態レジスタであり、さらに他方は、外部テス ト装置に接続され、テスｈ　ｆ−夕をロードし、そしてアンロードする診断レジ スタである。これらの２つのレジスタは、最少限の制御ラインが、２つのレジス タの適正な調整のために用いられるように、互いに結合されている。信号の内容 は４一方のレジスタから他方のレジスタへと転送され、そして反対の方向でも転 送される。さらに、これらの信号は、診断レジスタに直列に導入され、さらに取 り除かれる。これらの機能は、１つの全時間ＩＩＪＩＸｌライン、２つのクロッ クライン、および２つの直列入力および出力ラインによって達成される。

状態レジスタおよび診断レジスタの提供は、単純な直列走査手法に関する問題点 の発生を防ぐ。もちろん、この発明はレジスタに制限されることはない。ラッチ のような他の形式の信号記憶回路も用いられ得る。

第２Ａ図はこの発明を示している。レジスタ２４は、第１図に示された論理ブロ ック間の信号経路１１上におけるデジタル信号を一時的に保持する。デジタル信 号経路２１は、入力信号として矢印によって示されている。この発明は、信号経 路２５の分岐によって示されるように、その内容を並列にロードすることによっ て状態レジスタ２４の内容を保持することができる個別のシフトレジスタ２６を 提供する。シフトレジスタ２６の内容は、経路２７に沿って、状態レジスタ２４ へ再度ロードされて戻される。制御モードライン２８上の制御信号によるマルチ プレクサ２２は、経路２１の、または経路２７の信号のうちいずれが選択された 方を選択する。

シフトレジスタ２６はまた、直列入力ライン３１を介して信号情報を直列的にロ ードすることができ、さらに直列出力ライン３２によって情報を直列的にアンロ ードすることができる。双方のレジスタは、り０ツクによって制御されるが、状 態レジスタ２４は、ライン３３を介するシステムクロックによって制御され、そ してシフトレジスタ２６は、ライン２９を介する診断クロックによって制御され る。

双方のレジスタ２４および２６は、クロックパルス信号の立上がりにおいて動作 する。

第２Ｂ図は、第２Ａ図に示された回路の機能面の動作を示している。ライン２８ 上の制御モード信号が’ｌｏｗ”のときに、回路は“シフト′°モードとなり、 このため、クイーン２９上の診断り０ツクからの立上がりクロックパルスによっ て、診断レジスタ２６は、ライン３１に沿って信号データを受取り、そしてライ ン３２に沿って、１つの立上がりクロックパルスずつその内容をシフトアウトす る。このように、第２Ｂ図の表における直列入力は、入力として“Ｉ　”で示さ れ、そして直列出力は、出力として“Ｏ１１で示される。これを、動作番号１と する。依然”ｌｏｗ”である制御モードと、システムクロックの立上がりクロッ クパルスとによって、状態レジスタ２４は、データ経路２１および２３によって 示されるように、システムのデータ信号をロードする。制御モード信号゛Ｌ′′ すなわち、ｌｏｗを有するマルチプレクサ２２は、経路２１の信号を選択する。

制御モード信号が、ｈｉｇｈ、すなわち゛ロード″モードになったときに、直列 入力ライン３１は、制御ラインとなる。

動作２において、直列入力ラインはｌｏｗとなり、さらに、診断クロックからの 立上がりクロック信号に基づいて、データ経路２５に沿って、シフトレジス２６ は、状態レジスタ２４の内容によって並列にロードされる。同一の制御信号およ び立上がりシステムクロック信号とによって、動作番号５が生じる。状態レジス タ２４は、データ経路２７を介して、診断レジスタ２６のデータ内容によってロ ードされる。マルチプレクサ２２は、経路２７を選択する。

第２Ｂ図は、上向きを示す矢印、すなわちクロック信号の立上がりパルスによる 特定の動作のタイミングを示していることに注意すべきである。他方のクロック は、常に“”として示される。これは、回路のタイミングをクリアし規則正しく 維持するように、第１のクロックの立上がりパルスの持続期間中に、他のクロッ ク信号が安定した信号を有していることを示している。動作番＠３および６は、 そこでは制御モード信号がＨ″′、すなわちｈｉｇｈであり、さらに直列入力ラ イン３１もまたｈｉｇｈであるが、任意の動作であり、かつ以下のように示され ている。たとえば、第３図に示された実施例において、動作６は、それによって いかなる動作も起こらない、゛保持″動作であるように特に選択される。制御ラ インの数が限られているにもかかわらず、回路は、回路に対する充分な制御状態 を有しており、これによってその機能を実行し、デジタル信号経路において信号 を導入させ、さらに除去させることができる。

この回路の他の特徴は、ライン３２上の直列出力信号が、そのラインが制御ライ ンとして使用されたときに、ライン３１上の直列入力信号の後に続くということ である。ライン３２の信号が、ｈｉｇｈ、またはｌｏｗであるときに、ライン３ １の信号は、各々旧ｇｈ１またはｌｏｗとなる。これは、有益な特徴である。多 くの場合に、これらの診断回路のいくつかを接続することは有用であり、これに よって、直列出力ライン３２は、他方の診断回路の直列入力ライン３１へと接続 され、さらにこの診断回路は、第３の診断回路の入力ライン３１等に接続された 固有の直列出力ライン３２を有している。これは、上述のように、診断データを 、種々の診断シフトレジスタ２６の中へと入力し、かつその中から出力するよう に循環させる。制御モード信号が、これらの回路のすべてに対して、ｈｉｇｈと なるとき、第１の診断回路の入力ライン３１は、他の診断回路のすべてを制御す る。

この発明の１つの詳細な実施例が第３図において示されており、さらに個々の構 成要素のブロックが、第４Ａ図、第５図、および第６図において描かれている。

第３図において、状態レジスタ５０は、第２Ａ図に示されるマルチプレクサを含 んでいる。状態レジスタ５０は、これによって、デジタルシステムのデータ経路 を表わしている経路７１の信号を受取ることができる。診断レジスタ６０は、経 路７３に沿って、状態レジスタの内容を受取り、さらに、経路７４に沿って順番 に状態レジスタ５０をＯ−ドする。第３図に示されるように、これらの並列デー タ経路は、ｎ＋１個の信号ラインを含む幅を有し、これら経路は、Ｂｅ　−ＢＮ として示される入力システム信号と、Ｙｏ−ＹＮとして示される、デジタルシス テムにおける次の論理ブロックへの出力信号と、Ａｏ−ＡＮとして示される、診 断レジスタ６０から状態レジスタへと戻る信号とを含む。この回路は、先に論じ た態様と、同一の態様において機能する。制御論理ブロック４０は、内部制御信 号を発生し、回路にとって有効な、望まれる機能のすべてを実行する。

制御論即ブロック４０は、第４Ａ図において詳細に描かれている。制御モードラ イン７５および直列データ人力／制御ライン７６に対する、入力端子を介する制 御信号は、Ｓ選択ライン８４、直列入力ライン８３、およびＤ選択ライン８０− ８２に対する制御信号を発生する。さらに、ブロック４０は、ライン８４に沿っ て、診断レジスタブロック６０から直列出力信号を受取る。

第４Ｂ図は、制御ブロック４０によって発生した、Ｓ選択およびＤ選択０−２の ための制御信号の表である。Ｄ選択ラインの１つだけが、一度だけ’Ｈ”、すな わちｈｉｇｌ＋となることがその表から知ることができる。Ｄ選択Ｑ　ｈｉｇｈ は、パシフト″モードが選択されたことを示す。Ｄ選択１ｈｉｇｈは、゛ロード ″モードに対応し、さらにＤ選択２ｈｉｇｈは、“″保持”モードに対応し、そ こではいかなる変化も起こらない。ライン８３上の直列入力信号は、信号り選択 Ｏ１すなわち制御モード信号の補数と同じなので、含まれてはいない。したがっ て、インバータ４１．４２およびＡＮＤゲート４３．４４は、診断レジスタブロ ック６０および状態レジスタブロック５０のための制御信号を発生する。

ｆｌｉ制御信号に応答して、論理ブロック４０はまた、直列出力信号またはライ ン７６上の信号のいずれがライン７９上へと送られるべきか選択する。ライン７ ５がｌｏｗであり、これによって診断回路が゛シフト″′モードにあるときに、 ＡＮＤゲート４５は、ライン８４上の信号をＯＲゲート４７へと入力させ、これ は直列データ出力ライン７９上の出力信号として現われる。制御モード信号がｈ ｉｇｈであるとき、ＡＮＤゲート４５はライン８４上の信号をもはや通過させて 、代わりに、ＡＮＤゲート４６によって、ライン７６上の信号が、直列データ出 力ライン７９へのＯＲゲートに対して選択される。この態様で、ライン７６が制 御ラインとして用いられるときに、ライシフ６入力端末信号は、ライン７９出力 端末を介して通過する。

状態レジスタブロック５０の詳細な説明は、第５図に示されている。ブロック５ ０は、ＡＮＤゲート５１および５２と、ＯＲゲート５３とによって実行される、 マルチプレクサ機能を有している。Ｓ選択ライン８４上の、１０Ｗ信号は、制御 モードに対するｈｉｇｈ信号を表わし、ＡＮＤゲート５１を能動化し、これによ って信号へ〇−ΔＮが選択される。ライン８４上の、ｈｉｇｈ信号は、制御モー ドに対する１０Ｗ信号に対応し、データ経路入力端末を介して信号Ｓｏ　−ＢＮ を選択する。ＯＲゲート５３を介して選択された信号は、Ｄフリップフロップ５ ４へと入る。これらのＤフリップフロップ５４は、ライン７８、すなわちシステ ムクロックラインの入力端末を介する、システムのクロック信号源からの正の立 上がりクロックパルスによってトリガされ、さらに信号はその後、記憶される。

これらの記憶された値は、Ｙｏ−ＹＮとして、データ経路出力端末へのデータ出 力経路７２上に現われる。

第６図は、診断レジスタブロック６０の細部を示す図であり、これは診断クロッ クライン７７、Ｄ選択ライン８０−８２、および直列入力ライン８３に沿って入 力信号を受取る。上述のように、Ｄ選択ラインの１つのみが、一度にｈｉｇｈと なり得る。Ｄ選択ライン８０が旧ｇｈのとき、すなわち゛シフト″モードに対応 するとき、ＡＮＤゲート６１は、ＯＲゲート６６を介してＤフリップフロップ６ ４へ、ライン８３上の直列入力信号を選択する。これは、論理ゲートに対しては 真であり、Ｏ番目のビット位置に対するフリップフロップである。このゲートお よびビット位置の１ないしｎに対するノリツブフロップは、ＡＮＤゲート６１に よって、フィードバックライン６５上の先行するフリップ７０ツブ６４の出力信 号を選択する。診断クロックパルスの立上がりがライン７７上で生じるときに、 シフトが起こる。

最後のフリップフロップ６４によって記憶された信号へ〇が直列出力ライン８４ 上に現われる。ライン７７の入力端末を介する、診断回路のための、クロック信 号源からの立上がりクロックパルスによって、フリップフロップ６０はその値を 記憶する。Ｄ選択１ライン８１上の旧９ｈ信号は、Ｄフリップロップ６４によっ てラッチされる入力信号として、データ経路７２の値Ｙｏ−ＹＮを選択する。ラ イン８２上のｈｉｇｈ信号は、ＡＮＤゲート６３が能動化され、かつフリップフ ロップ６４における信号がフィードバックライン６５を介して戻されるので、単 にフリップフロップ６４の値を保持するだけである。

それゆえに、この発明は、好ましい実施例を参照することによって特定的に示さ れかつ説明されてきたが、一方で、この発明の精神から離れることなく、形状お よび細部における変化がなされ得るというとは当業者によって理解されるべきで ある。それゆえに、添付された請求の範囲によってのみ制限される範囲内で、こ の発明について排他的権利が認められることを要望するものである。

ＦＩＧ、　１ ぐ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　デジタル信号経路のための回路であって、制御手段と、 前記信号経路において接続され、かつ前記制御手段に応答し、前記経路の信号を 選択的に保持する第１の手段と、前記第１の手段に接続され、かつ前記制御手段 に応答して、前記第１の手段からの信号を選択的に保持し、前記第１の手段へ信 号を選択的に解敢する第２の手段とを含み、前記第２の手段は、入力−出力手段 を有し、デジタル信号を選択的に受取り、かつデジタル信号を選択的に送信し、 これによって、デジタル信号が、前記入力−出力手段を介して、前記信号経路へ 挿入され、かつ前記信号経路から取り除かれる、回路。 ２、　前記第１の手段は、信号が第１の手段および第２の手段の間で並列に転送 されるような態様で、前記第２の手段に接続され、さらに前記入力−出力手段を 介して信号が直列に転送される、請求の範囲第１項記載の回路。 ３、　前記制御手段は、前記第１の手段および前記第２の手段に対する選択され た動作を制御信号が決定する、第１の制御ｌ端末を含む、請求の範囲第２項記載 の回路。 ４、　前記入力−出力手段は、入力端末および出力端末を含み、前記入力端末は 、前記第１の制御端末を介する所定の制御信号によって第２の制御端末となり、 これによって前記回路動作の数が増大される、請求の範囲第３項記載の回路。 ５、　前記所定の制御信号によって、前記出力端末は、前記出力端末からの信号 が前記入力端末への信号に応答する態様で、前記入力端末に結合される、請求の 範囲第４項記載の回路。 ６、　デジタル信号経路にデジタル信号を選択的に導入し、かつデジタル信号経 路からデジタル信号を選択的に取り去るための回路であって、 マルチプレタブ手段と、 前記マルチプレクサ手段に接続され、前記マルチプレクサからのデジタル信号を 保持する、第１の信号記憶手段と、前記マルチプレクサ手段および前記第１の信 号記憶手段に接続され、前記第１のレジスタ手段からのデジタル信号を選択的に 保持し、さらに前記マルチプレクサ手段にデジタル信号を与える第２の信号記憶 手段とを備え、前記マルチプレクサ手段は、前記デジタル信号経路および前記第 ２の信号記憶手段からの信号を制御可能な態様で選択し、 前記第２の信号記憶手段はさらに、直列人力−出力端末に接続されて、デジタル 信号を選択的に導入し、かつ取り去る、回路。 ７、　前記マルチプレクサ手段によるデジタル信号の制御可能な選択と、デジタ ル信号の保持および供給の選択、または前記第２の信号記憶手段によるデジタル 信号の導入および除去の選択とは、単一制御ライン上の制御信号によって行なわ れる、請求の範囲第６項記載の回路。 ８、　前記直列人力−出力端末手段は、入力端末および出力端末を含み、前記入 力端末は選択的に入力端末または制御端末であり、前記制御ライン上の制御信号 に応答する、請求の範囲第７項記載の回路。 ９、　前記入力端末は選択的に制御端末であり、前記出力端末は、前記出力端末 からの信号が前記入力端末への信号に応答する態様で、前記入力端末に結合され た、請求の範囲第８項記載の回路。 １０、前記第１の信号記憶手段は、第１のレジスタを含み、前記第２の信号記憶 手段は、シフトレジスタを含む、請求の範囲第９項記載の回路。 １１、　前記第１のレジスタは、第１のタイミング手段に応答し、かつ前記シフ トレジスタは、第２のタイミング手段に応答する、請求の範囲第１０項記載の回 路。 １２、　デジタル信号経路にデジタル信号を導入し、かつデジタル信号経路から デジタル信号を取り去るための回路であって、 前記経路信号を受取るための複数の入力端末と、前記経路信号を送出するための 複数の出力端末と、信号を前記信号経路に導入させるための直列入力端末と、信 号を前記経路から除去させるための直列出力端末と、前記直列入力端末への信号 の移動および前記直列出力端末からの信号の移動に対する第１の信号に応答し、 さらに、前記直列入力端末が第２の制御端末となる第２の信号に応答する、第１ の制御端末とを有する、回路。 １３、　前記第２の信号に応答して、前記直列出力端末は、前記直列入力端末に 結合され、これによって、前記直列出力端末を介する前記信号が、前記直列入力 端末を介する信号に対応する、請求の範囲第１２項記載の回路。 １４、　デジタル信号経路に信号を導入し、かつデジタル信号経路から信号を取 り去るための回路であって、前記デジタル信号経路に結合された第１の信号記憶 手段と、 前記第１の信号記憶手段に結合された第２の信号記憶手段と、 制御モード端末と、直列入力端末と、直列出力端末とを有し、前記第１および第 ２の信号記憶手段に結合される制御論理手段とを備え、それによって前記制御モ ード端末上における第１の信号が、前記直列入力および出力端末を介して信号を 導入しかつ除去し、さらに、前記第１の信号記憶手段に信号経路の信号を転送す る、回路。 １５、　前記制御モード端末上の第２の信号によって、前記直列入力端末が制御 端末として動作し、かつ前記直列入力端末上の第１の信号が、前記第１および第 ２の信号記憶手段の間で信号を並列に転送させる、請求の範囲第１４項記載の回 路。 １６、　前記直列入力端末が制御端末として機能するときに、前記直列出力端末 が前記直列入力端末に結合され、これによって前記直列出力端末信号が、前記直 列入力端末信号に応答する、請求の範囲第１５項記載の回路。 １７、　前記第１の信号記憶手段に結合され、第１クロツク信号を受信したとき に、信号が前記第２の信号記憶手段から前記第１の信号記憶手段に転送される第 １のクロック端末と、 前記第２の信号記憶手段に結合され、これよって、第２のクロック信号を受信し たときに、信号が前記第１の信号記憶手段から前記第２の信号記憶手段に転送さ れる第２のクロック端末とを備えた、請求の範囲第１６項記載の回路。 １８、　前記第１の信号記憶手段は、レジスタを含み、前記第２の信号記憶手段 は、シフトレジスタを含む、請求の範囲第１７項記載の回路。