CH646823A5 - Method of converting a digital value into an analog value, and digital-analog converter to implement the method - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Umwandlung eines Digitalwertes in einen Analogwert, bei dem der in einem Zahlenspeicher enthaltene Digitalwert fortwährend mit dem Inhalt eines von einer Zählimpulsfolge beaufschlagten Zählers verglichen wird und die von einem Anfangszustand des Zählers bis zum Gleichwerden der beiden Zahlenwerte ablaufende Zeit das Tastverhältnis eines Impulssignales bestimmt und bei dem zur Erhöhung der Frequenz des Impulssignales mindestens eine Gruppe von Bitausgängen des Zählers mit stellenwertmässig nicht entsprechenden Bitausgängen des Speichers verglichen werden, sowie auf einen Digital-Analog-Umsetzer zur Durchführung des Verfahrens.

Digital-Analog-Umsetzer sind in dem Aufsatz «MOS-integrierbare Digital-Analog-Wandler» in der Zeitschrift «Funk-Technik», 30. Jahrgang, Nr. 7/1975, Seiten 180 bis 184, beschrieben. Eine der im Aufsatz angegebenen Pulsbrei-tenmodulationsschaltungen weist einen Digitalwertspeicher, einen Zähler und einen von Bitausgängen der vorgenannten Einheiten beaufschlagten Vergleicher auf. Der Zähler wird von der Ausgangsimpulsfolge eines Oszillators ständig durchgezählt. Sein momentaner Stand liegt an dem einen Eingang A des Vergleichers. Am anderen Eingang B des Vergleichers sind die Bitausgänge des Speichers angeschlossen, der den umzusetzenden Digitalwert enthält. Der Vergleicher ist so eingerichtet, dass er bei A<B ein Rechtecksignal liefert. Die Impulsbreite dieses Signals ist dem Digitalwert am Eingang B des Vergleichers proportional. Es kann auf eine Referenzspannung bezogen und über einen Tiefpass gemittelt werden. Die Impulsfolgefrequenz des Oszillators, geteilt durch den Zählbereich des Zählers, ergibt die Grundwelle, für die der Tiefpass ausgelegt sein muss.

Eine andere im Aufsatz beschriebene Schaltung weist ebenfalls Zähler, Speicher und Vergleicher auf. Jedoch sind hierbei alle Bitausgänge des Zählers mit den entsprechenden Eingängen des Vergleichers über Kreuz verbunden, derart, dass das Bit geringster Wertigkeit des Zählers am Bit grösster Wertigkeit des Vergleichers und umgekehrt liegt. Diese Schaltung arbeitet nach dem im Aufsatz sogenannten stochasti-schen Verfahren. Am Ausgang des Vergleichers liegt kein Signal mit einheitlicher Frequenz an. Die durchschnittliche Ausgangssignalfrequenz ist höher als bei der vorstehend geschilderten Schaltung, so dass eine schnellere Umsetzung erreicht werden und am Aufwand für den Tiefpass gespart werden kann. Auf Seite 181', in der rechten Spalte unten, und Seite 182, linke Spalte oben, sind jedoch auch Nachteile des stochastischen Verfahrens aufgeführt.

Der deutschen Auslegeschrift 23 17 851 ist das eingangs beschriebene Verfahren zu entnehmen. In der Auslegeschrift ist in der vierten Spalte, Zeilen 50 bis 56, erwähnt, dass der angestrebte Effekt der Frequenzerhöhung des Ausgangssignales des Wandlers nicht unabhängig von der Grösse des umzuwandelnden Digitalwertes ist. In der Mitte des Umwandlungsbereiches ist der Frequenzerhöhungsfaktor am grössten. Zu den beiden Randbereichen hin fällt er linear bis zum Wert 1 ab.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs beschriebenen Art derart abzuwandeln, dass der

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Frequenzerhöhungsfaktor nicht von einem Höchstwert nach beiden Randbereichen hin abfällt, sondern bis zu den Grenzen des Bereiches gleich gross bleibt.

Gemäss der Erfindung wird dieses Ziel dadurch erreicht, dass alle Bitausgänge des Zählers gegenüber damit zu vergleichenden Bitausgängen des Speichers in Richtung speichersei-tig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits verschoben sind, wobei Bitausgängen des Zählers an dessen Ende höchsten Stellenwertes Bitausgänge des Speichers an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, und dass den auf die Bits niedrigsten Stellenwertes des Speichers folgenden Bits jeweils ein Inkrement hinzugefügt wird, solange der an den Bitausgängen niedrigsten Stellenwertes des Speichers anstehende Zahlenwert den mit ihm verglichenen momentanen Inhalt der Bits höchsten Stellenwertes des Zählers übertrifft.

Der mit der Erfindung gegenüber dem aus der Auslegeschrift entnehmbaren Verfahren erzielte Vorteil ist darin zu sehen, dass das Ausgangssignal eine von der Grösse des umzuwandelnden Digitalwertes unabhängige Frequenz aufweist. Dadurch kann die Anzahl der Schaltspiele, die notwendig sind, um ein Bit des Digitalwertes abzubilden, übersehen werden. Der Temperatureinfluss der Schaltflanken auf die Genauigkeit der Umsetzung ist abzuschätzen und deshalb kompensierbar.

Ein Digital-Analog-Umsetzer zur Durchführung des Verfahrens ist zweckmässig derart eingerichtet, dass die Bitausgänge niedrigsten Stellenwertes des Speichers und die Bitausgänge höchsten Stellenwertes des Zählers an Vergleichseingänge eines digitalen Zahlenvergleichers angeschlossen sind und ein Entscheidungsausgang für die Entscheidung «Zählerwert kleiner als Speicherwert» des Vergleichers mit einem Übertragseingang eines Addierers verbunden ist, dessen erste Summandenbiteingänge an den Bitausgängen höheren Stellenwertes des Speichers und dessen zweite Summandenbiteingänge auf Nullpotential liegen und dass die Summenbitaus-gänge des Addierers an Biteingänge eines Rückwärtszählers angeschlossen sind, dessen Setzsignaleingang mit dem Übertragsausgang der den Bits höchsten Stellenwertes vorausgehenden Bits des Zählers verbunden ist und dessen Zähleingang über ein UND-Gatter an dem gleichen Zählimpulsgenerator liegt, dessen Zählimpulse auch den Zähler beaufschlagen, wobei ein zweiter Eingang des UND-Gatters über einen Inverter mit dem Übertragsausgang des Rückwärtszählers verbunden ist, an dem auch das impulsbreitenmodulierte Ausgangssignal des Digital-Analog-Umsetzers anfällt.

Ein anderer Digital-Analog-Umsetzer, der ebenfalls zur Ausübung des Verfahrens nach der Erfindung geeignet ist und der einen Vergleicher aufweist, an dessen Vergleichsbiteingängen Bitausgänge eines Speichers für einen umzusetzenden Digitalwert einerseits sowie Bitausgänge eines von der Impulsfolge eines Zählimpulsgenerators beaufschlagten Zählers andererseits angeschlossen sind, wobei die Gruppen von Bitausgängen des Zählers zyklisch verschoben mit stellenwertmässig nicht entsprechenden Bitausgängen des Speichers über den Vergleicher miteinander korrespondieren und an dessen Ausgang ein impulsbreitenmoduliertes Signal abnehmbar ist, ist zweckmässig so eingerichtet, dass der Ausgang des Zählimpulsgenerators an den Zähleingang der auf die Bits geringster Wertigkeit folgenden Bits des Zählers und der Zähleingang der Bits geringster Wertigkeit an den Übertragsausgang der auf die Bits geringster Wertigkeit folgenden Bits angeschlossen ist und dass ein bei einem kleineren Zählerstand als dem jeweiligen Speicherinhalt signalführender Ausgang der Bits geringster Wertigkeit des Vergleichers mit einem ursprünglich für ein einen dem jeweiligen Speicherinhalt gleichen Zählerstand der Bits geringster Wertigkeit des Vergleichers kennzeichnendes Signal vorgesehenen Eingang der folgenden Bits des Vergleichers verbunden ist und dass der Vergleicher ein Ausgangssignal bei einem gegenüber dem jeweiligen Speicherinhalt kleineren oder gleichen Zählerstand liefert.

Speicher und Zähler können rein binär oder nach einem gemischten System organisiert sein. Mit einem dekadischen System lassen sich Potenzen von 10 als Faktoren für die Erhöhung der Frequenz des Ausgangssignals erzielen. Die Wahl der Faktoren richtet sich vorteilhaft nach dem Frequenzgang des zur Verfügung stehenden Tiefpasses.

Die Erfindung wird nachstehend anhand einer Zeichnung mit vier Figuren erläutert.

Die Figur 1 stellt ein Blockschaltbild eines Ausführungsbeispieles eines Digital-Analog-Wandlers zur Ausübung des Verfahrens nach der Erfindung dar.

Die Figur 2 zeigt ebenfalls ein Blockschaltbild eines zweiten Ausführungsbeispieles eines Digital-Analog-Wandlers zur Ausübung des Verfahrens nach der Erfindung.

In Figur 3 ist in Tabellenform die Abhängigkeit des Ausgangssignals des Vergleichers des Digital-Analog-Wandlers nach Figur 2 von den verglichenen Eingangsgrössen, nämlich Zählerstand und jeweiliger Speicherinhalt, dargestellt.

Figur 4 zeigt das Ausgangssignal des Vergleichers des Digital-Analog-Wandlers nach Figur 2 in Impulsform bei einem bestimmten Speicherinhalt.

In Figur 1 sind drei Dekaden eines Zählers Z zu erkennen, dem drei Dekaden eines Speichers Sp gegenüberstehen. Der Zähleingang der Dekade geringsten Stellenwertes des Zählers Z ist mit dem Ausgang eines Zählimpulsgenerators TG verbunden. Übertragsausgänge der jeweils vorhergehenden Dekade sind mit Zähleingängen der jeweils nachfolgenden Dekaden verbunden. Bitausgänge der Dekade höchsten Stellenwertes des Zählers Z sind an Vergleichseingänge A eines Vergleichers HK angeschlossen. Korrespondierende Biteingänge B des Vergleichers HK stehen mit Bitausgängen der Dekade geringsten Stellenwertes des Speichers Sp in Verbindung. Bitausgänge der auf die Dekade geringsten Stellenwertes des Speichers Sp folgenden Dekaden sind mit Eingängen C von Addierern Addi und Add2 verbunden, die ebenfalls dekadenweise angeordnet sind. Summationseingänge D der Addierer liegen an Nullpotential. Summenbitausgänge I der Addierer Addi und Add2 sind an Biteingänge zweier entsprechender Dekaden eines Rückwärtszählers RZ angeschlossen. Ein Übertragseingang des Addierers Addi ist an einen Entscheidungsausgang des Vergleichers HK angeschlossen, der ein Signal abgibt, wenn der in der Dekade höchsten Stellenwertes des Zählers Z aufgelaufene Zahlenwert kleiner ist als der in der Dekade geringsten Stellenwertes des Speichers Sp anstehende Zahlenwert. Ein Übertragsausgang eines Addierers Addi ist mit einem Übertragseingang des Addierers Add2 verbunden. Ein Zähleingang des Rückwärtszählers RZ steht über ein UND-Gatter G mit dem Ausgang des Zählimpulsgenerators TG in Verbindung. Ein zweiter Eingang des UND-Gatters G ist über einen Inverter I an den Übertragsausgang der Dekade höchsten Stellenwertes des Rückwärtszählers RZ angeschlossen. An diesem Ausgang liegt auch ein Tiefpass T, an dem der Analogwert abgenommen werden kann. Der Übertragsausgang der zwischen der Dekade geringsten und der Dekade höchsten Stellenwertes des Zählers Z liegenden Dekade ist mit Setzeingängen der beiden Dekaden des Rückwärtszählers RZ verbunden.

Die Wirkungsweise dieses Digital-Analog-Umsetzers wird nachstehend beschrieben. Die Dekaden des ständig durchzählenden Zählers Z sind gegenüber den Dekaden des Speichers Sp um eine Dekade in Richtung speicherseitig zunehmenden Stellenwertes verschoben. Dabei steht die Dekade höchsten Stellenwertes des Zählers Z über den Vergleicher HK der Dekade geringsten Stellenwertes des Speichers Sp

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gegenüber. Wenn der Zählerstand der Dekade höchsten Stellenwertes des Zählers kleiner ist als der Inhalt der Dekade kleinsten Stellenwertes des Speichers Sp, gibt der Vergleicher HK ein Übertragssignal an den Addierer Addi ab. Der Addierer zählt zu dem in seinen Summandenbiteingängen C s anstehenden Wert ein Inkrement hinzu. Der Rückwärtszähler wird auf diesen korrigierten Summenwert immer dann gesetzt, wenn der Zähler Z einen Übertragsimpuls der zwischen der Dekade geringsten und der Dekade höchsten Stellenwertes liegenden Dekade abgibt. Der Rückwärtszähler RZ "> zählt von diesem Wert mit der gleichen Frequenz abwärts, mit der der Zähler Z auf- oder abwärtszählt, und bleibt stehen,

wenn sein Inhalt zu Null geworden ist. Dabei gibt er ein aus-gangssignal so lange ab, bis er wieder mit einem Summenwert aus dem Addierer Addi und Add2 geladen ist. Durch die zyk- 15 lische Verschiebung der Dekaden des Zählers gegenüber denen des Speichers laufen die den höheren Dekaden des Speichers zugeordneten Dekaden des Zählers schneller (beispielsweise um den Faktor 10); nur die der Dekade niedrigen Stellenwertes des Speichers zugeordnete Zählerdekade läuft 20 langsamer. Es ist deshalb verständlich, dass das oben erwähnte Ausgangssignal, ein impulsbreitenmoduliertes Rechtecksignal, eine gegenüber dem Stand der Technik erhöhte Frequenz aufweist und deshalb für seine Integration -ein weniger aufwendiger Tiefpass genügt. 25

In Figur 2 sind jeweils drei Dekaden eines Zählers Z aus-gangsseitig mit entsprechenden Vergleichseingängen A von drei Dekaden eines Vergleichers K verbunden. Andere Vergleichseingänge B des Vergleichers K sind an die Bitausgänge von drei Dekaden eines Speichers Sp angeschlossen. An einem Ausgang der Dekade höchster Wertigkeit des Vergleichers K für das Kriterium A^B ist ein Tiefpass T angeschlossen. Der Ausgang eines Zählimpulsgenerators TG liegt am Zähleingang der zweiten Dekade des Zählers Z. Der Zähleingang der ersten Dekade des Zählers Z liegt an einem Über- 33 tragsausgang der höchsten Dekade des Zählers Z. Ein Ausgang der ersten Dekade des Vergleichers K mit dem Kriterium A< B ist an den Übertragseingang der zweiten Dekade des Vergleichers K mit dem Kriterium A = B angeschlossen. Übertragsausgänge der zweiten Dekade des Vergleichers K mit den drei Kriterien A<B, A=B und A>B sind mit entsprechenden Übertragseingängen der höchsten Dekade des Vergleichers K verbunden.

In der Tabelle nach Figur 3 ist das Ausgangssignal des Vergleichers K als diskreter logischer Wert in Abhängigkeit vom Entscheidungskriterium der Vergleicherdekade geringster Wertigkeit einerseits und dem Entscheidungskriterium der höherwertigen Dekade des Vergleichers andererseits dargestellt. In der linken Spalte der Tabelle sind die Entscheidungskriterien der Dekade geringster Wertigkeit, in der mittleren Spalte die Kriterien der Dekade höherer Wertigkeit und in der rechten Spalte das Ausgangssignal als log. «1» und log. «0» aufgezeichnet. Die logischen Werte in der rechten Spalte der Tabelle nach Figur 3 setzen sich am Ausgang des Vergleichers zu einem impulsbreitenmodulierten Rechtecksignal zusammen. Auch für dieses Signal gilt aus den Gründen, die schon bei der Schaltung nach Figur 1 erwähnt wurden, dass es eine höhere Frequenz aufweist als Ausgangssignale, die bisher mit Digital-Analog-Umsetzern der gleichen Gattung erzielt worden sind.

In der Figur 4 ist der zeitliche Verlauf des Ausgangssignals des Vergleichers K für zehn Durchläufe der Dekade geringster Wertigkeit des Zählers Z von 0 bis 9 dargestellt. Dabei ist ein Speicherinhalt der Dekade geringster Wertigkeit von 3 angenommen. Es ist zu erkennen, dass innerhalb von zehn Durchläufen die in der Dekade geringster Wertigkeit des Zählers enthaltene 3 in der Ausgangsspannung als drei zusätzliche 10er-Bits bei den ersten drei Durchläufen abgebildet wird. Weiter ist zu sehen, dass für A = B in der Dekade geringster Wertigkeit das Ausgangssignal des Vergleichers K zu Null wird, da der Übertragseingang der auf die Dekade geringster Wertigkeit folgenden Dekade nicht mehr angesteuert ist. Das in Figur 4 dargestellte Beispiel bezieht sich auf einen dekadisch arbeitenden Vergleicher K.

2 Blatt Zeichnungen

Claims (3)

646 823 PATENTANSPRÜCHE

1. Verfahren zur Umwandlung eines Digitalwertes in einen Analogwert, bei dem der in einem Zahlenspeicher (Sp) enthaltene Digitalwert fortwährend mit dem Inhalt eines von einer .Zählimpulsfolge beaufschlagten Zählers (Z) verglichen wird und die von einem Anfangszustand des Zählers (Z) bis zum Gleichwerden der beiden Zahlenwerte ablaufende Zeit das Tastverhältnis eines Impulssignales bestimmt und bei dem zur Erhöhung der Frequenz des Impulssignales mindestens eine Gruppe von Bitausgängen des Zählers (Z) mit stel-lenwertmässig nicht entsprechenden Bitausgängen des Speichers (Sp) verglichen werden, dadurch gekennzeichnet, dass alle Bitausgänge des Zählers (Z) gegenüber damit zu vergleichenden Bitausgängen des Speichers (Sp) in Richtung spei-cherseitig zunehmenden Stellenwertes um eine vorgegebene Anzahl Bits zyklisch verschoben sind, wobei Bitausgängen des Zählers (Z) an dessen Ende höchsten Stellenwertes Bit-ausgänge des Speichers (Sp) an dessen Ende niedrigsten Stellenwertes in der vorgegebenen Anzahl gegenüberstehen, und dass den auf die Bits niedrigsten Stellenwertes des Speichers (Sp) folgenden Bits jeweils ein Inkrement hinzugefügt wird, solange der an den Bitausgängen niedrigsten Stellenwertes des Speichers (Sp) anstehende Zahlenwert den mit ihm verglichenen momentanen Inhalt der Bits höchsten Stellenwertes des Zählers (Z) übertrifft.

2. Digital-Analog-Umsetzer zur Ausübung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass die Bitausgänge niedrigsten Stellenwertes des Speichers (Sp) und die Bitausgänge höchsten Stellenwertes des Zählers (Z) an Vergleichseingänge eines digitalen Zahlenvergleichers (HK) angeschlossen sind und ein Entscheidungsausgang für die Entscheidung «Zählerwert kleiner als Speicherwert» des Vergleichers (HK) mit einem Übertragseingang eines Addierers (Add 1) verbunden ist, dessen erste Summandenbiteingänge (C) an den Bitausgängen höheren Stellenwertes des Speichers (Sp) und dessen zweite Summandenbiteingänge (D) auf Nullpotential liegen, und dass die Summenbitausgänge (I) des Addierers (Add 1) an Biteingänge eines Rückwärtszählers (RZ) angeschlossen sind, dessen Setzsignaleingang mit dem Übertragsausgang der den Bits höchsten Stellenwertes vorausgehenden Bits des Zählers (Z) verbunden ist und dessen Zähleingang über ein UND-Gatter (G) an dem gleichen Zählimpulsgenerator (TG) liegt, dessen Zählimpulse auch den Zähler (Z) beaufschlagen, wobei ein zweiter Eingang des UND-Gatters über einen Inverter (I) mit dem Übertragsausgang des Rückwärtszählers (RZ) verbunden ist, an dem auch das impulsbreitenmodulierte Ausgangssignal des Digital-Analog-Umsetzers anfällt.

3. Digital-Analog-Umsetzer zur Ausübung des Verfahrens nach Anspruch 1, mit einem Vergleicher (K), an dessen Vergleichsbiteingängen Bitausgänge eines Speichers (Sp) für einen umzusetzenden Digitalwert einerseits sowie Bitausgänge eines von der Impulsfolge eines Zählimpulsgenerators (TG) beaufschlagten Zählers (Z) andererseits angeschlossen sind, wobei die Gruppen von Bitausgängen des Zählers (Z) zyklisch verschoben mit stellenwertmässig nicht entsprechenden Bitausgängen des Speichers (Sp) über den Vergleicher (K) miteinander korrespondieren, und an dessen Ausgang ein impulsbreitenmoduliertes Signal abnehmbar ist, dadurch gekennzeichnet, dass der Ausgang des Zählimpulsgenerators (TG) an den Zähleingang der auf die Bits geringster Wertigkeit folgenden Bits des Zählers (Z) und der Zähleingang der Bits geringster Wertigkeit an den Übertragsausgang der auf die Bits geringster Wertigkeit folgenden Bits angeschlossen ist und dass ein bei einem kleineren Zählerstand als dem jeweiligen Speicherinhalt signalführender Ausgang (A< B) der Bits geringster Wertigkeit des Vergleichers (K) mit einem ursprünglich für ein einen dem jeweiligen Speicherinhalt gleichen Zählerstand der Bits geringster Wertigkeit des Vergleichers (K) kennzeichnendes Signal vorgesehenen Eingang (A = B) der folgenden Bits des Vergleichers (K) verbunden ist und dass der Vergleicher (K) ein Ausgangssignal bei einem gegenüber dem jeweiligen Speicherinhalt kleineren oder gleichen Zählerstand liefert.