CH664035A5 - Halbleiteranordnung mit nicht-fluechtigen speichertransistoren. - Google Patents

Description

BESCHREIBUNG

Die Erfindung betrifft eine Halbleiteranordnung nach dem Oberbegriff des Patentanspruchs 1.

Eine derartige Halbleiteranordnung ist aus der U.S. Patentschrift 4 266 283 bekannt. Es handelt sich dabei um einen elektrisch veränderlichen Festwertspeicher (EAROM oder EEROM), worin die Speichertransistoren vom Typ mit einer schwebenden Gate-Elektrode sind. Über die Steuerleitungen können Gruppen von Speicherzellen bzw. Bytes selektiert werden. Die Steuerleitungen sind über je einen Selektionsschalter mit einer gemeinsamen Leitung verbunden, der ein Kontrollsignal zugeführt wird. Mit diesem Signal wird bestimmt, ob in den Speicher eingeschrieben, gelöscht oder gelesen werden kann.

Die vorliegende Erfindung hat nun zur Aufgabe, eine verbesserte Halbleiteranordnung der eingangs beschriebenen Art zu schaffen mit einem geringen Stromverbrauch und einer relativ kleinen unerwünschten Änderung des Informationsinhaltes.

Der Erfindung liegt u.a. die Erkenntnis zugrunde, dass vorzugsweise nur beim Lesen des Informationsinhaltes Strom von den ersten Leitern durch die auszulesenden Speicherzellen zu den zweiten Leitern fliesst und ausserdem in allen nicht-selek-tierten Speicherzellen, also allen Speicherzellen, in denen nicht gelesen, eingeschrieben bzw. gelöscht wird, das Potential der Steuerelektroden auf einen Wert festgelegt ist, der eine unerwünschte Änderung des Informationsinhaltes möglichst vermeidet. Meistens entspricht ein geeigneter Wert dieses Potentials dem Kontrollsignal, das in dem Lesezustand den Steuerelektroden zugeführt wird.

Die erwähnte Aufgabe wird erfindungsgemäss durch eine Halbleiteranordnung mit den im kennzeichnenden Teil des- Patentanspruchs 1 angegebenen Merkmalen gelöst.

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Bei einer wichtigen bevorzugten Ausführungsform sind die mit den zweiten Zutrittsleitungen gesteuerten Schalter mit einer einer Spalte von Gruppen von Speicherzellen gemeinsamen zweiten Steuerleitung verbunden, die einen Teil der Verbindung zwischen diesen Schaltern und dem Punkt geeigneten Potentials bildet.

Durch Anwendung der Erfindung wird auf einfache Weise erreicht, dass beim Schreiben und Löschen durch die Speicherzellen kein Strom fliessen kann, während dennoch die erste Zutrittsleitung für die Wahl einer Reihe von Speicherzellen benutzt werden kann. Beim Schreiben und Löschen werden die beiden Zutrittstransistoren derart angesteuert, dass jeweils einer der beiden nicht leitend ist und den Stromweg durch die Speicherzelle unterbricht. Ausserdem wird die Ansteuerung des zweiten Zutrittstransistors dazu benutzt, mit Hilfe eines weiteren Schalters die Spannung der Steuerelektroden nicht-selektierter Speichertransistoren auf einen vorbestimmten Wert festzulegen, der niedrig genug ist, um zu vermeiden oder wenigstens weitgehend zu vermeiden, dass der Informationsinhalt nicht-selektierter Speichertransistoren eine unerwünschte Änderung erfährt.

Mit dem erwähnten geeigneten Potential werden während des Betriebes die Potentialunterschiede, die in nicht selektierten Speicherzellen am Speichertransistor auftreten, beschränkt auf Werte, die von der Grössenordnung der im Lesezustand am Speichertransistor auftretenden Potentialunterschiede oder kleiner sind und die also wesentlich kleiner sind als die Potentialunterschiede während des Schreibens oder des Löschens. Meistens werden die beschränkten Werte den Werten, die im Lesezustand auftreten, entsprechen. In Abhängigkeit von der gewählten Organisation und Ansteuerung der Speicherzellen können die beschränkten Werte zum Beispiel auch um eine oder zwei Schwellwertspannungen der verwendeten Schalttransistoren grösser als die im Lesezustand auftretenden Werte sein.

Der vorbestimmte Wert des anzulegenden geeigneten Potentials kann in den jeweiligen Betriebszuständen der Matrix verschieden sein. Dies gilt insbesondere, wenn das Substratgebiet des Speichertransistors in den jeweiligen Betriebszuständen unterschiedliche Potentiale hat. Vorzugsweise ist der Punkt geeigneten Potentials allen Gruppen der Matrix gemeinsam, so dass dieser Punkt geeigneten Potentials mit nur mit der zweiten Zutrittsleitung steuerbaren Schaltern der Matrix verbunden ist.

Mit Vorteil können die Transistoren der Speicherzellen in einem oder mehreren wenigstens einer Speicherzelle gemeinsamen Substratgebieten angebracht werden, wobei die Substratgebiete einer Spalte von Gruppen von Speicherzellen miteinander verbunden oder vereint sind. Dies ermöglicht es, die Substratgebiete einer Spalte von Gruppen auf einfache Weise gemeinsam anzusteuern.

Bei einer weiteren wichtigen bevorzugten Ausführungsform sind die zweiten Leiter der Speicherzellen einer Spalte von Gruppen miteinander verbunden. Die Verwendung eines derartigen einer Spalte gemeinsamen zweiten Leiters vereinfacht das erforderliche Leitermuster, wobei die zweiten Zutrittstransistoren vermeiden, dass über diesen gemeinsamen zweiten Leiter ein Übersprechen zwischen verschiedenen ersten Leitern stattfinden kann.

Vorzugsweise sind der gemeinsame zweite Leiter und die Substratgebiete einer Spalte von Gruppen von Speicherzellen miteinander verbunden. Dies bedeutet beispielsweise, dass die miteinander verbundenen oder vereinten Substratgebiete zugleich als gemeinsamer zweiter Leiter wirksam sein können.

Für viele Anwendungsbereiche kann das geeignete Potential auf vorteilhafte Weise dem Potential, das in dem Lesezustand den Steuerelektroden der zum Lesen selektierten Speicherzellen zugeführt wird, praktisch entsprechen.

Für den Punkt geeigneten Potentials braucht dann kein gesonderter Potentialwert zugeführt bzw. erzeugt zu werden.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:

Fig. I einen elektrischen Schaltplan eines Beispiels der erfin-dungsgemässen Halbleiteranordnung,

Fig. 2 eine schematische Darstellung eines Teils einer Draufsicht dieser Halbleiteranordnung,

5 Fig. 3 und Fig. 4 schematische Schnitte gemäss den Linien III-III und IV-IV durch Fig. 2.

Das Beispiel bezieht sich auf eine Halbleiteranordnung mit einer Matrix von Speicherzellen, von denen ein Teil auf schematische Weise in Fig. 1 dargestellt ist. Die Speicherzellen sind io in Zeilen und Spalten gegliedert. Die Matrix kann beispielsweise eine Speichermatrix sein oder kann beispielsweise einen Teil einer programmierbaren logischen Matrix, bekannt unter der englischen Bezeichnung «programmable logie array», bilden.

Jede Speicherzelle hat einen nicht-flüchtigen Speichertransi-i5 stor Ti und einen damit in Reihe geschalteten Zutrittstransistor T2. Der Speichertransistor Ti hat eine isolierte Steuerelektrode ■ 11 und der Zutrittstransistor T2 hat eine isolierte Gate-Elektrode 12, wobei die Gate-Elektroden 12 der Zutrittstransistoren T2 einer Reihe oder Zeile von Speicherzellen mit einer dieser 20 Reihe gemeinsamen Zutrittsleitung 13 verbunden sind. Die Zutrittsleitungen 13 sind mit einem Dekoder 14 zur Ansteuerung der Zutrittsleitungen 13 mit Selektionssignalen verbunden, wobei die Zutrittstransistoren T2 einer gewählten Reihe von Speicherzellen leitend sind während die Zutrittstransistoren T2 der 25 übrigen nicht-gewählten Reihen von Speicherzellen nicht-leitend sind.

Jede Reihe von Speicherzellen besteht aus mindestens zwei Gruppen, beispielsweise Gn, Gi„, G2i, G2n, wobei in jeder dieser Gruppen die isolierten Steuerelektroden 11 miteinander und 30 mittels eines mit der gemeinsamen Zutrittsleitung 13 steuerbaren Schalters 36 mit einer einer Spalte von Gruppen Gn, G21 .. oder Gin, G2n, ••• gemeinsamen Steuerleitung 15 verbunden sind.

In der Praxis werden die Gruppen meistens acht Speicherzel-35 len enthalten, so dass in jeder Gruppe ein Byte von 8 Bit an Information gespeichert werden kann. Abhängig von der praktischen Verwendung können die Gruppen jedoch auch eine andere Anzahl, beispielsweise vier, sechzehn oder mehr Speicherzellen enthalten.

40 Jede Speicherzelle ist an einem Ende der Reihenschaltung des Speichertransistors Ti und des Zutrittstransistors T2 mit einem einer Spalte von Speicherzellen gemeinsamen ersten Leiter 16 verbunden und an dem anderen Ende der Reihenschaltung mit einem mindestens einer Spalte von Speicherzellen gemeinsa-45 men zweiten Leiter 17 verbunden. Das betreffende Beispiel hat einen allen Speicherzellen der Matrix gemeinsamen zweiten Leiter 17 oder wenigstens sind alle zweiten Leiter 17 der ganzen Matrix unmittelbar miteinander verbunden und zwar über die Leitungen 23 und 24.

50 Nach der Erfindung ist in jeder der Speicherzellen in der Reihenschaltung zwischen den ersten und zweiten Leitern 16 bzw. 17 ausser dem genannten Zutrittstransistor T2, weiterhin als erster Zutrittstransistor T2 bezeichnet, und dem Speichertransistor Ti ein zweiter Zutrittstransistor T3 mit isolierter Gate-55 Elektrode 18 vorhanden, wobei die Gate-Elektroden 18 des zweiten Zutrittstransistors T3 einer Reihe von Speicherzellen mit einer dieser Reihe gemeinsamen zweiter Zutrittsleitung 19 verbunden sind, wobei der auf schematische Weise dargestellte Dekoder 14 Mittel, in Fig. 1 durch Zwei-Eingangs-NICHT-60 UND-Gatter 20 bezeichnet, hat um beim Schreiben und Löschen in jeder Reihe die ersten und zweiten Zutrittsleitungen 13 bzw. 19 mit zueinander komplementären Signalen anzusteuern und beim Lesen wenigstens in einer zum Lesen gewählten oder bezeichneten Reihe und vorzugsweise nur in der gewählten Rei-65 he die ersten und zweiten Zutrittsleitungen 13 bzw. 19 mit praktisch einander entsprechenden Signalen anzusteuern. In dem betreffenden Beispiel ist für jede Reihe ein NICHT-UND-Gatter 20 vorgesehen, dem ausser dem der betreffenden ersten Zu

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trittsleitung 13 zugeführten Signal auch ein Lesebefehlssignal Vr über die Verbindungsleitung 21 zugeführt wird.

In jeder Gruppe Gn, Gin, G21, G2n der Speicherzellen sind die miteinander verbundenen isolierten Steuerelektroden 11 mittels eines mit der zweiten gemeinsamen Zutrittsleitung 19 steuerbaren Schalters 22 mit einem Punkt geeigneten Potentials Vp über die Leitungen 23 und 24, die in diesem Beispiel die zweiten Leiter 17 miteinander verbinden, verbunden. Das geeignete Potential VP ist derart gewählt worden, dass die Potentialunterschiede, die an den Speichertransistoren Ti in den nichtgewählten Reihen von Speicherzellen beschränkt werden, auf Werte die höchstens von derselben Grössenordnung sind wie die Werte die in dem Lesezustand einer Speicherzelle an dem Speichertransistor dieser auszulesenden Speicherzelle auftreten können.

Die Anordnung ist weiterhin mit einem Dekoder 25 zum Wählen einer Spalte von Gruppen von Speicherzellen Gn, G21 ... oder Gin, G2n, ..., versehen, wobei beispielsweise mit Hilfe von Schaltern 26 und 27 und Invertern 28 einer gewählten Steuerleitung 15 ein Potential Vc und den übrigen nicht-gewählten Steuerleitungen 15 das bereits genannte geeignete Potential Vp zugeführt wird.

Diese besondere Form bietet den zusätzlichen Vorteil, dass nicht nur den Steuerelektroden 11 in nicht-gewählten Reihen, sondern auch den Steuerelektroden 11 in den nicht-gewählten Gruppen der gewählten Reihe ein bestimmtes festgelegtes Potential zugeführt wird, das die Potentialunterschiede an den nicht-gewählten Speichertransistoren Ti beschränkt hält.

Die ersten Leiter 16 können alle mit einem Verstärker zum Auslesen von Information und zum Zuführen einzuschreibender Information verbunden sein. Auch können wie in dem vorliegenden Beispiel über mit dem Dekoder 25 angesteuerte Schalter 29 jeweils nun die ersten Leiter 16 der gewählten Spalte von Gruppen von Speicherzellen mit den Leitungen 30 und dem Verstärker 31 verbunden sein. Die Anzahl Leitungen 30 entspricht dann der Anzahl Speicherzellen je Gruppe Gn, G21, ....

Die Dekoder 14 und 25 haben einige Anschlüsse 32 für die Speisung und zum Anbieten von Adresseninformationen. Der Dekoder 33 hat Anschlüsse 34 für die Speisung und für Signale, mit denen der gewünschte Betriebszustand wie Lesen, Schreiben und Löschen angegeben wird. Dieser Dekoder 33 erzeugt auf übrigens bekannte Art und Weise die gewünschten Potentiale Vc» Vp und Vr.

Die Verstärker 31 haben Anschlüsse 35 für die Speisung und zum Einführen und Abführen von Informationssignalen.

Es dürfte einleuchten, dass die Ansteuerung der Matrix von Speicherzellen mit Dekodern 14, 25 und 33 und mit den Verstärkern 31 an sich auch auf andere bekannte Art und Weise verwirklicht werden kann. Im Rahmen der vorliegenden Erfindung ist insbesondere von Bedeutung, dass die Speicherzellen einen zweiten Zutrittstransistor T3 haben sowie eine zweite Zutrittsleitung 19, die beim Einschreiben und Löschen gegenpha-sig mit der ersten Zutrittsleitung 13 angesteuert und mit der ein weiterer Schalter 22 betätigt wird. Auf diese Art und Weise lässt sich erreichen, dass beim Einschreiben und Löschen kein Strom durch die Speicherzellen fliesst und die Steuerelektroden 11 der Speichertransistoren in nicht-selektierten Speicherzellen auf einem geeigneten Potential gehalten werden.

Die Speichertransistoren Ti können von jedem üblichen Typ sein. Sie können eine schwebende Gate-Elektrode haben, wie dies in der genannten U.S. Patentschrift 4 266 283 oder in «IEEE Journal of Solid-State Circuits», Heft SC-7, Nr. 5, Oktober 1972, Seiten 369-375 beschrieben ist, wobei Tunneleffekt oder Lawinendurchbruch angewandt wird. Vorzugsweise sind die Speichertransistoren Tj jedoch von dem Typ mit einer dielektrischen Schicht, worin in einer nicht-leitenden Zwischenschicht Ladung gespeichert werden kann, wobei die Menge gespeicherter Ladung den Informationsinhalt des Speichertransistors bestimmt. Beispiele derartiger Speichertransistoren sind u.a. in «IEEE transactions on Electron Devices», Heft ED-27, Nr. 1, Januar 1980, Seiten 266-276, in der internationalen Patentanmeldung mit Veröffentlichungsnummer WO 82/02275 und in der nichtvorveröffentlichten niederländischen Patentanmeldung 8 200 756 beschrieben.

Ausgebildet in dem bekannten Verfahren zum Herstellen von Feldeffekttransistoren mit selbstregistrierenden isolierten Gate-Elektroden brauchen die Zutrittstransistoren T3 und die Zutrittsleitung 19 nur wenig zusätzlichen Raum an der Halbleiteroberfläche zu beanspruchen, nämlich wenig mehr als den Raum für die Leiterbahn, die die Zutrittsleitung 19 und die Gate-Elektrode 18 bildet. Bei Verwendung von Speichertransistoren T2 mit Ladungsspeicherung in dem Gate-Dielektrikum können die drei Transistoren Ti, T2 und T3 ausserdem in einer Struktur mit zwei Source- und Drain-Zonen, zwischen denen sich die drei Kanalgebiete unmittelbar aneinander anschliessen, so dass im wesentlichen ein einziger Transistor mit drei isolierten Torelektroden entsteht, vereint werden.

Übrigens brauchen die Zutrittstransistoren T2 und T3 nicht unbedingt an einander gegenüberliegenden Seiten des Speichertransistors Ti gegliedert zu sein, sondern der Speichertransistor Ti kann auf einer Seite unmittelbar mit dem ersten bzw. zweiten Leiter 16 bzw. 17 verbunden sein, während die andere Seite mit der Reihenschaltung aus den Zutrittstransistoren T2 und T3 verbunden ist. Insbesondere bei Speichertransistoren Ti mit Ladungsspeicherung in dem Gate-Dielektrikum wird jedoch die Gliederung mit Transistor Ti in der Mitte bevorzugt, weil dann die Zutrittstransistoren T3 auf der mit dem zweiten Leiter verbundenen Seite mit dem Halbleitersubstratgebiet, in dem die Transistoren Ti, T2 und T3 angeordnet sind, unmittelbar verbunden werden können.

Die Schalter 22 und 36 sind vorzugsweise als an sich bekannte Übertragungsgatter ausgebildet, die aus je zwei gegen-phasig angesteuerten komplementären Transistoren 22 und 22a bzw. 36 und 36a bestehen, deren Hauptstromstrecken einander parallelgeschaltet sind. Bekanntlich können durch Übertragungsgatter in den beiden Richtungen Signale praktisch ohne Spannungsverlust weitergeleitet werden.

Auch die Schalter 26 und 27 sind vorzugsweise als Übertra-gungsgatter ausgebildet. Die Schalter 22, 26, 27 oder 36 können jedoch auch als einfache Transistoren, beispielsweise als Feldeffekttransistor mit isolierter Gate-Elektrode und von demselben Leitungstyp wie die Zutrittstransistoren T2 und T3 ausgebildet werden.

Die Zutrittstransistoren T2 und T3 werden, gegebenenfalls das Potential des Substratgebietes, in dem die Transistoren angeordnet sind (Back Gate-Spannung) berücksichtigen, meistens vom Anreicherungstyp sein. Die einfachen Schalttransistoren 22, 26, 27, 29 und 36 werden eine geeignet gewählte Schwellenspannung aufweisen, wobei die Schalttransistoren 22, 27 und 29 vom Anreicherungstyp sein können und die Schalttransistoren 26 und 36 vorzugsweise vom Verarmungstyp sind um zu vermeiden, dass die weitergeleitete Spannung um eine Schwellenspannung niedriger ist als die angebotene weiterzuleitende Spannung. Allerdings kann es dann wünschenswert sein zum Beispiel die von den Dekodern 14 und 25 gelieferten Spannungen anzupassen. Im beschriebenen Beispiel kann in diesem Fall dadurch, dass die meist negativen Spannungen der Dekoder 14 und 25 um wenigstens einen Betrag gleich der Schwellwertspannung der Schalttransistoren 26 und 36 vom Verarmungstyp negativer gewählt gestellt werden, dass die Schalttransistoren 26 und 36 vom Verarmungstyp auch tatsächlich in den nichtleitenden Zustand geschaltet werden.

Bei Übertragungsgattern werden die Steuerelektroden der beiden parallel geschalteten komplementären Transistoren auf übliche Weise gegenphasig angesteuert. Die Transistoren sind dann entweder beide leitend oder beide gesperrt.

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Bei den Übertragungsgattern 22, 22a und 36, 36a sind die Steuersignale beim Schreiben und Löschen gegenphasig. Beim Lesen sind jedoch die Steuersignale an den Leitungen 13 und 19 in der gewählten Reihe einander praktisch gleich. Dies bedeutet, dass in den beiden Übertragungsgattern nur ein Transistor leitend und ein Transistor gesperrt ist. Diese Situation kann erlaubt werden, wenn beim Lesen Vc = Vp ist und diese Spannung an den Steuerelektroden der leitenden Transistoren nicht entspricht.

In dem betreffenden Beispiel sind die Speicher- und Zutrittstransistoren Ti, T2 und T3 n-Kanaltransistoren und es werden an den Zutrittsleitungen Spannungen von beispielsweise etwa + 5 V und etwa -10 V benutzt. Beim Lesen sind Vc und Vp beide etwa 0 V. In der selektierten Reihe haben die Transistoren T2 und T3 und die n-Kanalschalter 22 und 36 eine Gate-Spannung von etwa 5 V, so dass diese leitend und die obenstehend genannten Bedingungen erfüllt sind.

Die Halbleiteranordnung hat einen gemeinsamen Halbleiterkörper 40 (Fig. 2 bis 4) mit beispielsweise einem n-leitenden Siliziumsubstrat 41 mit einem spezifischen Widerstand von 3 bis 6 Ohm cm. In diesem n-leitenden Substrat 41 sind auf bekannte Weise p-leitende Substratgebiete 42 und 43 vorgesehen. Der in Fig. 2 dargestellte Teil der Halbleiteranordnung hat ein Substratgebiet 42, das den Speicherzellen zweier benachbarter, unterschiedlicher Reihen aber derselben Spalte zugeordneter Gruppen gemeinsam ist. In diesem Substratgebiet sind die betreffenden Transistoren Ti, T2 und T3 in Form von n-Kanal-Feldeffekttransistoren mit isolierter Gate-Elektrode vorgesehen. Die Transistoren T3 der zwei benachbarten Gruppen haben ein gemeinsames n-leitendes Source-Gebiet 17. Weitere n-leitende Source- und Drain-Gebiete der Transistoren Ti, T2 und T3 sind durch 44, 45, und 46 bezeichnet.

Der Halbleiterkörper ist mit einem Muster isolierenden Materials 47, das als Feldisolierung wirksam ist, versehen. Es kann beispielsweise aus Siliziumoxyd bestehen und durch örtliche Oxydation des Halbleiterkörpers 40 erhalten worden sein. Das Muster isolierenden Materials definiert aktive Gebiete an der Oberfläche 48 des Halbleiterkörpers, worin Schaltungselemente vorgesehen sind. Unter dem Muster aus Siliziumoxyd 47 können in den p-leitenden Gebieten 42 und 43 höher dotierte p-leitende Kanalunterbrecher 49 und in dem n-leitenden Substrat 41 höher dotierte n-leitende Kanalunterbrecher 50 vorhanden sein.

Auf der Halbleiteroberfläche 48 ist in den aktiven Gebieten unter den Gate-Elektroden 11 des Speichertransistoren T2 ein Dielektrikum vorhanden, in dem auf übliche Weise Ladung gespeichert werden kann. In dem betreffenden Beispiel hat dieses Dielektrikum eine dünne Siliziumoxydschicht 51 und eine Siliziumnitridschicht 52, wobei die Siliziumnitridschicht 52 eine gemeinsame Schicht ist, die unter der ganzen Leiterspur 53 liegt, die die Gate-Elektroden 11 der Speichertransistoren Tz einer Gruppe von Speicherzellen bildet und miteinander verbindet.

Weiterhin sind in Fig. 2 und 4 die durch Leiterbahnen gebildeten Zutrittsleitungen 13 und 19 angegeben, die je für eine ganze Reihe von Speicherzellen gemeinsam sind. In den aktiven Gebieten der Speicherzellen bilden sie Gate-Elektroden 12 bzw. 18, die durch ein Gate-Dielektrikum 54 gegenüber der Halbleiteroberfläche 48 getrennt sind. Die Source- und Drain-Gebiete der jeweiligen Transistoren sind mit einer Isolierschicht 55 bedeckt. Diese Isolierschicht 55 und das Gate-Dielektrikum können beispielsweise aus Siliziumoxyd bestehen.

Die Leiterbahnen 13, 19 und 56, die beispielsweise aus poly-kristallinem Halbleitermaterial und/oder aus einem geeigneten Metallsilizid bestehen können, sind mit einer Isolierschicht 56 bedeckt. Die Leiterspuren 13, 19 und 56 gehören zu einer ersten Schicht, die durch die Isolierschicht 56 von einer zweiten Schicht von Leiterspuren getrennt ist, zu der die Leiterbahnen 15, 16 und 23 gehören. Die Leiterbahnen dieser zweiten Schicht können aus einem geeigneten Material, wie beispielsweise Aluminium, bestehen.

Durch Fenster 57 in den Isolierschichten 55 und 56 sind die n-leitenden Drain-Gebiete 46 der Transistoren T2 der Speicherzellen mit den Leiterbahnen 16 verbunden, die die einer Spalte von Speicherzellen gemeinsamen ersten Leiter oder Bitleitungen bilden. Durch Fenster 58 sind die gemeinsamen zweiten Leiter 17 mit der linken Verbindungsleitung 23 verbunden. Durch Fenster 59 ist diese linke Verbindungsleitung 23 zugleich mit dem p-leitenden Substratgebiet 42 verbunden. Die linke Verbindungsleitung 23 verbindet die Substratgebiete 42 einer Spalte von Gruppen miteinander und mit dem Punkt geeigneten Potentials Vp. Zwischen den p-leitenden Substratgebieten 42 und 43 sind für jede Gruppe von Speicherzellen zwei p-Kanal-Feld-effekttransistoren 22a und 36a in dem n-leitenden Substrat 41 vorhanden. Diese p-Kanal-Transistoren haben p-leitende Source- und Drainelektrodenzonen 60, von denen eine sich an das p-leitende Substratgebiet 42 anschliesst und über das Fenster 59 mit der linken Verbindungsleitung 23 verbunden ist. Das andere Ende der Reihenschaltung dieser zwei Transistoren ist über ein Fenster 61 mit einer Verbindungsleitung 15 verbunden. Die zwei Transistoren sind mit Hilfe eines Fensters 62, das die Leiterbahn 53 überlappt und die auf beiden Seiten daran grenzenden Elektrodenzonen 60 teilweise freilegt, und eine Leiterbahn 63, die zu der zweiten Schicht von Leiterbahnen gehört und bis in dieses Fenster 62 reicht, in Reihe geschaltet.

In dem p-leitenden Substratgebiet 43 sind die Schalter 22 und 36 in Form von n-Kanal-Feldeffekttransistoren mit isolierter Gate-Elektrode vorgesehen. Das Substratgebiet 43 kann ein in der Spaltenrichtung sich erstreckendes durchgehendes Gebiet sein, in dem alle Schalter 22 und 36 für zwei Spalten von Gruppen von Speicherzellen untergebracht sein können. Über die Mitte dieses Gebietes 43 erstreckt sich die rechte Verbindungsleitung 23. Die Mittellinie dieser rechten Verbindungsleitung 23 kann eine Spiegelachse sein, wobei die in Fig. 2 zur linken Seite dieser Mittellinie angegebene Spalte von Gruppen von Speicherzellen auf der rechten Seite der Mittellinie gespiegelt wiederholt sein kann.

Die n-Kanaltransistoren 22 und 36 haben n-leitende Elektrodenzonen 64, wobei die mittlere Zone 64 der Reihenschaltung der beiden n-Kanaltransistoren über ein Fenster 65 sich an die Leiterspur 63 anschliesst. Am einen Ende dieser Reihenschaltung ist die betreffende Elektrodenzone 64 über ein Fenster 66 an eine Verbindungsleitung 15 angeschlossen. Am anderen Ende ist die betreffende Elektrodenzone 64 über ein Fenster 67 mit der rèchten Verbindungsleitung 23 verbunden.

Mit der Verbindung 68 ist auf schematische Weise angegeben, dass die linken und rechten Verbindungsleitungen 23 miteinander verbunden sind. Diesen Leitungen wird die Spannung Vp zugeführt. Den Leitungen 15 wird in dem selektierten Zustand die Spannung Vc und in dem nicht-selektierten Zustand die Spannung Vp zugeführt.

Das Substratgebiet 43 ist mit einem schematisch dargestellten Anschluss 69 versehen, dem eine negative Speisespannung Vee von beispielsweise etwa -10 V zugeführt wird. Das Substrat 41 hat einen schematisch dargestellten Anschluss 70 für eine positive Speisespannung Vdd von beispielsweise etwa +5 V.

Die übrigen, in Fig. 1 angegebenen Teile der Anordnung, wie die Dekoder 14, 25 und 33 und der Verstärker 31 können auf übliche Weise in demselben Halbleiterkörper 40 zusammen mit der Speichermatrix integriert werden. Vorzugsweise werden diese Teile in CMOS-Technik ausgebildet.

Die beschriebene Anordnung kann weiterhin auf übliche Weise betrieben werden. Weitere Einzelheiten hierzu können beispielsweise der bereits genannten niederländischen Patentanmeldung 8 200 756 entnommen werden.

Weiterhin kann die beschriebene Anordnung völlig auf übliche Weise hergestellt werden. U.a. kann das Verfahren ange5

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wandt werden, das in der genannten niederländischen Patentanmeldung 8 200 756 beschrieben wird, wobei die Siliziumnitridschicht 52, wie darin vorgeschlagen, in einzelne Teile aufgeteilt werden kann, die ausschliesslich unter den Torélektroden 11 über dem Kanalgebiet der Speichertransistoren liegen. Auch können die betreffenden dem Anbringen der ersten Schicht von Leiterbahnen vorhergehende Ätzbehandlung des Siliziumnitrids und die darauffolgende Oxydationsbehandlung übergangen werden, in welchem Fall eine durchlaufende Siliziumnitridschicht 52 erhalten wird.

Vollständigkeitshalber sei bemerkt, dass der Inhalt der bereits genannten niederländischen Patentanmeldung 8 200 756 und/oder der dieser Anmeldung entsprechenden Patentanmeldung in anderen Ländern durch diese Referenz als einen Teil der vorliegenden Patentanmeldung bildend betrachtet wird.

Es dürfte einleuchten, dass die vorliegende Erfindung sich nicht auf das beschrieben Ausführungsbeispiel beschränkt, sondern dass im Rahmen der Erfindung viele Varianten möglich sind. So können statt MNOS-Transistoren andere Speichertransistoren benutzt werden, die ein Dielektrikum aufweisen, das die Steuerelektrode von dem Halbleiterkörper trennt und worin in einer von der Steuerelektrode und dem Halbleiterkörper getrennten nichtleitenden Zwischenschicht Ladung eingefangen und darin gespeichert werden kann, wobei die Menge gespeicherter Ladung den Informationsinhalt der Speichertransistoren bestimmt. Die Zwischenschicht kann sich an und/oder in der Nähe der Grenzschicht zwischen zwei Isolierschichten unterschiedlicher Zusammenstellung befinden, wobei diese zwei Isolierschichten ausser aus Oxyd und Nitrid beispielsweise aus Siliziumoxyd und Aluminiumoxyd bestehen können. Auch kann bzw. können eine oder beide Isolierschichten Oxynitridschich-ten sein. Das Dielektrikum kann wie beschrieben, aus zwei aber auch aus mehr als zwei Schichten bestehen. Weiterhin kann auch auf andere Art und Weise ein Dielektrikum mit einer Zwischenschicht mit Fangzentren für Ladung verwirklicht werden, beispielsweise durch Einbau von Halbleiterteilchen oder von geeigneten Atomen und/oder Ionen.

In dem beschriebenen Beispiel sind alle zweiten Leiter 17, alle Substratgebiete der Speicherzellen und alle zweiten Zutrittstransistoren T3 an einer Seite miteinander und mit dem Punkt geeigneten Potentials verbunden. Es dürfe einleuchten, dass dies Vorteile bietet und beisielsweise die Packungsdichte fördert. Jedoch abhängig von u.a. dem Speichertransistortyp, der verwendet wird und von der gewünschten Organisation und Ansteuerung der Matrix können andere Formen nützlich sein. Vorzugsweise enthält die Verbindung zwischen den mit der zweiten Zutrittsleitung 19 steuerbaren Schaltern 22 und dem Punkt geeigneten Potentials mindestens für eine Spalte von Gruppen von Speicherzellen gemeinsame zweite Steuerleitungen 23. Weiterhin können die ersten und zweiten Leiter als erste bzw. zweite Bitleitung wirksam sein, wobei die zweiten Leiter als in der Spaltenrichtung sich erstreckende Leiterbahn ausgebildet sein können oder als ein einer Spalte von Speicherzellen gemeinsames Substratgebiet, worin die Transistoren dieser Spalte untergebracht sind. Vorzugsweise sind die zweiten Leiter einer Spalte von Gruppen von Speicherzellen jedoch miteinander verbunden und bilden sie eine einer derartigen Spalte gemeinsame Verbindungsleitung.

Wenn die Substratgebiete einer Spalte von Gruppen von Speicherzellen miteinander verbunden oder zueinander vereint werden, können diese miteinander verbundenen Substratgebiete oder kann dieses gemeinsame Substratgebiet beispielsweise als zweite Steuerleitung und/oder als gemeinsame Verbindungsleitung wirksam sein.

In dem Beispiel wird das geeignete Potential Vp den Substratgebieten 42 sowie den nicht-selektierten Steuerelektroden 11 zugeführt. Der Potentialunterschied an dem Dielektrikum der MNOS-Transistoren ist in dem nicht-selektierten Zustand dadurch gleich Null, womit die Möglichkeit einer unerwünschten Änderung bzw. eines Angriffes des Informationsinhaltes nicht-selektierter MNOS-Transistoren möglichst klein ist. Da das Befehlssignal Vc in dem Lesezustand gleich Vp ist, ist der Potentialunterschied an dem Dielektrikum in den nicht-selektierten MNOS-Transistoren auf denjenigen Wert beschränkt, der dieser Potentialunterschied in zum Lesen von Information selektierten MNOS-Transistoren hat.

Wie erwähnt, können Speichertransistoren jeden bekannten Typs verwendet werden. Dabei ist unter einem Speichertransistor jede Struktur zu verstehen, die eine Speicherstelle mit einem Halbleitergebiet und einer davon durch ein Dielektrikum getrennten Steuerelektrode hat und wobei in dem Dielektrikum Ladung gespeichert werden kann, entweder dadurch, dass in dem Dielektrikum eine sogenannte schwebende Elektrode vorgesehen ist, oder dadurch, dass in dem Dielektrikum eine Zwischenschicht vorhanden ist, in der Ladungsträger eingefangen und gespeichert werden können und wobei das Halbleitergebiet als Kanalgebiet in eine Feldeffekttransistorstruktur aufgenommen ist und die Schwellenspannung in dem Kanalgebiet mit der Menge gespeicherter Ladung veränderbar ist. Das Kanalgebiet kann unmittelbar an Source- und Drain-Elektrodenzonen der Feldeffekttransistorstruktur anschliessen, es kann sich auch an einem oder an beiden Enden an ein weiteres Kanalgebiet der Feldeffekttransistorstruktur anschliessen, das mit einer weiteren Gate-Elektrode steuerbar ist.

Mit dem zweiten Zutrittstransistor, dem mit der zweiten Zutrittsleitung steuerbaren Schalter und mit dem geeignet gewählten Potential wird in den nicht-selektierten Speicherzellen insbesondere der Potentialunterschied an dem Dielektrikum oder an dem Teil des Dielektrikums des Speichertransistors, durch den beim Schreiben und Löschen Ladungstransport stattfindet um den Informationsinhalt zu ändern, besser definiert und/oder begrenzt auf einen Wert, bei dem praktisch keine Änderung des Informationsinhaltes auftreten kann.

Die in dem Beispiel angegebenen Leitungstypen können vertauscht werden, wobei die angegebenen Spannungen auf entsprechende Weise angepasst werden. Als Halbleitermaterial kann statt Silizium auch Germanium oder eine Am-Bv-Verbindung verwendet werden.

Die als Feldisolierung wirksame Isolierschicht 47 kann mit Hilfe anderer üblicher Methoden als auch örtliche Oxydation erhalten werden oder auch durch eine andere Form der Feldisolierung ersetzt werden. Die Polysiliziumleiterbahnen 13, 53 und 19 können völlig oder teilweise durch Leiterbahnen eines geeigneten Metalles wie Molybdän oder eines geeigneten Metallsili-zids ersetzt werden.

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3 Blätter Zeichnungen

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   PATENTANSPRÜCHE

   1. Halbleiteranordnung mit einer Matrix von Speicherzellen, die in Zeilen und Spalten gegliedert sind, wobei jede Speicherzelle einen nicht-flüchtigen Speichertransistor und einen damit in Reihe liegenden Zutrittstransistor hat, wobei der Speichertransistor eine isolierte Steuerelektrode und der Zutrittstransistor eine isolierte Gate-Elektrode hat und wobei die Torelektroden der Zutrittstransistoren einer Zeile von Speicherzellen mit einer dieser Zeile gemeinsamen Zutrittsleitung verbunden sind und die Zutrittsleitungen mit einem Dekoder zum Ansteuern der Zutrittsleitungen mit Selektionssignalen verbunden sind, wobei die Zutrittstransistoren einer gewählten Zeile von Speicherzellen leitend sind, während die Zutrittstransistoren der übrigen Zeilen von Speicherzellen nicht-leitend sind und wobei jede Zeile von Speicherzellen aus mindestens zwei Gruppen von Speicherzellen besteht, wobei in jeder dieser Gruppen die isolierten Steuerelektroden miteinander und mittels eines mit der gemeinsamen Zutrittsleitung steuerbaren Schalters mit einer einer Spalte von Gruppen gemeinsamen Steuerleitung verbunden sind und wobei jede Speicherzelle an einem Ende der Reihenschaltung mit einem einer Spalte von Speicherzellen gemeinsamen ersten Leiter und am anderen Ende der Reihenschaltung mit einem mindestens einer Spalte von Speicherstellen gemeinsamen zweiten Leiter verbunden ist, dadurch gekennzeichnet, dass in jeder der Speicherzellen in der Reihenschaltung zwischen den ersten und zweiten Leitern (16 bzw. 17) ausser dem Speichertransistor (Tl) und dem genannten Zutrittstransistor (T2), der nachfolgend als erster Zutrittstransistor (T2) bezeichnet wird, ein zweiter Zutrittstransistor (T3) mit isiolierter Gate-Eletrode (18) vorhanden ist, wobei die Gate-Elektroden (18) der zweiten Zutrittstransistoren (T3) einer Zeile von Speicherzellen mit einer dieser Zeile gemeinsamen zweiten Zutrittsleitung (19) verbunden sind, wobei der Dekoder (14) Mittel enthält, um beim Schreiben und Löschen in jeder Zeile die ersten und zweiten Zutrittsleitungen (13 bzw. 19) mit zueinander komplementären Signalen anzusteuern und beim Lesen wenigstens in einer dazu gewählten Zeile die ersten und zweiten Zutrittsleitungen (13 bzw. 19) mit praktisch einander entsprechenden Signalen anzusteuern und wobei in jeder Gruppe (G 11,...) von Speicherzellen die isolierten Steuerelektroden (11) mittels eines über die zweite gemeinsame Zutrittsleitung (19) steuerbaren Schalters (22) mit einem Punkt geeigneten Potentials (Vp) verbunden sind, mit dem die Potentialunterschiede, die an den Speichertransistoren (Tl) auftreten, beschränkt werden können auf Werte, die kleiner oder höchstens vergleichbar sind mit den Werten, die in dem Lesezustand an dem Speichertransistor auftreten können.
2. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Verbindung zwischen den mit der zweiten Zutrittsleitung (19) steuerbaren Schaltern (22) und dem Punkt geeigneten Potentials (Vp) eine einer Spalte von Gruppen (Gli, G 21,...) Speicherzellen gemeinsame zweite Steuerleitung (23, 24) enthält.
3. 3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Verbindung zwischen den genannten Schaltern und dem Punkt geeigneten Potentials (Vp) für alle Gruppen von Speicherzellen gemeinsam ist.
4. 4. Halbleiteranordnung nach einem der Ansprüche 1, 2 oder 3, dadurch gekennzeichnet, dass die Transistoren der Speicherzellen in einem oder mehreren wenigstens einer Speicherzelle gemeinsamen Substratgebieten vorgesehen sind, wobei die Substratgebiete einer Spalte von Gruppen von Speicherzellen miteinander verbunden sind.
5. 5. Halbleiteranordnung nach einem der Ansprüche 1, 2, 3 oder 4, dadurch gekennzeichnet, dass die zweiten Leiter der Speicherzellen einer Spalte von Gruppen miteinander verbunden sind.
6. 6. Halbleiterano'rdnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, dass die Substratgebiete und die zweiten Leiter einer Spalte von Gruppen von Speicherzellen miteinander verbunden sind.
7. 7. Halbleiteranordnung nach Anspruch 4 oder 6, dadurch gekennzeichnet, dass die miteinander verbundenen Substratgebiete mit dem Punkt geeigneten Potentials verbunden sind.
8. 8. Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das geeignete Potential dem Potential praktisch entspricht, das in dem Lesezustand den Steuerelektroden der Speichertransistoren der zum Lesen selektierten Speicherzellen zugeführt wird.
9. 9. Halbleiteranordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass alle zweiten Leiter und alle Substratgebiete der Speicherzellen miteinander verbunden sind.
10. 10. Halbleiteranordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Speichertransistoren ein Dielektrikum haben, das die Steuerelektrode von dem Halbleiterkörper (40) trennt und worin in einer von der Steuerelektrode und dem Halbleiterkörper getrennten nicht-leitenden Zwischenschicht Ladung eingefangen und gespeichert werden kann, wobei die Menge gespeicherter Ladung den Informationsinhalt des Speichertransistors bestimmt.
11. 11. Halbleiteranordnung nach einem der Ansprüche 1 bis

    10, dadurch gekennzeichnet, dass die Steuerleitungen mit Mitteln verbunden sind, um eine Steuerleitung zu selektieren und derselben ein Befehlssignal zuzuführen und um nicht-selek-tierten Steuerleitungen das genannte geeignete Potential zuzuführen.
12. 12. Halbleiteranordnung nach einem der Ansprüche 1 bis

    11, dadurch gekennzeichnet, dass die mit den ersten und den zweiten Zutrittsleitungen steuerbaren Schalter als Übertragungsgatter ausgebildet sind.