JPH08129876A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08129876A JPH08129876A JP6265564A JP26556494A JPH08129876A JP H08129876 A JPH08129876 A JP H08129876A JP 6265564 A JP6265564 A JP 6265564A JP 26556494 A JP26556494 A JP 26556494A JP H08129876 A JPH08129876 A JP H08129876A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】
【目的】キャッシュ保持手段を備える半導体記憶装置に
対するアクセスにおけるキャッシュヒット率を向上させ
る。 【構成】行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏの各々を保
持し列アドレスＡＣの指定により選択されるレジスタ８
１１〜８１４を備える。センスアンプ５１１〜５１４の
各々が行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏの各々にそれ
ぞれ対応するサブワード線の各々の１行分のデータＸＬ
１，ＸＭ２，ＸＮ３，ＸＯ４を保持する。
対するアクセスにおけるキャッシュヒット率を向上させ
る。 【構成】行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏの各々を保
持し列アドレスＡＣの指定により選択されるレジスタ８
１１〜８１４を備える。センスアンプ５１１〜５１４の
各々が行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏの各々にそれ
ぞれ対応するサブワード線の各々の１行分のデータＸＬ
１，ＸＭ２，ＸＮ３，ＸＯ４を保持する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に行単位のデータを一時保持して動作するキャッシュ
保持手段を備える半導体記憶装置に関する。
特に行単位のデータを一時保持して動作するキャッシュ
保持手段を備える半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置は、メインメモ
リである低速大容量のＤＲＡＭのアクセスの高速化のた
め、このＤＲＡＭの行単位のデータを一時保持する高速
小容量のレジスタやバイポーラＲＡＭなどから成るバッ
ファメモリすなわちキャッシュメモリを備える。また、
高価なキャッシュメモリを備える代りに、ＤＲＡＭのペ
ージモードやスタテイックコラムモード等の高速アクセ
ス機構を利用して簡易なキャッシュメモリの代替とする
ものもある。以下にこれらキャッシュメモリおよびその
代替手段をキャッシュ保持手段と呼ぶ。
リである低速大容量のＤＲＡＭのアクセスの高速化のた
め、このＤＲＡＭの行単位のデータを一時保持する高速
小容量のレジスタやバイポーラＲＡＭなどから成るバッ
ファメモリすなわちキャッシュメモリを備える。また、
高価なキャッシュメモリを備える代りに、ＤＲＡＭのペ
ージモードやスタテイックコラムモード等の高速アクセ
ス機構を利用して簡易なキャッシュメモリの代替とする
ものもある。以下にこれらキャッシュメモリおよびその
代替手段をキャッシュ保持手段と呼ぶ。
【０００３】このキャッシュ保持手段はＣＰＵが必要と
しそうな行アドレス単位のデータ（キャッシュデータ）
をメインメモリからコピーして保持し、ＣＰＵのメモリ
アクセス時のアドレスのデータが上記キャッシュデータ
と一致すると、すなわちキャッシュヒットすると、ＣＰ
Ｕは高速のキャッシュ保持手段のアクセス時間でこのキ
ャッシュデータを取込む。一方、上記メモリアクセス時
のアドレスのデータが上記キャッシュデータと不一致
（キャッシュミス）の場合は、ＣＰＵはメインメモリか
ら通常のメモリアクセスサイクルで所要のデータを取込
む。したがって、キャッシュヒット時にはキャッシュミ
ス時と比較して高速にアクセスを実行できる。
しそうな行アドレス単位のデータ（キャッシュデータ）
をメインメモリからコピーして保持し、ＣＰＵのメモリ
アクセス時のアドレスのデータが上記キャッシュデータ
と一致すると、すなわちキャッシュヒットすると、ＣＰ
Ｕは高速のキャッシュ保持手段のアクセス時間でこのキ
ャッシュデータを取込む。一方、上記メモリアクセス時
のアドレスのデータが上記キャッシュデータと不一致
（キャッシュミス）の場合は、ＣＰＵはメインメモリか
ら通常のメモリアクセスサイクルで所要のデータを取込
む。したがって、キャッシュヒット時にはキャッシュミ
ス時と比較して高速にアクセスを実行できる。
【０００４】コンピュータシステムの性能改善には、メ
モリアクセスに対するキャッシュヒットの割合であるキ
ャッシュヒット率の向上が重要である。このキャッシュ
ヒット率の向上は、一般にキャッシュ保持手段に対して
独立なキャッシュデータブロックの数つまりエントリ数
を増加させることにより可能となる。
モリアクセスに対するキャッシュヒットの割合であるキ
ャッシュヒット率の向上が重要である。このキャッシュ
ヒット率の向上は、一般にキャッシュ保持手段に対して
独立なキャッシュデータブロックの数つまりエントリ数
を増加させることにより可能となる。
【０００５】上記エントリ数の増加を目的とする特開平
３−２１２８９号公報（文献１）記載の半導体記憶装置
は、行デコーダに対応するセンスアンプ単位にキャッシ
ュ保持手段を設けることによりエントリ数を増加させて
いる。
３−２１２８９号公報（文献１）記載の半導体記憶装置
は、行デコーダに対応するセンスアンプ単位にキャッシ
ュ保持手段を設けることによりエントリ数を増加させて
いる。
【０００６】また高集積度化大容量化などのＤＲＡＭ技
術の進歩にともなう微細化の進展によって、メモリセル
構造についてもメモリ行アドレス選択線（以下ワード
線）を主ワード線とサブワード線とから成る構成とする
ことにより、アクセスの高速化に対応している。
術の進歩にともなう微細化の進展によって、メモリセル
構造についてもメモリ行アドレス選択線（以下ワード
線）を主ワード線とサブワード線とから成る構成とする
ことにより、アクセスの高速化に対応している。
【０００７】一般的なこの種の半導体記憶装置は、キャ
ッシュ保持手段を含むメモリ回路と、上記メモリ回路に
対スするアドレスおよびセレクト信号を供給するメモリ
コントローラと、データバスとを備える。動作について
説明すると、上記メモリコントローラは上記メモリ回路
に対してアドレスとセレクト信号とを供給し、上記メモ
リ回路は供給を受けた上記アドレスとキャッシュ保持手
段の保持データの行アドレスとを比較し、一致すれば上
記保持データを上記データバスに出力するとともに対応
の応答信号を上記メモリコントローラに出力する。もし
ア上記ドレスと上記保持データの行アドレスとが不一致
であれば、上記メモリ回路は通常のメモリアクセスでメ
モリセルデータをアクセスしたのち、読出データをデー
タバスに出力するとともに応答信号をメモリコントロー
ラに出力する。
ッシュ保持手段を含むメモリ回路と、上記メモリ回路に
対スするアドレスおよびセレクト信号を供給するメモリ
コントローラと、データバスとを備える。動作について
説明すると、上記メモリコントローラは上記メモリ回路
に対してアドレスとセレクト信号とを供給し、上記メモ
リ回路は供給を受けた上記アドレスとキャッシュ保持手
段の保持データの行アドレスとを比較し、一致すれば上
記保持データを上記データバスに出力するとともに対応
の応答信号を上記メモリコントローラに出力する。もし
ア上記ドレスと上記保持データの行アドレスとが不一致
であれば、上記メモリ回路は通常のメモリアクセスでメ
モリセルデータをアクセスしたのち、読出データをデー
タバスに出力するとともに応答信号をメモリコントロー
ラに出力する。
【０００８】文献１記載の従来の半導体記憶装置のメモ
リ回路をブロックで示す図９を参照すると、この図に示
す従来の半導体記憶装置は、行単位すなわち主ワード線
単位で分割されたメモリセルのブロック１〜４と、セン
スアンプ群５１〜５４と、列デコーダ６と、行デコーダ
群７と、キャッシュメモリであるレジスタ群８と、キャ
ッシュヒット時にセンスアンプ５に対する直接アクセス
をまたキャッシュミス時にメモリセルアレイ１の直接ア
クセスをそれぞれ行うコントロール回路１０とを備え
る。
リ回路をブロックで示す図９を参照すると、この図に示
す従来の半導体記憶装置は、行単位すなわち主ワード線
単位で分割されたメモリセルのブロック１〜４と、セン
スアンプ群５１〜５４と、列デコーダ６と、行デコーダ
群７と、キャッシュメモリであるレジスタ群８と、キャ
ッシュヒット時にセンスアンプ５に対する直接アクセス
をまたキャッシュミス時にメモリセルアレイ１の直接ア
クセスをそれぞれ行うコントロール回路１０とを備え
る。
【０００９】ブロック１〜４の各々は、さらにサブワー
ド線に対応して列方向に分割されそれぞれサブブロック
１１〜１４，２１〜２４，３１〜３４，４１〜４４から
成る。
ド線に対応して列方向に分割されそれぞれサブブロック
１１〜１４，２１〜２４，３１〜３４，４１〜４４から
成る。
【００１０】行デコーダ群７は、ブロック１〜４の各々
に対応する行デコーダ７１〜７４から成り、行アドレス
にしたがってブロック１〜４の各々に対応する主ワード
線Ｘを駆動する。
に対応する行デコーダ７１〜７４から成り、行アドレス
にしたがってブロック１〜４の各々に対応する主ワード
線Ｘを駆動する。
【００１１】センスアンプ群５１〜５４はブロック１〜
４の各々のサブブロック１１〜１４，２１〜２４，３１
〜３４，４１〜４４の各々にそれぞれ対応している。こ
れらセンスアンプ群５１〜５４の各々のセンスアンプ
（後述）は各々のセルのセルデータを増幅・保持し、列
デコーダ６により列アドレス信号ＡＣの供給に応答して
選択され、入出力回路（図示せず）とデータの授受を行
う。
４の各々のサブブロック１１〜１４，２１〜２４，３１
〜３４，４１〜４４の各々にそれぞれ対応している。こ
れらセンスアンプ群５１〜５４の各々のセンスアンプ
（後述）は各々のセルのセルデータを増幅・保持し、列
デコーダ６により列アドレス信号ＡＣの供給に応答して
選択され、入出力回路（図示せず）とデータの授受を行
う。
【００１２】レジスタ群８はブロック１〜４の各々に対
応するレジスタ８１〜８４から成り、各ブロックに対し
て最後にアクセスされた行アドレスを保持する。
応するレジスタ８１〜８４から成り、各ブロックに対し
て最後にアクセスされた行アドレスを保持する。
【００１３】コントロール回路１０は、外部からの入力
行アドレス（以下外部行アドレス）とレジスタアドレス
とを管理し、外部行アドレスがレジスタ８の保持アドレ
スと一致した場合、すなわちキャッシュヒット時にはセ
ンスアンプ群５１〜５４に対する直接読出しまたは書込
みを行い、不一致すなわちキャッシュミス時の場合は、
センスアンプ群５１〜５４をプリチャージして外部行ア
ドレス指定のメモリセルをアクセスするとともに対応の
レジスタを外部行アドレスの値に書換える。
行アドレス（以下外部行アドレス）とレジスタアドレス
とを管理し、外部行アドレスがレジスタ８の保持アドレ
スと一致した場合、すなわちキャッシュヒット時にはセ
ンスアンプ群５１〜５４に対する直接読出しまたは書込
みを行い、不一致すなわちキャッシュミス時の場合は、
センスアンプ群５１〜５４をプリチャージして外部行ア
ドレス指定のメモリセルをアクセスするとともに対応の
レジスタを外部行アドレスの値に書換える。
【００１４】以下ブロック１を代表として細部の構成お
よび動作を説明する。
よび動作を説明する。
【００１５】この主ワード線とサブワード線とを含むワ
ード線の回路図を示す図１０（Ａ）を参照してワード線
の構成について説明すると、このワード線は行デコーダ
７１から供給される主ワード信号Ｘｋの伝送線路である
主ワード線ＸＫと、主ワード信号Ｘｋの供給を受けサブ
ブロック１１〜１４の各々に対してサブブロックの選択
信号φａ〜φｄ対応のサブワード信号ｋａ〜ｋｄをそれ
ぞれ出力する同一構成のセレクタ１４１〜１４４と、セ
レクタ１４１〜１４４の各々からのサブワード信号ｋａ
〜ｋｄをそれぞれ伝送するサブワード線Ｋａ〜Ｋｄとを
含む。
ード線の回路図を示す図１０（Ａ）を参照してワード線
の構成について説明すると、このワード線は行デコーダ
７１から供給される主ワード信号Ｘｋの伝送線路である
主ワード線ＸＫと、主ワード信号Ｘｋの供給を受けサブ
ブロック１１〜１４の各々に対してサブブロックの選択
信号φａ〜φｄ対応のサブワード信号ｋａ〜ｋｄをそれ
ぞれ出力する同一構成のセレクタ１４１〜１４４と、セ
レクタ１４１〜１４４の各々からのサブワード信号ｋａ
〜ｋｄをそれぞれ伝送するサブワード線Ｋａ〜Ｋｄとを
含む。
【００１６】セレクタ１４１〜１４４の各々に対して選
択信号φａ〜φｄが供給され、それぞれの４本のサブワ
ード線Ｋａ〜Ｋｄのうちの１本を選択する。また、セレ
クタ１４１〜１４４はセレクタ非活性化信号Ｘｒの供給
に応答してサブワード線Ｋａ〜Ｋｄのレベルを非活性化
レベルとする。
択信号φａ〜φｄが供給され、それぞれの４本のサブワ
ード線Ｋａ〜Ｋｄのうちの１本を選択する。また、セレ
クタ１４１〜１４４はセレクタ非活性化信号Ｘｒの供給
に応答してサブワード線Ｋａ〜Ｋｄのレベルを非活性化
レベルとする。
【００１７】セレクタ１４１の構成を回路図で示す図１
０（Ｂ）を参照すると、このセレクタ１４１は、主ワー
ド信号Ｘｋがそれぞれ供給され選択信号φａ〜φｄの各
々の（活性化レベルの）供給に応答してサブワード信号
ｋａ〜ｋｄの各々を発生する同一構成のサブワード出力
回路４１〜４４を備える。
０（Ｂ）を参照すると、このセレクタ１４１は、主ワー
ド信号Ｘｋがそれぞれ供給され選択信号φａ〜φｄの各
々の（活性化レベルの）供給に応答してサブワード信号
ｋａ〜ｋｄの各々を発生する同一構成のサブワード出力
回路４１〜４４を備える。
【００１８】サブワード出力回路４１は、ソースを主ワ
ード線ＸＫにゲートを電源にドレインをトランジスタＱ
１２のゲートにそれぞれ接続したＮチャネル型のトラン
ジスタＱ１１と、ドレインに信号φ１の供給を受けソー
スをサブワード線Ｋ１に接続したＮチャネル型のトラン
ジスタＱ１２と、ドレインをサブワード線Ｋ１に接続し
ゲートに信号ＸＲの供給を受けソースを接地したＮチャ
ネル型のトランジスタＱ１３とを備える。
ード線ＸＫにゲートを電源にドレインをトランジスタＱ
１２のゲートにそれぞれ接続したＮチャネル型のトラン
ジスタＱ１１と、ドレインに信号φ１の供給を受けソー
スをサブワード線Ｋ１に接続したＮチャネル型のトラン
ジスタＱ１２と、ドレインをサブワード線Ｋ１に接続し
ゲートに信号ＸＲの供給を受けソースを接地したＮチャ
ネル型のトランジスタＱ１３とを備える。
【００１９】同様に、サブワード出力回路４２，４３，
４４の各々は、サブワード線Ｋｂ，Ｋｃ，Ｋｄの各々と
サブブロック選択信号φｂ，φｃ，φｄの各々にそれぞ
れ対応する同様の回路で構成されている。
４４の各々は、サブワード線Ｋｂ，Ｋｃ，Ｋｄの各々と
サブブロック選択信号φｂ，φｃ，φｄの各々にそれぞ
れ対応する同様の回路で構成されている。
【００２０】以後セレクタ１４１〜１４４により選択さ
れるサブワード線（以下選択サブワード線）Ｋａ〜Ｋｄ
はメモリ全体で必ず一本のみであるため、説明の便宜上
選択サブワード線に対応するメモリのサブブロックに対
する選択信号を選択信号φａ〜φｄのうちの一つを代表
して選択信号φと省略する。また、この選択信号φはサ
ブブロック１１〜１４，２１〜２４，３１〜３４，４１
〜４４の各々のサブワード信号にそれぞれ対応してφ１
〜φ４とする。
れるサブワード線（以下選択サブワード線）Ｋａ〜Ｋｄ
はメモリ全体で必ず一本のみであるため、説明の便宜上
選択サブワード線に対応するメモリのサブブロックに対
する選択信号を選択信号φａ〜φｄのうちの一つを代表
して選択信号φと省略する。また、この選択信号φはサ
ブブロック１１〜１４，２１〜２４，３１〜３４，４１
〜４４の各々のサブワード信号にそれぞれ対応してφ１
〜φ４とする。
【００２１】行デコーダ７１とセンスアンプ群５１との
組とブロック１との関係を示す図１２を参照すると、こ
のブロック１は上述のようにセレクタ１４１〜１４４の
各々に対応して分割したサブブロック１１〜１４から成
り、行デコーダ７１の出力である主ワード信号Ｘｋが各
サブブロック１１〜１４に供給されたサブワード選択信
号φ１〜φ４に応答してセレクタ１４１〜１４４が選択
したサブワード信号として対応のサブブロック１１〜１
４の１つに供給される。センスアンプ群５１はサブブロ
ック１１〜１４の各々に対応するセンスアンプ５１１〜
５１４を備える。
組とブロック１との関係を示す図１２を参照すると、こ
のブロック１は上述のようにセレクタ１４１〜１４４の
各々に対応して分割したサブブロック１１〜１４から成
り、行デコーダ７１の出力である主ワード信号Ｘｋが各
サブブロック１１〜１４に供給されたサブワード選択信
号φ１〜φ４に応答してセレクタ１４１〜１４４が選択
したサブワード信号として対応のサブブロック１１〜１
４の１つに供給される。センスアンプ群５１はサブブロ
ック１１〜１４の各々に対応するセンスアンプ５１１〜
５１４を備える。
【００２２】動作タイムチャートを示す図１２を併せて
参照して従来の半導体記憶装置の動作を説明すると、セ
ンスアンプ群５１は対応するブロック１に対して最後に
アクセスされた行アドレスのデータを保持している。コ
ントロール回路１０により供給された外部アドレスが対
応の行デコーダ７１のセンスアンプ群５１に保持されて
いない場合、コントロール回路１０はセンスアンプ群５
１と対応のビット線電位ｖＢをプリチャージ状態とす
る。次に、新たに主ワード信号Ｘｋを高レベルとし、各
サブワード線Ｋ１〜Ｋ４に対応して選択信号φ１〜φ４
を順次上昇させ、センスアンプ５１１〜５１４の各々に
それぞれ主ワード線ＸＫに対応したセルのデータを読出
すことにより１行分のデータをセンスアンプ群５１に保
持させる。
参照して従来の半導体記憶装置の動作を説明すると、セ
ンスアンプ群５１は対応するブロック１に対して最後に
アクセスされた行アドレスのデータを保持している。コ
ントロール回路１０により供給された外部アドレスが対
応の行デコーダ７１のセンスアンプ群５１に保持されて
いない場合、コントロール回路１０はセンスアンプ群５
１と対応のビット線電位ｖＢをプリチャージ状態とす
る。次に、新たに主ワード信号Ｘｋを高レベルとし、各
サブワード線Ｋ１〜Ｋ４に対応して選択信号φ１〜φ４
を順次上昇させ、センスアンプ５１１〜５１４の各々に
それぞれ主ワード線ＸＫに対応したセルのデータを読出
すことにより１行分のデータをセンスアンプ群５１に保
持させる。
【００２３】これにより常に最近のアクセスデータの近
傍のデータがセンスアンプ群に保持されて高速アクセス
が可能となるため、性能が向上する。
傍のデータがセンスアンプ群に保持されて高速アクセス
が可能となるため、性能が向上する。
【００２４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、キャッシュ保持手段が独立に保持できるキ
ャッシュデータの大きさは行デコーダの１アクセスの読
出データすなわちワード単位の大きさとなる構成である
ため、データの大きさが上記ワードより小さく分散保持
可能なデータに対しても同一のエントリとせざるを得な
いなど自由度が小さく、エントリ数向上による性能向上
が難しいという欠点があった。
記憶装置は、キャッシュ保持手段が独立に保持できるキ
ャッシュデータの大きさは行デコーダの１アクセスの読
出データすなわちワード単位の大きさとなる構成である
ため、データの大きさが上記ワードより小さく分散保持
可能なデータに対しても同一のエントリとせざるを得な
いなど自由度が小さく、エントリ数向上による性能向上
が難しいという欠点があった。
【００２５】また、キャッシュ保持手段のデータ保持が
行デコーダ毎であるため特別な保持手段を追加すること
なく列方向の複数の独立データの保持機能を持たせるこ
とができないという欠点があった。
行デコーダ毎であるため特別な保持手段を追加すること
なく列方向の複数の独立データの保持機能を持たせるこ
とができないという欠点があった。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、各々が情報を記憶するメモリセルを行および列状に
配列して成り行アドレスおよび列アドレスを指定するこ
とにより前記情報の入出力を行うメモリセルアレイを予
め定めた第１の数の行毎に分割して成る複数のメモリセ
ルブロックを含み、前記メモリセルブロックがこのメモ
リセルブロックをさらに列方向に予め定めた第２の数で
分割したサブブロックと、前記第１の数の行の各々の行
アドレス対応する第１の数の主ワード線と、前記第２の
数のサブブロックに対応して前記主ワード線を分割した
第２の数のサブワード線と、前記サブブロックを選択す
るサブブロック選択信号の供給に応答して前記サブワー
ド線を選択するサブワード線選択手段と、予め指定した
選択行アドレス対応の前記主ワード線の１行分のメモリ
セルの情報であるキャッシュデータを保持するキャッシ
ュ保持手段とを備え、外部から指定した外部行アドレス
と前記選択行アドレスとが一致したとき前記キャッシュ
保持手段に対して前記キャッシュデータの読出しまたは
書込を行う半導体記憶装置において、前記第１の数の行
アドレスの各々を保持し前記サブブロック選択信号に連
動して選択的に保持内容を出力する第１の数の行アドレ
ス保持手段を備え、前記キャッシュ保持手段が前記メモ
リセルブロックの前記第１の数の行アドレスにそれぞれ
対応する前記サブワード線の各々に対応するサブブロッ
クの１行分の情報である前記第２の数のサブ行データを
保持することを特徴とするものである。
は、各々が情報を記憶するメモリセルを行および列状に
配列して成り行アドレスおよび列アドレスを指定するこ
とにより前記情報の入出力を行うメモリセルアレイを予
め定めた第１の数の行毎に分割して成る複数のメモリセ
ルブロックを含み、前記メモリセルブロックがこのメモ
リセルブロックをさらに列方向に予め定めた第２の数で
分割したサブブロックと、前記第１の数の行の各々の行
アドレス対応する第１の数の主ワード線と、前記第２の
数のサブブロックに対応して前記主ワード線を分割した
第２の数のサブワード線と、前記サブブロックを選択す
るサブブロック選択信号の供給に応答して前記サブワー
ド線を選択するサブワード線選択手段と、予め指定した
選択行アドレス対応の前記主ワード線の１行分のメモリ
セルの情報であるキャッシュデータを保持するキャッシ
ュ保持手段とを備え、外部から指定した外部行アドレス
と前記選択行アドレスとが一致したとき前記キャッシュ
保持手段に対して前記キャッシュデータの読出しまたは
書込を行う半導体記憶装置において、前記第１の数の行
アドレスの各々を保持し前記サブブロック選択信号に連
動して選択的に保持内容を出力する第１の数の行アドレ
ス保持手段を備え、前記キャッシュ保持手段が前記メモ
リセルブロックの前記第１の数の行アドレスにそれぞれ
対応する前記サブワード線の各々に対応するサブブロッ
クの１行分の情報である前記第２の数のサブ行データを
保持することを特徴とするものである。
【００２７】
【実施例】次に、本発明の実施例を図９と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通のメモリセルのブロック１〜４
と、センスアンプ群５１〜５４と、列デコーダ６と、行
デコーダ群７と、コントロール回路１０とに加えて、レ
ジスタ群８の代りにサブワード線Ｋ１〜Ｋ４にそれぞれ
対応する各ブロック当り４個のレジスタ８１１〜８１
４，８２１〜８２４，８３１〜８３４，８４１〜８４４
を有するレジスタ群８０と、列アドレスＡＣの供給に応
答してこれらレジスタを選択するセレクタ９とを備え
る。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通のメモリセルのブロック１〜４
と、センスアンプ群５１〜５４と、列デコーダ６と、行
デコーダ群７と、コントロール回路１０とに加えて、レ
ジスタ群８の代りにサブワード線Ｋ１〜Ｋ４にそれぞれ
対応する各ブロック当り４個のレジスタ８１１〜８１
４，８２１〜８２４，８３１〜８３４，８４１〜８４４
を有するレジスタ群８０と、列アドレスＡＣの供給に応
答してこれらレジスタを選択するセレクタ９とを備え
る。
【００２８】次に、図１および各ブロックを代表するブ
ロック１のセンスアンプとの関係を示す図２を参照して
本実施例の動作について説明すると、サブブロック１
１，１２，１３，および１４の各々はセレクタ１４１〜
１４４に対するサブブロック選択信号φ１〜φ４の各々
の制御によりそれぞれ主ワード線ＸＬ，ＸＭ，ＸＮ，お
よびＸＯの各々に対応するサブワード線のデータＸＬ
１，ＸＭ２，ＸＮ３，およびＸＯ４をセンスアンプ５１
１，５１２，５１３，および５１４の各々にてそれぞれ
保持する。一方、レジスタ８１１，８１２，８１３，お
よび８１４の各々はそれぞれ主ワード線ＸＬ，ＸＭ，Ｘ
Ｎ，およびＸＯの各々に対応するアドレスＸｌ，Ｘｍ，
Ｘｎ，およびＸｏを格納する。
ロック１のセンスアンプとの関係を示す図２を参照して
本実施例の動作について説明すると、サブブロック１
１，１２，１３，および１４の各々はセレクタ１４１〜
１４４に対するサブブロック選択信号φ１〜φ４の各々
の制御によりそれぞれ主ワード線ＸＬ，ＸＭ，ＸＮ，お
よびＸＯの各々に対応するサブワード線のデータＸＬ
１，ＸＭ２，ＸＮ３，およびＸＯ４をセンスアンプ５１
１，５１２，５１３，および５１４の各々にてそれぞれ
保持する。一方、レジスタ８１１，８１２，８１３，お
よび８１４の各々はそれぞれ主ワード線ＸＬ，ＸＭ，Ｘ
Ｎ，およびＸＯの各々に対応するアドレスＸｌ，Ｘｍ，
Ｘｎ，およびＸｏを格納する。
【００２９】本実施例の動作タイムチャートである図３
を併せて参照すると、まず（Ａ）に示すように、センス
アンプ５１１をプリチャージ状態とし、新たなアドレス
アクセスに備える。次に、主ワード線ＸＬに供給する主
ワード信号Ｘｌおよび選択信号φ１の各々を高レベルす
なわち活性化した後、センスアンプ５１１を活性化して
データを取込む。次に、信号Ｘｌ，φ１を非活性化のた
め低レベルにする。これによりセンスアンプ５１１に主
ワード線ＸＬ対応のサブブロック１１のサブワード線の
データＸＬ１が保持される。次に（Ｂ）に示すように、
センスアンプ５１２をプリチャージ状態とし、上記と同
様に、主ワード信号Ｘｍ，選択信号φ２の各々およびセ
ンスアンプ５１２の活性化によるデータの取込み、次い
で信号Ｘｍ，φ２の非活性化によりセンスアンプ５１２
に主ワード線ＸＭ対応のサブブロック１２のサブワード
線のデータＸＭ２が保持される。次に（Ｃ）に示すよう
に、同様にして、主ワード信号Ｘｎ，選択信号φ３の各
々の活性化，非活性化の制御によりセンスアンプ５１３
に主ワード線ＸＮ対応のサブブロック１３のサブワード
線のデータＸＮ３が保持される。次に（Ｄ）に示すよう
に、同様にして、主ワード信号Ｘｏ，選択信号φ４の各
々の活性化，非活性化の制御によりセンスアンプ５１４
に主ワード線ＸＯ対応のサブブロック１４のサブワード
線のデータＸＯ４が保持される。
を併せて参照すると、まず（Ａ）に示すように、センス
アンプ５１１をプリチャージ状態とし、新たなアドレス
アクセスに備える。次に、主ワード線ＸＬに供給する主
ワード信号Ｘｌおよび選択信号φ１の各々を高レベルす
なわち活性化した後、センスアンプ５１１を活性化して
データを取込む。次に、信号Ｘｌ，φ１を非活性化のた
め低レベルにする。これによりセンスアンプ５１１に主
ワード線ＸＬ対応のサブブロック１１のサブワード線の
データＸＬ１が保持される。次に（Ｂ）に示すように、
センスアンプ５１２をプリチャージ状態とし、上記と同
様に、主ワード信号Ｘｍ，選択信号φ２の各々およびセ
ンスアンプ５１２の活性化によるデータの取込み、次い
で信号Ｘｍ，φ２の非活性化によりセンスアンプ５１２
に主ワード線ＸＭ対応のサブブロック１２のサブワード
線のデータＸＭ２が保持される。次に（Ｃ）に示すよう
に、同様にして、主ワード信号Ｘｎ，選択信号φ３の各
々の活性化，非活性化の制御によりセンスアンプ５１３
に主ワード線ＸＮ対応のサブブロック１３のサブワード
線のデータＸＮ３が保持される。次に（Ｄ）に示すよう
に、同様にして、主ワード信号Ｘｏ，選択信号φ４の各
々の活性化，非活性化の制御によりセンスアンプ５１４
に主ワード線ＸＯ対応のサブブロック１４のサブワード
線のデータＸＯ４が保持される。
【００３０】以上の動作により、センスアンプ５１１〜
５１４の各々にそれぞれ独立した４組の行アドレスＸ
ｌ，Ｘｍ，Ｘｎ，Ｘｏに対応するデータＸＬ１，ＸＭ
２，ＸＮ３，ＸＯ４が保持されることになる。
５１４の各々にそれぞれ独立した４組の行アドレスＸ
ｌ，Ｘｍ，Ｘｎ，Ｘｏに対応するデータＸＬ１，ＸＭ
２，ＸＮ３，ＸＯ４が保持されることになる。
【００３１】次に、本発明の第２の実施例を特徴ずける
ブロック１Ａを図２のブロック１と共通の構成要素には
共通の参照文字／数字を付して同様にブロックで示す図
４を参照すると、この図に示す本実施例の半導体記憶装
置の上述の第１の実施例との相違点は、行デコーダ７１
を共有するセンスアンプ５１１〜５１４対応のサブブロ
ック１１〜１４の各々に対して、センスアンプ５１１〜
５１４の保持データを一時保持するキャッシュメモリ１
１１〜１１４の各々と、これらキャッシュメモリ１１１
〜１１４対応の後述の信号β１により駆動される主ワー
ド線ＸＢとこの主ワード線ＸＢに対応する１つのサブワ
ード線とを付加して備えることである。
ブロック１Ａを図２のブロック１と共通の構成要素には
共通の参照文字／数字を付して同様にブロックで示す図
４を参照すると、この図に示す本実施例の半導体記憶装
置の上述の第１の実施例との相違点は、行デコーダ７１
を共有するセンスアンプ５１１〜５１４対応のサブブロ
ック１１〜１４の各々に対して、センスアンプ５１１〜
５１４の保持データを一時保持するキャッシュメモリ１
１１〜１１４の各々と、これらキャッシュメモリ１１１
〜１１４対応の後述の信号β１により駆動される主ワー
ド線ＸＢとこの主ワード線ＸＢに対応する１つのサブワ
ード線とを付加して備えることである。
【００３２】図２の他のブロック２〜４についても本実
施例では同様の構成のブロック２Ａ〜４Ａに代る。
施例では同様の構成のブロック２Ａ〜４Ａに代る。
【００３３】次に、本実施例のタイムチャートを示す図
５を参照して本実施例の基本動作を説明すると、まず
（Ａ）に示すように、行アドレスＸにアクセスを実行す
るため、センスアンプ５１１がプリチャージされる。こ
の時サブブロック１１Ａのデータは任意のデータである
と仮定する。つづいて主ワード線Ｘ，選択信号φの各々
を活性化し、センスアンプ５１１を活性化する。これに
より第１の実施例と同様に、センスアンプ５１１にはサ
ブワード線対応のデータが取込れ保持される。次に、信
号φ，主ワード線Ｘを非活性化する。その後信号βを活
性化し、キャッシュメモリ１１１にセンスアンプ５１１
のデータを取込み保持させ、信号βを非活性化する。
５を参照して本実施例の基本動作を説明すると、まず
（Ａ）に示すように、行アドレスＸにアクセスを実行す
るため、センスアンプ５１１がプリチャージされる。こ
の時サブブロック１１Ａのデータは任意のデータである
と仮定する。つづいて主ワード線Ｘ，選択信号φの各々
を活性化し、センスアンプ５１１を活性化する。これに
より第１の実施例と同様に、センスアンプ５１１にはサ
ブワード線対応のデータが取込れ保持される。次に、信
号φ，主ワード線Ｘを非活性化する。その後信号βを活
性化し、キャッシュメモリ１１１にセンスアンプ５１１
のデータを取込み保持させ、信号βを非活性化する。
【００３４】メモリセルは一定の周期でリフレッシュさ
れる必要がある。このためリフレッシュ要求があると、
（Ｂ）に示すように、センスアンプ５１１のプリチャー
ジ後、リフレッシュ用の主ワード線Ｘｒｅｔ，選択信号
φを活性化し、さらにセンスアンプ５１１を活性化しメ
モリセルのリフレッシュを実行する。このリフレッシュ
の実行の結果、センスアンプ５１１の保持データは主ワ
ード線Ｘアドレスのデータと異なるリフレッシュアドレ
スのデータとなり、動作上無意味なデータとなってい
る。
れる必要がある。このためリフレッシュ要求があると、
（Ｂ）に示すように、センスアンプ５１１のプリチャー
ジ後、リフレッシュ用の主ワード線Ｘｒｅｔ，選択信号
φを活性化し、さらにセンスアンプ５１１を活性化しメ
モリセルのリフレッシュを実行する。このリフレッシュ
の実行の結果、センスアンプ５１１の保持データは主ワ
ード線Ｘアドレスのデータと異なるリフレッシュアドレ
スのデータとなり、動作上無意味なデータとなってい
る。
【００３５】一方キャッシュメモリ１１１はこの間も主
ワード線Ｘアドレスのデータを保持しつづける。
ワード線Ｘアドレスのデータを保持しつづける。
【００３６】上記リフレッシュの完了後、再度センスア
ンプ５１をプリチャージし、（Ｃ），（Ｄ）に示すよう
に、信号β，φを活性化したのち、センスアンプ５１１
を活性化することによりキャッシュメモリ１１１のデー
タが再びセンスアンプ５１１に読出され利用可能とな
る。また同時にセルのデータも再読出しが実行されリフ
レッシュされる。このあと信号βは非活性化されキャッ
シュメモリ１１１は主ワード線のデータを保持しつづけ
る。
ンプ５１をプリチャージし、（Ｃ），（Ｄ）に示すよう
に、信号β，φを活性化したのち、センスアンプ５１１
を活性化することによりキャッシュメモリ１１１のデー
タが再びセンスアンプ５１１に読出され利用可能とな
る。また同時にセルのデータも再読出しが実行されリフ
レッシュされる。このあと信号βは非活性化されキャッ
シュメモリ１１１は主ワード線のデータを保持しつづけ
る。
【００３７】キュッシュメモリ１１１はダイナミック型
セルで構成しても、センスアンプのリフレッシュに対応
して上記再読出し・リフレッシュを実行することにより
データ保持時間等の動作性能をスターテイック型セルと
同等にできる。
セルで構成しても、センスアンプのリフレッシュに対応
して上記再読出し・リフレッシュを実行することにより
データ保持時間等の動作性能をスターテイック型セルと
同等にできる。
【００３８】このように、本実施例では、行デコーダの
アクセスアドレスとは無関係にリフレッシュによるセン
スアンプデータの再読出しが可能となっている。
アクセスアドレスとは無関係にリフレッシュによるセン
スアンプデータの再読出しが可能となっている。
【００３９】これにより、行デコーダを共有するセンス
アンプ毎に分割された複数のサブブロックに対し同時に
リフレッシュを実施しても、上記行デコーダのアクセス
アドレスによる複数回の再読出しによる上記センスアン
プのクリアされた保持データの復旧の必要がなく、１回
のサイクルにて各サブブロックの異なる行アドレス対応
のデータを上記センスアンプヘの再読出しにより復旧可
能であり、性能向上を図ることができる。
アンプ毎に分割された複数のサブブロックに対し同時に
リフレッシュを実施しても、上記行デコーダのアクセス
アドレスによる複数回の再読出しによる上記センスアン
プのクリアされた保持データの復旧の必要がなく、１回
のサイクルにて各サブブロックの異なる行アドレス対応
のデータを上記センスアンプヘの再読出しにより復旧可
能であり、性能向上を図ることができる。
【００４０】次に、本発明の第３の実施例を図４と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図６を参照すると、この図に示す本実施例
のブロック１Ｂの第２の実施例のブロック１Ａとの相違
点は、キャッシュメモリ１１１〜１１４の代りにサブブ
ロック１１〜１４の各々のサブワード線毎に独立にセン
スアンプ５１１〜５１４の各々の保持データを一時退避
するためのキャッシュメモリ１２１〜１２４を備えるこ
とである。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図６を参照すると、この図に示す本実施例
のブロック１Ｂの第２の実施例のブロック１Ａとの相違
点は、キャッシュメモリ１１１〜１１４の代りにサブブ
ロック１１〜１４の各々のサブワード線毎に独立にセン
スアンプ５１１〜５１４の各々の保持データを一時退避
するためのキャッシュメモリ１２１〜１２４を備えるこ
とである。
【００４１】動作タイムチャートを示す図７を併せて参
照して本実施例の動作について説明すると、第１の実施
例と同様の行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏにそれぞ
れ対応するサブブロック選択信号φ１〜φ４の供給に応
答して選択されたサブブロック１１〜１４では、（Ａ）
〜（Ｄ）に示すように、順次センスアンプ５１１〜５１
４をプリチャージし選択アドレスにより主ワード線ＸＬ
〜ＸＯおよび対応の信号φ１〜φ４を活性化するととも
に信号βを活性化し各サブブロック１１〜１４に対応す
るキャッシュメモリ１２１〜１２４にデータを書込む。
サブブロック１１，１２，１３，および１４の各々はセ
レクタ１４１〜１４４に対するブロック選択信号φ１〜
φ４の各々の制御によりそれぞれ主ワード線ＸＬ，Ｘ
Ｍ，ＸＮ，およびＸＯの各々に対応するサブワード線の
データＸＬ１，ＸＭ２，ＸＮ３，およびＸＯ４をセンス
アンプ５１１，５１２，５１３，および５１４の各々に
てそれぞれ保持する。
照して本実施例の動作について説明すると、第１の実施
例と同様の行アドレスＸｌ，Ｘｍ，Ｘｎ，Ｘｏにそれぞ
れ対応するサブブロック選択信号φ１〜φ４の供給に応
答して選択されたサブブロック１１〜１４では、（Ａ）
〜（Ｄ）に示すように、順次センスアンプ５１１〜５１
４をプリチャージし選択アドレスにより主ワード線ＸＬ
〜ＸＯおよび対応の信号φ１〜φ４を活性化するととも
に信号βを活性化し各サブブロック１１〜１４に対応す
るキャッシュメモリ１２１〜１２４にデータを書込む。
サブブロック１１，１２，１３，および１４の各々はセ
レクタ１４１〜１４４に対するブロック選択信号φ１〜
φ４の各々の制御によりそれぞれ主ワード線ＸＬ，Ｘ
Ｍ，ＸＮ，およびＸＯの各々に対応するサブワード線の
データＸＬ１，ＸＭ２，ＸＮ３，およびＸＯ４をセンス
アンプ５１１，５１２，５１３，および５１４の各々に
てそれぞれ保持する。
【００４２】図７（Ｅ）に示すように、リフレッシュ時
には、リフレッシュアドレスＸｒｅｔとして行デコーダ
より主ワード線ＸＬ〜ＸＯを駆動し、これら主ワード線
ＸＬ〜ＸＯの各々に対応する複数のサブワード線を信号
φ１〜φ４により活性化し、サブブロック１１Ａ〜１１
Ｄをリフレッシュする。第１，第２の実施例と同様にリ
フレッシュ完了後ひきつづいてセンスアンプをプリチャ
ージしたのち信号βを活性化し（Ｆ）、信号φ１〜φ４
も活性化することにより各キャッシュメモリ１２１〜１
２４対応の行アドレスのデータを１サイクルにて、それ
ぞれのセンスアンプ５１１〜５１４に読出す。
には、リフレッシュアドレスＸｒｅｔとして行デコーダ
より主ワード線ＸＬ〜ＸＯを駆動し、これら主ワード線
ＸＬ〜ＸＯの各々に対応する複数のサブワード線を信号
φ１〜φ４により活性化し、サブブロック１１Ａ〜１１
Ｄをリフレッシュする。第１，第２の実施例と同様にリ
フレッシュ完了後ひきつづいてセンスアンプをプリチャ
ージしたのち信号βを活性化し（Ｆ）、信号φ１〜φ４
も活性化することにより各キャッシュメモリ１２１〜１
２４対応の行アドレスのデータを１サイクルにて、それ
ぞれのセンスアンプ５１１〜５１４に読出す。
【００４３】本実施例においては、サブブロックに対し
てサブワード線毎にリフレッシュによるセンスアンプ保
持データの退避用のキャッシュメモリを設けることによ
り、行デコーダに対して上記センスアンプにそれぞれ異
なる行アドレスのアクセスデータを保持させて、これら
サブブロックを主ワード線選択により同時にリフレッシ
ュを実行し、対応するセンスアンプのデータをクリアし
ても、１回の信号β，φの活性化により行デコーダを共
有するサブブロックの複数のセンスアンプのデータを復
旧することができる。
てサブワード線毎にリフレッシュによるセンスアンプ保
持データの退避用のキャッシュメモリを設けることによ
り、行デコーダに対して上記センスアンプにそれぞれ異
なる行アドレスのアクセスデータを保持させて、これら
サブブロックを主ワード線選択により同時にリフレッシ
ュを実行し、対応するセンスアンプのデータをクリアし
ても、１回の信号β，φの活性化により行デコーダを共
有するサブブロックの複数のセンスアンプのデータを復
旧することができる。
【００４４】次に、本発明の第４の実施例を図２と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図８を参照すると、この図に示す本実施例
の第１の実施例との相違点は、レジスタ８１１〜８１４
の代りに選択信号φ１〜φ４でそれぞれ選択されるレジ
スタ８１１Ａ〜８１４Ａと、レジスタ８１１Ａ〜８１４
Ａからのレジスタアドレスをデコードするレジスタアド
レスデコーダ１５と、信号ＳＥＬの供給に応答して行デ
コーダ７１またはレジスタアドレスデコーダ１５のいず
れか一方を選択するセレクタ１６とを備えることであ
る。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図８を参照すると、この図に示す本実施例
の第１の実施例との相違点は、レジスタ８１１〜８１４
の代りに選択信号φ１〜φ４でそれぞれ選択されるレジ
スタ８１１Ａ〜８１４Ａと、レジスタ８１１Ａ〜８１４
Ａからのレジスタアドレスをデコードするレジスタアド
レスデコーダ１５と、信号ＳＥＬの供給に応答して行デ
コーダ７１またはレジスタアドレスデコーダ１５のいず
れか一方を選択するセレクタ１６とを備えることであ
る。
【００４５】本実施例の動作について説明すると、本実
施例の主ワード信号Ｘはセレクタ１６の出力信号となっ
ており、このセレクタ１６は信号ＳＥＬにより外部アク
セスの場合は行デコーダを選択し、第１の実施例と同様
の動作を行う。また、レジスタ８１１Ａ〜８１４Ａの保
持アドレスによる再読出しの場合は、選択信号φ１〜φ
４により選択された再読出し対象のサブブロック対応の
レジスタの出力アドレスがレジスタアドレスデコーダ１
５でデコードされ、このデコードアドレスがセレクタ１
３を経由して主ワード信号Ｘとしてサブブロック１１〜
１４に供給される。したがって、各ブロックにおける複
数のサブワード線対応のサブブロック・センスアンプの
組のうち１組だけがレジスタアドレスにより再読出し可
能となる。
施例の主ワード信号Ｘはセレクタ１６の出力信号となっ
ており、このセレクタ１６は信号ＳＥＬにより外部アク
セスの場合は行デコーダを選択し、第１の実施例と同様
の動作を行う。また、レジスタ８１１Ａ〜８１４Ａの保
持アドレスによる再読出しの場合は、選択信号φ１〜φ
４により選択された再読出し対象のサブブロック対応の
レジスタの出力アドレスがレジスタアドレスデコーダ１
５でデコードされ、このデコードアドレスがセレクタ１
３を経由して主ワード信号Ｘとしてサブブロック１１〜
１４に供給される。したがって、各ブロックにおける複
数のサブワード線対応のサブブロック・センスアンプの
組のうち１組だけがレジスタアドレスにより再読出し可
能となる。
【００４６】これにより１回の再読出し動作において行
デコーダ毎に分割された複数のブロックのうちのそれぞ
れ１組のサブワード線対応のサブブロックの再読出しの
実行が可能となる。
デコーダ毎に分割された複数のブロックのうちのそれぞ
れ１組のサブワード線対応のサブブロックの再読出しの
実行が可能となる。
【００４７】本実施例においては、行デコーダ毎に分割
されたブロックに対して、独立にレジスタアドレスを指
定する手段を備えることにより各々のサブブロック対応
のレジスタアドレスを独立して与えて１サイクルで複数
のサブブロックの再読出しを可能としている。
されたブロックに対して、独立にレジスタアドレスを指
定する手段を備えることにより各々のサブブロック対応
のレジスタアドレスを独立して与えて１サイクルで複数
のサブブロックの再読出しを可能としている。
【００４８】これに対応して、リフレッシュアドレスを
行デコーダを介して複数のサブブロックに供給すること
によりリフレッシュを実行し、上記複数のサブブロック
に対して上記再読出しを行うことにより、１回のサイク
ルにてデータの復旧を行わせることができる。
行デコーダを介して複数のサブブロックに供給すること
によりリフレッシュを実行し、上記複数のサブブロック
に対して上記再読出しを行うことにより、１回のサイク
ルにてデータの復旧を行わせることができる。
【００４９】以上述べたように、高性能化のためキャッ
シュ保持手段を備えるメモリにおいては、最近にアクセ
スしたデータの近傍のデータが上記保持手段に保持され
ていることが望しい。しかし、ＤＲＡＭのように周期的
にリフレッシュを必要とするメモリにおいてはセンスア
ンプにデータを保持してもリフレッシュによりデータが
クリアされてしまう。また上記キャッシュ保持手段は、
なるべく多くの自由度をもった大きさの単位でのデータ
保持が望しい。
シュ保持手段を備えるメモリにおいては、最近にアクセ
スしたデータの近傍のデータが上記保持手段に保持され
ていることが望しい。しかし、ＤＲＡＭのように周期的
にリフレッシュを必要とするメモリにおいてはセンスア
ンプにデータを保持してもリフレッシュによりデータが
クリアされてしまう。また上記キャッシュ保持手段は、
なるべく多くの自由度をもった大きさの単位でのデータ
保持が望しい。
【００５０】これに対して本発明は、ＤＲＡＭの主ワー
ド線、サブワード線構造を利用して上記保持手段の自由
度を向上させ、またセンスアンプに保持したデータのリ
フレッシュによるクリアに対応してデータの復旧を短時
間で実現可能とし、さらにコスト増の要因であるチップ
サイズの増加も低減できる。
ド線、サブワード線構造を利用して上記保持手段の自由
度を向上させ、またセンスアンプに保持したデータのリ
フレッシュによるクリアに対応してデータの復旧を短時
間で実現可能とし、さらにコスト増の要因であるチップ
サイズの増加も低減できる。
【００５１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、サブブロック選択信号に連動して選択的に保
持内容を出力する第１の数の行アドレス保持手段を備
え、キャッシュ保持手段が上記行アドレスにそれぞれ対
応するサブワード線の各々に対応する第２の数のサブ行
データを保持することにより、主ワード線を構成する上
記サブワード線の各々に対応するサブブロック分のデー
タの大きさの単位で独立に保持できるので、データの大
きさが主ワード線対応の１ワードより小さく分散保持可
能なデータに対しては、エントリ数増加によるキャッシ
ュヒット率の大幅な向上の結果としてアクセスを高速化
でき、コンピュータシステムの性能向上が可能となると
いう効果がある。
憶装置は、サブブロック選択信号に連動して選択的に保
持内容を出力する第１の数の行アドレス保持手段を備
え、キャッシュ保持手段が上記行アドレスにそれぞれ対
応するサブワード線の各々に対応する第２の数のサブ行
データを保持することにより、主ワード線を構成する上
記サブワード線の各々に対応するサブブロック分のデー
タの大きさの単位で独立に保持できるので、データの大
きさが主ワード線対応の１ワードより小さく分散保持可
能なデータに対しては、エントリ数増加によるキャッシ
ュヒット率の大幅な向上の結果としてアクセスを高速化
でき、コンピュータシステムの性能向上が可能となると
いう効果がある。
【図１】本発明の半導体記憶装置の第１の実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例を構成するブロックの詳細を示すブロ
ック図である。
ック図である。
【図３】本実施例の動作の一例を示すタイムチャートで
ある。
ある。
【図４】本発明の半導体記憶装置の第２の実施例を示す
ブロック図である。
ブロック図である。
【図５】本実施例の動作の一例を示すタイムチャートで
ある。
ある。
【図６】本発明の半導体記憶装置の第３の実施例を示す
ブロック図である。
ブロック図である。
【図７】本実施例の動作の一例を示すタイムチャートで
ある。
ある。
【図８】本発明の半導体記憶装置の第４の実施例を示す
ブロック図である。
ブロック図である。
【図９】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図１０】主ワード線とサブワード線との関係とセレク
タの構成を示す回路図である。
タの構成を示す回路図である。
【図１１】従来の半導体記憶装置の動作を示すタイムチ
ャートである。
ャートである。
１〜４，１Ａ，１Ｂ，１Ｃ ブロック １１〜１４，２１〜２４，３１〜３４，４１〜４４
サブブロック ５，５１〜５４ センスアンプ群 ６ 列デコーダ ７ 行デコーダ群 ８ レジスタ群 ９，１６，１４１〜１４４，Ｓ１１〜Ｓ１４ セレク
タ １０ コントロール回路 １５ レジスタアドレスデコーダ ７１〜７４ 行デコーダ ５１１〜５１４，５２１〜５２４，５３１〜５３４，５
４１〜５４４ センスアンプ ８１〜８４，８１１〜８１４，８２１〜８２４，８３１
〜８３４，８４１〜８４４，８１１Ａ〜８１４Ａ レ
ジスタ
サブブロック ５，５１〜５４ センスアンプ群 ６ 列デコーダ ７ 行デコーダ群 ８ レジスタ群 ９，１６，１４１〜１４４，Ｓ１１〜Ｓ１４ セレク
タ １０ コントロール回路 １５ レジスタアドレスデコーダ ７１〜７４ 行デコーダ ５１１〜５１４，５２１〜５２４，５３１〜５３４，５
４１〜５４４ センスアンプ ８１〜８４，８１１〜８１４，８２１〜８２４，８３１
〜８３４，８４１〜８４４，８１１Ａ〜８１４Ａ レ
ジスタ
Claims (6)
- 【請求項１】 各々が情報を記憶するメモリセルを行お
よび列状に配列して成り行アドレスおよび列アドレスを
指定することにより前記情報の入出力を行うメモリセル
アレイを予め定めた第１の数の行毎に分割して成る複数
のメモリセルブロックを含み、前記メモリセルブロック
がこのメモリセルブロックをさらに列方向に予め定めた
第２の数で分割したサブブロックと、前記第１の数の行
の各々の行アドレス対応する第１の数の主ワード線と、
前記第２の数のサブブロックに対応して前記主ワード線
を分割した第２の数のサブワード線と、前記サブブロッ
クを選択するサブブロック選択信号の供給に応答して前
記サブワード線を選択するサブワード線選択手段と、予
め指定した選択行アドレス対応の前記主ワード線の１行
分のメモリセルの情報であるキャッシュデータを保持す
るキャッシュ保持手段とを備え、外部から指定した外部
行アドレスと前記選択行アドレスとが一致したとき前記
キャッシュ保持手段に対して前記キャッシュデータの読
出しまたは書込を行う半導体記憶装置において、 前記第１の数の行アドレスの各々を保持し前記サブブロ
ック選択信号に連動して選択的に保持内容を出力する第
１の数の行アドレス保持手段を備え、 前記キャッシュ保持手段が前記メモリセルブロックの前
記第１の数の行アドレスにそれぞれ対応する前記サブワ
ード線の各々に対応するサブブロックの１行分の情報で
ある前記第２の数のサブ行データを保持することを特徴
とする半導体記憶装置。 - 【請求項２】 前記キャッシュ保持手段が前記メモリセ
ルブロック毎に前記サブ行データを検知・保持する前記
第２の数のセンスアンプを備えることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記第１の数の行アドレス保持手段が前
記第１の数の行アドレスをそれぞれ格納する第１の数の
レジスタを備え、 前記行アドレス選択手段が前記サブブロック対応の列ア
ドレスの供給に応答して前記レジスタを選択するセレク
タを備えることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 前記キャッシュ保持手段が前記主ワード
線の１行分のキャッシュデータを格納するキャッシュメ
モリと、 前記キャッシュデータを前記キャッシュメモリに転送す
る第１のキャッシュ転送手段とをさらに備えることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記キャッシュ保持手段が前記センスア
ンプの各々の保持データをそれぞれ格納する第２の数の
サブキャッシュメモリと、 前記保持データを前記サブキャッシュメモリの各々に転
送するサブキャッシュ転送手段とをさらに備えることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 各々が情報を記憶するメモリセルを行お
よび列状に配列して成り行アドレスおよび列アドレスを
指定することにより前記情報の入出力を行うメモリセル
アレイを予め定めた第１の数の行毎に分割して成る複数
のメモリセルブロックを含み、前記メモリセルブロック
がこのメモリセルブロックをさらに列方向に予め定めた
第２の数で分割したサブブロックと、前記第１の数の行
の各々の行アドレス対応する第１の数の主ワード線と、
前記第２の数のサブブロックに対応して前記主ワード線
を分割した第２の数のサブワード線と、前記サブブロッ
クを選択するサブブロック選択信号の供給に応答して前
記サブワード線を選択するサブワード線選択手段と、予
め指定した選択行アドレス対応の前記主ワード線の１行
分のメモリセルの情報であるキャッシュデータを保持す
るキャッシュ保持手段とを備え、外部から指定した外部
行アドレスと前記選択行アドレスとが一致したとき前記
キャッシュ保持手段に対して前記キャッシュデータの読
出しまたは書込を行う半導体記憶装置において、 前記第２の数のサブブロック対応のサブ行アドレスの各
々を保持する第２の数のサブ行アドレス保持手段と、 前記サブブロック選択信号に連動して前記第２の数のサ
ブ行アドレス保持手段の１つを選択して第１の主ワード
選択信号を発生するサブ行アドレス選択手段と、 外部行アドレスをデコードして対応の第２の主ワード選
択信号を発生する行デコーダと、 制御信号の供給に応答して前記第１および第２の主ワー
ド選択信号のいずれか一方を選択する主ワード信号選択
手段とを備え、 前記キャッシュ保持手段が前記メモリセルブロックの前
記第１の数の行アドレスにそれぞれ対応する前記サブワ
ード線の各々に対応するサブブロックの１行分の情報で
ある前記第２の数のサブ行データを保持することを特徴
とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265564A JPH08129876A (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
| US08/549,073 US5657469A (en) | 1994-10-28 | 1995-10-27 | Selective access to divided word line segments in cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265564A JPH08129876A (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129876A true JPH08129876A (ja) | 1996-05-21 |
Family
ID=17418870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265564A Pending JPH08129876A (ja) | 1994-10-28 | 1994-10-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
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| US (1) | US5657469A (ja) |
| JP (1) | JPH08129876A (ja) |
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