CN100502017C - 半导体集成电路器件 - Google Patents

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Abstract

提供一种结构，其中在半导体薄膜上形成的完全耗尽SOI CMOS电路的NMOS晶体管的栅极电极具有N型导电性，同时在半导体支撑衬底上形成的ESD输入/输出保护元件的保护NMOS晶体管的栅极电极具有P型导电性，可能保护输入/输出端，特别是完全耗尽SOI CMOS器件的输出端，其减弱ESD噪音，同时确保足够的ESD击穿强度。

Description

半导体集成电路器件
技术领域
本发明涉及一种半导体集成电路器件，更具体地，涉及用于SOI结构的静电放电(ESD)保护器件。
背景技术
半导体集成电路器件包括由多晶硅或类似物组成电阻器的电阻电路，由二极管或通常的组成的输入或输出保护元件，MOS晶体管设置在内部电路和外部输入/输出端之间以避免当从外部静电流入电路的额外电流造成包含内部电路的内部元件击穿。
图2A到2C示出具有保护电路的常规半导体集成电路器件中输入/输出电路单元的例子。在图2A中，由N沟道MOS晶体管113和P沟道MOS晶体管112组成的CMOS反相器作为CMOS结构的内部元件10。提供N沟道MOS晶体管作为在CMOS反相器以及输入端301和输出端302之间，以及在Vdd线303和Vss线304之间的保护元件20。注意到示出的内部元件的电路结构作为CMOS反相器用于解释情况。
上述结构，当负过电压施加在输入或输出端时，例如，在保护元件s20的NMOS晶体管的PN结获得正过电压，因此电流在保护NMOS晶体管流过以便保护内部元件。相反，当施加正过电压时，通过保护元件s20中保护NMOS晶体管的PN结的雪崩击穿，电流在一个保护NMOS晶体管中流动。在该方法中，过电流通过输入/输出保护元件直导向接地衬底，因此阻止在内部元件中流动。
用于NMOS晶体管113的包括在图2B中的内部元件10的输入/输出保护装置，和用于PMOS晶体管112的包括图2C中的内部元件10的输入/输出保护装置以相同的方式直接与ESD保护装置相连。
由于埋藏绝缘膜和隔离绝缘膜包围薄膜SOI衬底，通常在SOI衬底上形成器件元件，特别地，在薄膜SOI衬底形成器件元件容易被过电流产生的热量击穿，以及其具有低热耗散能力。因此，SOI器件结构上相对于ESD是弱的。
接着在SOI半导体薄膜上形成的ESD保护元件容易击穿的。为了克服该问题，至今已经制造了用于获得足够ESD强度的各种器件。例如，在SOI衬底上形成在CMOS缓冲ESD保护电路的半导体集成电路器件中作为用于内部元件的输入保护元件，另外在CMOS缓冲ESD保护电路前提供PNP或NPN二极管以增加ESD强度(例如见JP3447372B(第6页，图2))。
如上所述，在SOI衬底上形成的ESD保护元件包括增大的保护元件或增加保护元件数量以获得足够ESD强度，但是不利于保护电路和芯片区域的增加。
例如，同时，作为一种获得足够ESD强度的方法，JP04-345064A(第9页，图1)和JP08-181219A(第5页，图1)公开了内部元件10形成在SOI半导体薄膜中以及在半导体支持衬底上形成输入保护元件的半导体集成电路器件。
然而，当部分移除SOI衬底的半导体薄膜或掩埋绝缘膜以暴露半导体支持衬底时，以及在暴露部分上形成保护元件时，保护元件自身能保证足够的ESD强度但是会出现内部电路容易击穿的问题。
这是因为在常规的电路设计中，当ESD噪音进入时，假定噪音经过ESD保护元件预先到内部元件。然而，当在半导体支持衬底上的ESD保护元件的耐压过高时，保护元件不能与来自输出端302的ESD噪音反应，以及噪音进入在SOI半导体薄膜上的内部元件导致内部元件击穿，因此在半导体支持衬底上的ESD保护元件应该设计成在单向上确保高击穿强度，以及保持ESD保护装置的耐压低于内部元件的耐压。
发明内容
为了解决上述问题，本发明使用了以下的方法
(1)半导体集成电路器件包括：由第一N沟道MOS晶体管和第一P沟道MOS晶体管组成的CMOS元件形成在半导体支持衬底上的绝缘膜上的半导体薄膜上，半导体薄膜和绝缘膜的半导体支持衬底组成了绝缘层上的硅(SOI)衬底；电阻器；第二N沟道MOS晶体管用作具有静电放电能力以及保护输入端和输出端之一的ESD保护元件，其中作为有源元件并且形成在半导体薄膜的第一N沟道MOS晶体管的栅极具有N型导电性，第一P沟道MOS晶体管栅极具有P型导电性，以及作为ESD保护元件的第二N沟道MOS晶体管的栅极具有P型导电性。
(2)在半导体集成电路器件中，作为ESD保护元件的第二N沟道MOS晶体管形成在通过移除部分SOI衬底的半导体薄膜和埋藏绝缘膜而暴露的半导体薄膜上。
(3)在半导体集成电路器件中，作为ESD保护元件的第一N沟道MOS晶体管的N型栅极，第一P沟道MOS晶体管的P型栅极，以及第二N沟道MOS晶体管的栅极由第一多晶硅形成。
(4)根据(1)或(2)的半导体集成电路器件中，作为ESD保护元件的第一N沟道MOS晶体管的N型栅极，第一P沟道MOS晶体管的P型栅极，以及第二N沟道MOS晶体管的P型栅极具有作为第一多晶硅和高熔点金属硅化物叠层结构的多层(polycide)结构。
(5)在半导体集成电路器件中，电阻器由第二多晶硅形成，该第二多晶硅的厚度不同于形成作为有源元件的第一N沟道MOS晶体管以及第一P型MOS晶体管以及作为ESD保护元件的第二N沟道MOS晶体管的栅极的第一多晶硅。
(6)在半导体集成电路器件中，电阻器由用于半导体薄膜的单晶硅形成。
(7)在半导体集成电路器件中，电阻器是由Ni-Cr合金、或硅化铬、硅化钼、或β硅化铁(β-ferrite silicide)组成的薄膜金属电阻器。
(8)在半导体集成电路器件中，形成SOI衬底的半导体薄膜具有0.05μm到0.2μm的厚度。
(9)在半导体集成电路器件中，形成SOI衬底的绝缘膜具有0.1μm到0.5μm的厚度。
(10)在半导体集成电路器件中，形成SOI衬底的绝缘膜由包括玻璃、蓝宝石或包含氧化硅或氮化硅的陶瓷形成。
如上所述，在半导体集成电路器件中，作为形成在半导体薄膜上的内部元件的NMOS晶体管的栅极电极具有N型导电性，同时作为形成在半导体支持衬底上的ESD输入/输出保护元件的保护NMOS晶体管的栅极电极具有P型导电性，可能减小漏电流并且缩短保护NMOS晶体管的栅极长度。确保由于在支撑衬底上构造的高ESD击穿强度，保护NMOS晶体管吸收ESD噪音以保护在半导体薄膜上内部元件的输入/输出端。其减弱ESD噪音.更具体地.以保护输出端。更具体地，保护效应可以大量地施加在功率控制半导体集成电路器件中或其中电输入/输出特性是重要的模拟半导体集成电路器件。
附图说明
在附图中：
图1是根据本发明一个实施例示出半导体集成电路器件的截面图。
图2A到2C是示出用于内部元件保护电路的电路图。
图3是示出根据本发明另一个实施例的半导体集成电路器件的截面图。
图4是示出根据本发明另一个实施例的半导体集成电路器件的截面图。
图5是示出根据本发明另一个实施例的半导体集成电路器件的截面图。
图6示出是根据本发明另一个实施例的半导体集成电路器件的截面图。
图7是示出根据本发明另一个实施例的半导体集成电路器件的截面图。
图8是示出常规半导体集成电路器件的截面图；以及
图9是示出常规半导体集成电路器件的截面图。
具体实施方式
以下，将结合附图描述本发明的实施例。图1是示出根据本发明一个实施例的半导体集成电路器件的截面图。绝缘层上的硅(SOI)衬底由，例如，单晶形成的P型导电性的半导体支撑衬底101，掩埋绝缘膜103，以及由单晶形成并用于形成元件的P型导电性半导体薄膜102组成。在P型半导体薄膜102上形成的是由第一N沟道MOS晶体管(这里缩写为“NMOS”)113和第一P沟道MOS晶体管(这里缩写为“PMOS”)112组成的用作内部元件10的CMOS反相器，以及由多晶硅组成作为电阻器元件30的P-电阻器114。然而，内部元件10不局限为CMOS反相器，而可以设定为仲裁(arbitral)。
进一步形成在半导体支撑衬底101上的是由作为保护元件111的第二NMOS晶体管元件组成的ESD保护晶体管(这里称作”保护NOMS晶体管”)，从而完成半导体集成电路器件。
薄膜SOI器件，特别是完全耗尽(FD)SOI器件，其对于低电压操作或低功率消耗是理想的，采用用于CMOS结构的所谓同极栅极结构。同极栅极结构由N+多晶硅109形成NMOS晶体管113的栅极电极，以及P+多晶硅形成PMOS晶体管112的栅极电极。在之后示出的图1的CMOS反相器具有相似的结构。这里，通过例子的方法在FD结构的SOI器件上作描述。形成晶体管栅极的多晶硅定义为第一多晶硅。
首先，例如，NMOS晶体管113由作为源/漏区并且形成在P型半导体薄膜102中的N+杂质扩散层105组成，以及由N+多晶硅109形成的栅极电极形成在作为氧化硅膜的栅极绝缘膜107上。PMOS晶体管112由作为在形成在P型半导体薄膜中的N型阱中形成的源/漏区的P+杂质扩散层106，以及由在例如，氧化硅物形成的栅极绝缘膜107上形成的P+多晶硅110形成的栅极电极组成。NMOS晶体管113和PMOS晶体管112被通过，例如硅局部氧化(LOCOS方法)形成的场绝缘膜108，以及掩埋绝缘膜103彼此完全隔离。
另外，高电阻的P-电阻器组成的电阻器元件30形成在场绝缘膜上，例如，其用于分压的分频电路，该分频电路作为用于设置时间常数的模拟电路或CR电路。在该实施例中，P-电阻器由多晶硅组成。
接着，形成的保护元件20的保护NMOS晶体管111是由作为形成在暴露半导体支撑衬底上的源/漏区的N+杂质扩散层105组成，其中部分移除半导体薄膜102和掩埋绝缘膜103以暴露半导体支撑衬底101，以及栅极电极由多晶硅(P+多晶硅110)形成，其导电性与在配置在由例如氧化膜组成的栅极绝缘膜107上的内部元件的NMOS晶体管113的导电性相反。
在图8的常规结构中，内部元件的保护NMOS晶体管211和NMOS晶体管213具有相同的栅极结构，因为栅极电极由N+多晶硅209形成。结果，保护NMOS晶体管211的阀值电压实质上与作为FD SOI器件内部元件的NMOS晶体管213相同，例如，大约0到0.3V。因此，为了减小在ESD保护元件中的漏电流不与有源元件作用，通过离子注入将杂质掺杂到沟道区中以增加衬底的杂质浓度，以设置保护NMOS晶体管211的阀值电压到1V或更高。
相反，在图1的实施例中，P+多晶硅110用作保护NMOS晶体管111的栅极电极，由于栅极和半导体薄膜之间的工作函数的不同，由此甚至在没有沟道掺杂的情况下，阀值电压容易设置到1V或更高。。因为通过增加的沟道掺杂可以进一步增加阀值电压，所以可以在不增加漏电流的情况下减小保护NMOS晶体管111的栅极长度，以及在到达由FD结构的SOI器件组成的内部元件之前通过穿通首先耗散ESD噪音。
注意到形成P-型栅极电极的P-多晶硅110包含受主杂质例如浓度在1×1018原子/cm3或更高的硼或BF2，形成N型栅极电极的N+多晶硅109包含施主杂质例如浓度在1×1018原子/cm3或更高的磷或砷。
作为内部元件10的NMOS晶体管113和保护元件20的保护NMOS晶体管111的源/漏区的N+杂质扩散层105包含在浓度为1×1019原子/cm3或更高的磷或砷。同时，NMOS晶体管113和保护NMOS晶体管111的N+杂质扩散层105都由磷或砷形成。换句话说，NMOS晶体管113的N+扩散层105可以由砷形成，同时保护NMOS晶体管111的N+杂质扩散层105可以由磷，反之亦然。
作为PMOS晶体管112的源/漏区的P+杂质扩散层106是由1×1019原子/cm3或更高浓度的硼或BF2形成。
半导体薄膜102和SOI衬底的掩埋绝缘膜103的厚度根据其操作电压确定。掩埋绝缘膜103主要由厚度为0.1μm到0.5μm的氧化硅膜形成。注意到掩埋绝缘膜由玻璃、蓝宝石、氮化硅膜或类似物形成。半导体薄膜102的厚度根据作为薄膜SOI器件的完全耗散(FD)SOI器件的功能和性能决定，并且设定为0.05μm到0.2μm。
进一步，在图1的实施例中，在模拟电路中使用的电阻器元件30的P-电阻器114由厚度比栅极电极更薄的第二多晶硅形成，形成栅极电极不同于使用多晶硅109和多晶硅110形成CMOS反相器栅极电极的步骤。例如，栅极电极的厚度设置为大约2000到
Figure C200510092277D0009101144QIETU
，同时P-电阻器114的厚度设置成500到
Figure C200510092277D0009101154QIETU
。这是因为更小厚度的多晶硅形成的电阻器能实现更高的薄层电阻和更好的温度特性以用于更高精确度。虽然依靠电阻器使用变化，在常规电压分压器电路中薄层电阻设置为几kΩ/□到几十kΩ/□。同时，作为杂质掺杂的硼或BF2的浓度大约在1×1014原子/cm3到9×1018原子/cm3。图1示出P-电阻114，但是考虑到这些电阻器特性和用于半导体产品需要的特性可以使用低电阻的P+电阻器或相反杂质极性的N-型电阻器。注意到通过在输入端301或输出端302之间设置电阻器元件30和图2A到2C的内部元件10可以增强ESD强度。
图3是示出根据本发明另一个实施例的半导体集成电路器件的截面图。在图1所示的本发明的实施例中，栅极电极由多晶硅的单层形成。在这种情况下更具体地，通过P+多晶硅110的单层实现的薄层电阻大约为100Ω/□，其阻止了对于在需要高频高速下操作的半导体器件的应用。为了避免该缺点，设计了图3的结构，其中栅极电极具有所谓的多层结构，在多层结构中高熔点的金属硅化物116例如硅化钨、硅化钼、硅化钛或硅化铂沉积在N+多晶硅109和P+多晶硅110上以减小栅极电阻。在厚度在
Figure C200510092277D0009101215QIETU
到
Figure C200510092277D0009101225QIETU
范围的条件下，标准的薄层电阻是几Ω/□到十Ω/□，虽然它依靠高熔点金属硅化物的膜厚度和类型变化。
然而，如图9中所示，在多层栅极结构的常规半导体器件中，NMOS晶体管213和保护NMOS晶体管211具有相同的栅极结构，其中栅极电极由N+多晶硅209形成。根据图3所示的本发明，因为NMOS晶体管113具有N+型栅极电极，同时保护NMOS晶体管仅有P+型栅极电极，可以减小保护NMOS晶体管111的栅极长度。因此，在不击穿内部元件的情况下，同时耗散ESD噪音。
另外，MOS晶体管本身的操作依靠半导体薄膜以及N+多晶硅109和P+多晶硅110之间的工作功能的不同，从而改善半导体器件的性能，从而降低栅极电极电阻。
参考图4到7，根据图1到3所示的本发明的实施例描述了半导体集成电路器件的另一个结构。图4是如图1所示的本发明的半导体集成电路器件的另一个结构的截面图。
图4所示的结构也包括作为内部元件的CMOS反相器11，保护元件20由P+栅极保护NMOS晶体管111组成，以对准ESD保护用于内部元件的输入/输出端，以及电阻器元件30用在本发明基本元件的模拟电路中，但是不同于图1电阻器元件30，例如，P-电阻器114由半导体薄膜的单晶硅形成，不是多晶硅。
因为通过分压器电压分压器(bleeder voltage divider)电路的高精确分压在模拟电路中是需要的，在电阻率中需要用于分压器电阻的高精度。例如，利用电压传感器(这里，称为“VD”)等，电阻电路占用了与整个芯片区相关的非常大的面积。因此，如果可以高精度地减小电阻元件的面积，芯片面积因此减小，从而降低成本。
当使用SOI衬底的半导体薄膜作为单晶硅形成电阻器时，在电阻器中不存在晶粒边界的，因此电阻器根据晶粒边界的电阻变化是完全自由的，以及可能同时增加电阻器的电阻和减小电阻器的面积。因此，这样的电阻器有效地工作。注意到根据图4所示的本发明实施例的半导体集成电路器件具有相同的功能和如图1的半导体集成电路器件的效应。
图5是图3所示的本发明的半导体集成电路器件的另一结构的截面图。这个结构与图4的电阻器元件30相似，例如，P-电阻器114由半导体薄膜的单晶硅而不是多晶硅形成。如图5所示的半导体集成电路器件具有与图3的半导体集成电路相同的功能和效应，以及与图4所示的单晶硅形成的电阻器相同的优点。
图6是如图1所示的本发明半导体集成电路器件的另一个结构的截面图。图6示出的结构包括作为内部元件的CMOS反相器11，由对准用于内部元件输入/输出端的ESD保护的P+栅极保护NMOS晶体管111构成的保护元件20，以及在本发明的基本元件的模拟电路中使用电阻器元件30，但是不同于图1中的是，使用薄膜金属电阻器118作为电阻器元件30，而不是多晶硅。
在图6的所示的实施例中，硅化铬119用作薄膜金属电阻器118，但是可以用Ni-Cr合金，或金属硅化物例如硅化钼或β硅化铁。硅化铬在金属硅化物中的电阻高，因此如果沉积膜到大约
Figure C200510092277D0011101300QIETU
到
Figure C200510092277D0011101312QIETU
，能作为电阻器使用。薄膜金属电阻器118用多晶硅替代，从而减小电压分压电路的电阻率和电阻值变化以及温度系数。注意到根据在图6所示的本发明实施例的半导体集成电路具有与图1的半导体集成电路相同的功能和效应。
图7是根据图3所示的本发明的半导体集成电路器件的另一个结构的截面图。该结构与图6相似，在于使用薄膜金属电阻器118作为电阻器元件30而代替了多晶硅。注意到图6所示的半导体集成电路器件具有与图3的半导体集成电路相同的功能和效应，以及与图5所示薄膜金属形成的电阻器相同的优点。
通过使用由P型半导体支撑衬底和P型半导体薄膜组成的SOI衬底的实施例描述了本发明的实施例。但是，可以使用由N型半导体支撑衬底和N型半导体薄膜组成的SOI衬底。这时，有可能设置用于ESD保护的耐压比用于薄膜SOI器件的内部元件的耐压低，同时确保高ESD击穿强度，以及耗散首先来自用于保护NMOS晶体管的上述原理或例子中的内部元件的噪音，该NMOS晶体管包括N型衬底、P型阱，和形成在N型半导体支撑衬底上的P+栅极。
另外，SOI衬底的例子包括通过键合半导体薄膜形成元件制造键合SOI衬底，以及通过注入氧离子到半导体衬底中制造SIMOX衬底，接着通过热处理形成掩埋氧化膜，两者都用在本发明中。进一步，在使用键合SOI衬底的情况下，半导体薄膜和半导体衬底在导电性上是不同的。
本发明可以用于改善包括电阻器电路的完全耗尽SOI CMOS半导体器件的静电(ESD)击穿特性。更具体地，本发明可以用于改善功率控制半导体集成电路器件和模拟半导体集成电路器件的静电(ESD)特性.该功率控制半导体集成电路器件例如是电压传感器(VD)、电压调节器(这里称作“VR”)、开关调节器(这里称作“SWR”)、或开关电容，以及模拟半导体集成电路器件例如运算放大器或比较器。

Claims (18)

1、一种半导体集成电路器件，包括：
CMOS元件包含栅极电极具有N型导电性的第一N沟道MOS晶体管和栅极电极具有P型导电性的第一P沟道MOS晶体管，两者设置在包括半导体支撑衬底的SOI衬底的半导体薄膜中，设置在半导体支撑衬底上的掩埋绝缘膜，以及设置在掩埋绝缘膜上的半导体薄膜；
设置在SOI衬底中的电阻器；以及
栅极电极具有P型导电性的第二N沟道MOS晶体管，在所述半导体支撑衬底上形成，以及用作具有静电放电能力并且保护输入端或输出端之一的ESD保护元件。
2、根据权利要求1的半导体集成电路器件，其中作为ESD保护元件的第二N沟道MOS晶体管设置在通过移除部分半导体薄膜和SOI衬底的掩埋绝缘膜而暴露的半导体支撑衬底中。
3、根据权利要求1的半导体集成电路器件，其中第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、作为ESD保护元件的第二N沟道MOS晶体管的P型栅极电极由第一多晶硅形成。
4、根据权利要求2的半导体集成电路器件，其中第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、作为ESD保护元件的第二N沟道MOS晶体管的P型栅极电极由第一多晶硅形成。
5、根据权利要求1的半导体集成电路器件，其中第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、作为ESD保护元件的第二N沟道MOS晶体管的P型栅极电极具有由第一多晶硅和高熔点金属硅化物叠层结构形成的多层(polycide)结构。
6、根据权利要求2的半导体集成电路器件，其中第一N沟道MOS晶体管的N型栅极电极、第一P沟道MOS晶体管的P型栅极电极、作为ESD保护元件的第二N沟道MOS晶体管的P型栅极电极具有由第一多晶硅和高熔点金属硅化物的叠层结构形成的多层(polycide)结构。
7、根据权利要求1的半导体集成电路器件，其中电阻器由第二多晶硅形成，第二多晶硅的厚度不同于形成第一N沟道MOS晶体管和第一P沟道MOS晶体管、和第二N沟道MOS晶体管栅极电极的第一多晶硅。
8、根据权利要求2的半导体集成电路器件，其中电阻器由第二多晶硅形成，第二多晶硅的厚度不同于形成第一N沟道MOS晶体管和第一P沟道MOS晶体管、和第二N沟道MOS晶体管栅极电极的第一多晶硅。
9、根据权利要求1的半导体集成电路器件，其中电阻器由包括半导体薄膜的单晶硅形成。
10、根据权利要求2的半导体集成电路器件，其中电阻器由包括半导体薄膜的单晶硅形成。
11、根据权利要求1的半导体集成电路器件，其中电阻器由Ni-Cr合金、或硅化铬、硅化钼，或β硅化铁形成。
12、根据权利要求2的半导体集成电路器件，其中电阻器由Ni-Cr合金、或硅化铬、硅化钼，或β硅化铁形成。
13、根据权利要求1的半导体集成电路器件，其中形成SOI衬底的半导体薄膜具有0.05μm到0.2μm的厚度。
14、根据权利要求2的半导体集成电路器件，其中形成SOI衬底的半导体薄膜具有0.05μm到0.2μm的厚度。
15、根据权利要求1的半导体集成电路器件，其中形成SOI衬底的绝缘膜具有0.1μm到0.5μm的厚度。
16、根据权利要求2的半导体集成电路器件，其中形成SOI衬底的绝缘膜具有0.1μm到0.5μm的厚度。
17、根据权利要求1的半导体集成电路器件，其中形成SOI衬底的绝缘膜由绝缘材料制成，包括玻璃、蓝宝石、或包括氧化硅或氮化硅的陶瓷。
18、根据权利要求2的半导体集成电路器件，其中形成SOI衬底的绝缘膜由绝缘材料制成，包括玻璃、蓝宝石、或包括氧化硅或氮化硅的陶瓷。
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