JPH05235275A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH05235275A JPH05235275A JP3939992A JP3939992A JPH05235275A JP H05235275 A JPH05235275 A JP H05235275A JP 3939992 A JP3939992 A JP 3939992A JP 3939992 A JP3939992 A JP 3939992A JP H05235275 A JPH05235275 A JP H05235275A
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- thin film
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- field insulating
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 3
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源ラインに鋭い電源ノイズが生じた場合
に、キャパシタの絶縁破壊を防止可能な集積回路を提供
することである。 【構成】 １１はシリコン基板、１２は第１フィ―ルド
絶縁層である。１３はキャパシタの下側電極となる第１
導電層であり、その延長された部分は一方の電源ライン
となっている。１４は誘電体層、１５は第２フィ―ルド
絶縁層、１６は薄膜抵抗層、１７は第３フィ―ルド絶縁
層、１８ａおよび１８ｂはコンタクト用の開口部であ
る。１９ａはキャパシタの上側電極となる第２導電層で
ある。１９ｂは第３導電層であり、その延長された部分
は他方の電源ラインインとなっている。開口部１８ａに
おける第１導電層１３、誘電体層１４および第２導電層
１９ａによりキャパシタが構成され、これに薄膜抵抗層
１６が直列に接続される。
に、キャパシタの絶縁破壊を防止可能な集積回路を提供
することである。 【構成】 １１はシリコン基板、１２は第１フィ―ルド
絶縁層である。１３はキャパシタの下側電極となる第１
導電層であり、その延長された部分は一方の電源ライン
となっている。１４は誘電体層、１５は第２フィ―ルド
絶縁層、１６は薄膜抵抗層、１７は第３フィ―ルド絶縁
層、１８ａおよび１８ｂはコンタクト用の開口部であ
る。１９ａはキャパシタの上側電極となる第２導電層で
ある。１９ｂは第３導電層であり、その延長された部分
は他方の電源ラインインとなっている。開口部１８ａに
おける第１導電層１３、誘電体層１４および第２導電層
１９ａによりキャパシタが構成され、これに薄膜抵抗層
１６が直列に接続される。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関する。
【０００２】
【従来の技術】集積回路内部における電源ノイズ等を防
止するため、集積回路内部の両電源ライン間（例えば、
グランドラインとプラス電源ラインとの間）にバイパス
コンデンサを設ける場合がある。
止するため、集積回路内部の両電源ライン間（例えば、
グランドラインとプラス電源ラインとの間）にバイパス
コンデンサを設ける場合がある。
【０００３】図３は上記バイパスコンデンサの構成を示
したものであり、図３（Ａ）はその平面図、図３（Ｂ）
は図３（Ａ）の IIIＢ− IIIＢ線における断面図であ
る。４１はシリコン基板、４２は第１フィ―ルド絶縁
層、４３は第１導電層、４４は誘電体層、４５は第２フ
ィ―ルド絶縁層、４６は開口部、４７は第２導電層であ
る。すなわち、開口部における第１導電層４３、誘電体
層４４および第２導電層４７によりキャパシタを構成
し、バイパスコンデンサとしている。
したものであり、図３（Ａ）はその平面図、図３（Ｂ）
は図３（Ａ）の IIIＢ− IIIＢ線における断面図であ
る。４１はシリコン基板、４２は第１フィ―ルド絶縁
層、４３は第１導電層、４４は誘電体層、４５は第２フ
ィ―ルド絶縁層、４６は開口部、４７は第２導電層であ
る。すなわち、開口部における第１導電層４３、誘電体
層４４および第２導電層４７によりキャパシタを構成
し、バイパスコンデンサとしている。
【０００４】
【発明が解決しようとする課題】上記従来例では、例え
ばサ―ジ性の鋭い電源ノイズを受けたときに誘電体層４
４が絶縁破壊を起こすことがある。その結果、両電源ラ
イン間がショ―トしたり両電源ライン間でリ―クが生じ
る等の問題点があった。
ばサ―ジ性の鋭い電源ノイズを受けたときに誘電体層４
４が絶縁破壊を起こすことがある。その結果、両電源ラ
イン間がショ―トしたり両電源ライン間でリ―クが生じ
る等の問題点があった。
【０００５】本発明の目的は、電源ラインに鋭い電源ノ
イズが生じた場合に、キャパシタの絶縁破壊を防止可能
な集積回路を提供することである。
イズが生じた場合に、キャパシタの絶縁破壊を防止可能
な集積回路を提供することである。
【０００６】
【課題を解決するための手段】本発明における集積回路
装置は、半導体基板の主面側に形成されたキャパシタお
よび薄膜抵抗層により直列回路を形成し、上記直列回路
を集積回路の両電源ライン間に設けたものである。
装置は、半導体基板の主面側に形成されたキャパシタお
よび薄膜抵抗層により直列回路を形成し、上記直列回路
を集積回路の両電源ライン間に設けたものである。
【０００７】
【実施例】図１は、本発明の実施例を示したものであ
り、図１（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）
の IＢ− IＢ線における断面図である。図２は、図１の
実施例の製造工程を示したものであり、図１（Ｂ）に対
応して製造工程を描いたものである。
り、図１（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）
の IＢ− IＢ線における断面図である。図２は、図１の
実施例の製造工程を示したものであり、図１（Ｂ）に対
応して製造工程を描いたものである。
【０００８】図１および図２に示した各構成要素は以下
の通りである。１１はシリコン基板であり、通常のシリ
コン集積回路に用いられるものと同様である。１２は第
１フィ―ルド絶縁層（層厚は５００ｎｍ程度）であり、
酸化シリコンを用いて形成されている。１３は第１導電
層（層厚は５００ｎｍ程度）であり、アルミニウムを用
いて形成されている。形成材料には、その他の金属やポ
リシリコン等を用いてもよい。この第１導電層１３は、
キャパシタの下側電極となるものであるが、その延長さ
れた部分は一方の電源ライン（例えば、グランドライ
ン）となっている。１４は誘電体層（層厚は５０ｎｍ程
度）であり、窒化シリコンを用いて形成されている。１
５は第２フィ―ルド絶縁層（層厚は５００ｎｍ程度）で
あり、酸化シリコンを用いて形成されている。１６は薄
膜抵抗層（層厚は１０ｎｍ程度）であり、ＳｉＣｒ系や
ＮｉＣｒ系の薄膜抵抗材料を用いて形成されている。こ
の薄膜抵抗層１６の抵抗値は１〜２ｋΩ程度である。１
７は第３フィ―ルド絶縁層（層厚は１５０ｎｍ程度）で
あり、酸化シリコンを用いて形成されている。１８ａお
よび１８ｂはコンタクト用の開口部である。１９ａは第
２導電層、１９ｂは第３導電層であり（層厚はいずれも
１０００ｎｍ程度）、アルミニウムを用いて形成されて
いる。形成材料には、その他の金属やポリシリコン等を
用いてもよい。第２導電層１９ａは、キャパシタの上側
電極となるものであるが、その延長された部分は薄膜抵
抗層１６の一方の端部に接続されている。第３導電層１
９ｂは、薄膜抵抗層１６の他方の端部に接続されるもの
であるが、その延長された部分は他方の電源ライン（例
えば、プラス電源ライン）となっている。
の通りである。１１はシリコン基板であり、通常のシリ
コン集積回路に用いられるものと同様である。１２は第
１フィ―ルド絶縁層（層厚は５００ｎｍ程度）であり、
酸化シリコンを用いて形成されている。１３は第１導電
層（層厚は５００ｎｍ程度）であり、アルミニウムを用
いて形成されている。形成材料には、その他の金属やポ
リシリコン等を用いてもよい。この第１導電層１３は、
キャパシタの下側電極となるものであるが、その延長さ
れた部分は一方の電源ライン（例えば、グランドライ
ン）となっている。１４は誘電体層（層厚は５０ｎｍ程
度）であり、窒化シリコンを用いて形成されている。１
５は第２フィ―ルド絶縁層（層厚は５００ｎｍ程度）で
あり、酸化シリコンを用いて形成されている。１６は薄
膜抵抗層（層厚は１０ｎｍ程度）であり、ＳｉＣｒ系や
ＮｉＣｒ系の薄膜抵抗材料を用いて形成されている。こ
の薄膜抵抗層１６の抵抗値は１〜２ｋΩ程度である。１
７は第３フィ―ルド絶縁層（層厚は１５０ｎｍ程度）で
あり、酸化シリコンを用いて形成されている。１８ａお
よび１８ｂはコンタクト用の開口部である。１９ａは第
２導電層、１９ｂは第３導電層であり（層厚はいずれも
１０００ｎｍ程度）、アルミニウムを用いて形成されて
いる。形成材料には、その他の金属やポリシリコン等を
用いてもよい。第２導電層１９ａは、キャパシタの上側
電極となるものであるが、その延長された部分は薄膜抵
抗層１６の一方の端部に接続されている。第３導電層１
９ｂは、薄膜抵抗層１６の他方の端部に接続されるもの
であるが、その延長された部分は他方の電源ライン（例
えば、プラス電源ライン）となっている。
【０００９】以上の説明から明らかなように、開口部１
８ａにおける第１導電層１３、誘電体層１４および第２
導電層１９ａによりキャパシタが構成され、これがバイ
パスコンデンサとして機能する。また、このキャパシタ
および薄膜抵抗層１６により直列回路が構成され、この
直列回路が集積回路の両電源ライン間（例えば、グラン
ドラインとプラス電源ラインとの間）に設けられてい
る。
８ａにおける第１導電層１３、誘電体層１４および第２
導電層１９ａによりキャパシタが構成され、これがバイ
パスコンデンサとして機能する。また、このキャパシタ
および薄膜抵抗層１６により直列回路が構成され、この
直列回路が集積回路の両電源ライン間（例えば、グラン
ドラインとプラス電源ラインとの間）に設けられてい
る。
【００１０】つぎに、図２（Ａ）〜（Ｄ）に示した製造
工程順にしたがって、製造方法の説明を行う。
工程順にしたがって、製造方法の説明を行う。
【００１１】（Ａ）シリコン基板１１上に、酸化シリコ
ンを用いて第１フィ―ルド絶縁層１２を形成する。つぎ
に、この第１フィ―ルド絶縁層１１上に、スパッタ法を
用いてアルミニウム薄膜を形成し、これをを所定の形状
にパタ―ニングして第１導電層１３を形成する。つぎ
に、プラズマＣＶＤ法により、窒化シリコンを用いた誘
電体層１４を形成する。
ンを用いて第１フィ―ルド絶縁層１２を形成する。つぎ
に、この第１フィ―ルド絶縁層１１上に、スパッタ法を
用いてアルミニウム薄膜を形成し、これをを所定の形状
にパタ―ニングして第１導電層１３を形成する。つぎ
に、プラズマＣＶＤ法により、窒化シリコンを用いた誘
電体層１４を形成する。
【００１２】（Ｂ）酸化シリコンを用いて第２フィ―ル
ド絶縁層１５を形成する。つぎに、この第２フィ―ルド
絶縁層１５上に、スパッタ法を用いて薄膜抵抗材料層を
形成し、これを所定の形状にパタ―ニングして薄膜抵抗
層１６を形成する。
ド絶縁層１５を形成する。つぎに、この第２フィ―ルド
絶縁層１５上に、スパッタ法を用いて薄膜抵抗材料層を
形成し、これを所定の形状にパタ―ニングして薄膜抵抗
層１６を形成する。
【００１３】（Ｃ）酸化シリコンを用いて第３フィ―ル
ド絶縁層１７を形成する。つぎに、第２フィ―ルド絶縁
層１５および第３フィ―ルド絶縁層１７を所定の形状に
パタ―ニングして開口部１８ａを、第３フィ―ルド絶縁
層１７を所定の形状にパタ―ニングして開口部１８ｂ
を、それぞれ形成する。
ド絶縁層１７を形成する。つぎに、第２フィ―ルド絶縁
層１５および第３フィ―ルド絶縁層１７を所定の形状に
パタ―ニングして開口部１８ａを、第３フィ―ルド絶縁
層１７を所定の形状にパタ―ニングして開口部１８ｂ
を、それぞれ形成する。
【００１４】（Ｄ）スパッタ法を用いてアルミニウム薄
膜を形成し、これを所定の形状にパタ―ニングして、第
２導電層１９ａおよび第３導電層１９ｂを同時に形成す
る。つぎに、フォ―ミングガスを用いて熱処理（４００
度Ｃ程度）を行う。
膜を形成し、これを所定の形状にパタ―ニングして、第
２導電層１９ａおよび第３導電層１９ｂを同時に形成す
る。つぎに、フォ―ミングガスを用いて熱処理（４００
度Ｃ程度）を行う。
【００１５】なお、第１導電層１３にさらに別の薄膜抵
抗層を接続し、この薄膜抵抗層を一方の電源ライン（例
えば、グランドライン）に接続するようにしてもよい。
すなわち、一方の電源ライン−薄膜抵抗層−キャパシタ
−薄膜抵抗層−他方の電源ライン、という構成にしても
よい。
抗層を接続し、この薄膜抵抗層を一方の電源ライン（例
えば、グランドライン）に接続するようにしてもよい。
すなわち、一方の電源ライン−薄膜抵抗層−キャパシタ
−薄膜抵抗層−他方の電源ライン、という構成にしても
よい。
【００１６】
【発明の効果】本発明では、キャパシタおよび薄膜抵抗
層により直列回路を形成し、この直列回路を集積回路の
両電源ライン間に設けたので、電源ラインに鋭い電源ノ
イズが生じた場合にも、キャパシタの絶縁破壊を防止可
能である。
層により直列回路を形成し、この直列回路を集積回路の
両電源ライン間に設けたので、電源ラインに鋭い電源ノ
イズが生じた場合にも、キャパシタの絶縁破壊を防止可
能である。
【図１】本発明の実施例を示したものであり、図１
（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）の IＢ−
IＢ線における断面図である。
（Ａ）はその平面図、図１（Ｂ）は図１（Ａ）の IＢ−
IＢ線における断面図である。
【図２】図１の実施例の製造工程を示したものであり、
図１（Ｂ）に対応して製造工程を描いた図である。
図１（Ｂ）に対応して製造工程を描いた図である。
【図３】従来例を示したものであり、図３（Ａ）はその
平面図、図３（Ｂ）は図３（Ａ）の IIIＢ− IIIＢ線に
おける断面図である。
平面図、図３（Ｂ）は図３（Ａ）の IIIＢ− IIIＢ線に
おける断面図である。
１１……シリコン基板 １３……第１導電層 １４……誘電体層 １６……薄膜抵抗層 １９ａ…第２導電層
Claims (1)
- 【請求項１】 半導体基板の主面側に形成されたキャパ
シタおよび薄膜抵抗層により直列回路を形成し、上記直
列回路を集積回路の両電源ライン間に設けた集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3939992A JPH05235275A (ja) | 1992-02-26 | 1992-02-26 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3939992A JPH05235275A (ja) | 1992-02-26 | 1992-02-26 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235275A true JPH05235275A (ja) | 1993-09-10 |
Family
ID=12551920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3939992A Pending JPH05235275A (ja) | 1992-02-26 | 1992-02-26 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235275A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789797A (en) * | 1995-07-28 | 1998-08-04 | Nippondenso Co., Ltd. | Semiconductor device that suppresses electromagnetic noise |
| US6353353B1 (en) | 1997-01-14 | 2002-03-05 | Canon Kabushiki Kaisha | Integrated semiconductor circuit with improved power supply control |
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2009094093A (ja) * | 2007-10-03 | 2009-04-30 | Nec Electronics Corp | 半導体装置 |
-
1992
- 1992-02-26 JP JP3939992A patent/JPH05235275A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789797A (en) * | 1995-07-28 | 1998-08-04 | Nippondenso Co., Ltd. | Semiconductor device that suppresses electromagnetic noise |
| US6353353B1 (en) | 1997-01-14 | 2002-03-05 | Canon Kabushiki Kaisha | Integrated semiconductor circuit with improved power supply control |
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2009094093A (ja) * | 2007-10-03 | 2009-04-30 | Nec Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001012 |