CN101878570B - 外延浪涌保护器件 - Google Patents

Abstract

一种具有小面积掩埋区(38，60)以最小化器件电容的浪涌保护器件。在半导体衬底(34)中或在外延层(82)中形成掺杂区(38，60)，然后在其上形成外延层(40，84)以掩埋掺杂区(38，60)。通过最小化对芯片的高温和长时段处理来维持掩埋区(38，60)的小特征。在外延层(40，84)中形成发射极(42，86)。

Description

外延浪涌保护器件

技术领域

本发明总体上涉及半导体器件，并且更具体地涉及半导体浪涌(surge)保护器件。

背景技术

过压保护器件或浪涌保护器件已经高度发展用于保护电气设备、尤其是半导体电路免于由于危险的电压瞬变而导致的损坏。诸如通信线路的导体上发生的电压瞬变可能是由雷击、静电放电、电磁场等导致的。过压保护器件典型地包括四层半导体器件，即晶闸管(thyristor)。期望地，过压保护器件应当非常迅速地作出反应以在过冲非常小的情况下抑制高速瞬变电压，应当具有很高的电流载送能力，并且表现出很小的电容。

一种已经经历广泛使用的过压保护器件是采用四半导体层和掩埋区以便利和控制响应于瞬变电压而导通器件的二端子晶闸管。这样的器件被称为过压保护器件，其是由Littelfuse有限公司，DesPlaines，Illinios供应的并且商标名称为

将掩埋区并入到过压保护器件中在以下美国专利中被公开：Webb等人的No.5,479,031；Turner、Jr.的No.6,084,253；Casey等人的No.6,531,717以及Casey等人的No.6,956,248。

晶闸管器件中的掩埋区确定或至少显著影响器件的许多工作参数。掩埋区的数量和布置影响器件的导通响应。掩埋区的杂质浓度确定晶闸管器件的击穿电压，即器件进入低阻抗负电阻区时的电压。掩埋区中的杂质浓度越高，器件的击穿电压就越低。典型地，掩埋区是通过在晶片的表面上长时间(诸如30小时)沉积高浓度的掺杂剂、然后在另外的30小时中将掺杂剂推进到晶片中而形成的。需要高温和长期进度来将掺杂剂深入地推进到晶片中。一旦形成掩埋区，就在其上形成基极区，并且在基极区中形成发射极或阴极区(也是在标准升高的半导体处理温度下)。

图1示出根据现有技术的技术制造的单向浪涌保护器件8的详细构造。器件8形成在P型硅衬底10的顶表面中，P型硅衬底10被示出为在金属接触26和28之间。半导体区12位于半导体衬底10的中间，并限定四层晶闸管的中部区和PNP晶体管的基极这两者。第一N型基极区14形成在衬底10的顶表面中，并且第二N型阳极区16形成在衬底10的底表面中。然而，在基极区14或者16形成之前，通过标准半导体扩散技术，在中部区12中形成多个重掺杂的掩埋区18。掩埋区18是通过沉积硼离子约三天、从而在衬底10的表面上导致约1019原子每立方厘米的饱和浓度以及约80微米的深度而形成的。该杂质浓度对于提供范围在约8-12伏内的击穿电压是有效的。晶片在约1275℃的温度下经历扩散处理约三天，以激活硼离子。在激活硼离子之后，半导体衬底10的两侧面都经受另一扩散处理，其中形成N型基极区14和阳极区16。N型杂质的浓度必须足以补偿掩埋区18中的P型硼。结果，结20形成在基极区14和掩埋区18之间。正是该结20确定器件的击穿电压。该结的雪崩击穿向器件提供负电阻特性。在基极区14中形成P型发射极22，其中在发射极22中有限定短路点24的孔。发射极22中的短路点24可以形成在掩埋区18上，如在美国专利No.5,479,031中所公开的那样。或者，掩埋区18可以完全从发射极边缘偏移，如在美国专利No.6,531,717中所公开的那样。金属发射极接触26被形成为与发射极22和基极区14的短路点24都电接触。阳极金属接触28形成在芯片的底部上，与阳极区16电接触。

虽然前述方法是耗时并且因此是昂贵的，但它代表传统上所接受的用于制造Sidactor过压保护器件型的二端子晶闸管的方法。用于形成掩埋区的前述方法的一个缺点在于：通常无法以小面积且因此无法以小电容来制造这样的区域，因为高温处理步骤使得杂质在晶片中沿各个方向向外扩散。因此，掩埋区形成得越深，它们根据时间和温度就生长得越大。由于芯片经历高温处理，所以掩埋区中的杂质向外扩散，因此减小了杂质的浓度。掩埋区的杂质浓度的减小相应地增大器件的击穿电压。因此难以实现对击穿电压的严格控制。当掩埋区形成具有芯片的基极区的大面积结时，这样的器件的电容相应地也大。大电容晶闸管可能适合于某些应用，但不适合于高速数据传输应用，诸如DSL、VDSL或其他高速通信线路传输协议的情况。

另一关注点是，如果需要低电压过压保护器件，诸如用于数字传输线路，那么掩埋区必须具有高浓度杂质水平以便与掩埋区相关联的结的反向击穿电压。同样，在深埋在半导体芯片中的区域中实现高浓度水平变得更加困难，因为对于沉积在芯片的表面上的掺杂剂的浓度存在限制。在许多情况下，沉积在半导体衬底的表面上以形成掩埋区的杂质的浓度处于饱和水平，以用于低电压工作。那么，由于执行长扩散处理以将掺杂剂深深地移动到半导体芯片中，所以掺杂剂的浓度随着距芯片表面的距离而变得更小。因此，制造具有有益于保护数字和其他低电压线路的低击穿电压的过压保护器件是困难的且昂贵的。

根据前述内容可以看出，存在对允许形成深掩埋区的工艺和相应产品的需要，以便可以高效地制造低电容、低电压浪涌保护器器件。还存在对供高速通信线路使用的低电容浪涌保护器件的需要，以便不会不利地影响高速信号。存在对用于在浪涌保护器件中形成掩埋区的方法的额外需要，以便可以实现对器件的击穿电压的高度控制。

发明内容

根据本发明的原理和构思，公开了表现出低电容和低击穿电压特性的浪涌保护器件。这些和其他优点通过在半导体衬底的表面中形成多个小面积的浅掩埋区来实现，其中，掩埋区中的高浓度的掺杂剂形成低击穿电压。然后掩埋区被覆盖上外延半导体材料层。以常规方式在外延层的顶表面中形成发射极区。半导体材料的外延层在掩埋区上的形成以及随后的对衬底的处理步骤减少了掩埋区的扩散，因此保持了所得到的器件电容和小面积。掩埋区中的杂质浓度也依然是局部化的，并且基本上没有由于长期扩散处理而被减小。因此，在低电容的情况下实现了较低的击穿电压。

根据本发明的另一特征，掩埋区被形成有P型区和N型区，从而在掩埋区内形成PN结。

根据本发明的另一方面，PN结的面积被保持为小，因此使得结电容最小化。

根据本发明的又一特征，相比于现有技术，可以使用多个掩埋区来增大浪涌保护器件的电流能力，而同时使电容最小化。

根据本发明的一个实施例，公开了下述类型的浪涌保护器件：该浪涌保护器件具有四半导体层、一个或多个掩埋区和至少两个端子，其中当对器件施加超过击穿电压的电压时从芯片的一面到芯片的相对面发生传导(conduction)。掩埋区形成在器件的半导体层的表面中，并且掩埋区的杂质浓度部分地限定器件的击穿电压。还包括形成在半导体层上的半导体材料外延层，以覆盖掩埋区，由此对外延层的处理基本上不改变掩埋区的大小，从而控制了器件的电容。

根据本发明的另一实施例，公开了一种用于制造四层浪涌保护器件的方法，其包括步骤：将杂质沉积在浪涌保护器件的半导体层的暴露表面中的选定位置处，其中杂质的浓度部分地限定浪涌保护器件的击穿电压，并且杂质的选定位置限定掩埋区。还包括步骤：在掩埋区上形成半导体材料的外延层，以及在外延半导体层上形成基极半导体层以便由此限定外延半导体层和基极半导体层之间的PN结。然后在基极半导体区中形成发射极区。

根据本发明的又一实施例，公开了一种用于制造四层浪涌保护芯片的方法，该方法包括步骤：在制造浪涌保护芯片期间在第一半导体层中形成PN区，以便PN区具有位于其中的PN结。还包括步骤：形成具有向浪涌保护芯片提供期望的击穿电压的杂质浓度的PN结，以及在PN区上形成第二半导体材料层，以便由此掩埋PN区。在第二半导体材料中形成发射极区，并在浪涌保护芯片的相对的面上形成相应的接触。

根据本发明的另一实施例，公开了一种浪涌保护器件，其包括衬底以及形成在衬底上的基本本征半导体材料层。在所述本征半导体材料层中形成一个或多个掩埋区，并在所述本征半导体材料上形成半导体基极区。在基极区中形成发射极。结果，当半导体基极层和本征半导体之间的结被反向偏置时，本征半导体材料中的耗尽区比半导体基极区中的耗尽区更宽，由此减小浪涌保护器件的电容。

关于本发明的又一实施例，公开了一种浪涌保护器件，其包括用于支撑浪涌保护器件的衬底和形成在衬底上的掺杂的外延半导体阻挡层。在阻挡层上形成本征外延层，并且在本征外延层中形成一个或多个掩埋区。在本征外延层上形成掺杂的外延基极区，并且在基极区中形成发射极。在发射极中形成多个短路点，其中所述短路点每个均包括基极区的一部分。发射极接触与发射极和短路点两者都接触。在衬底上形成阳极接触。

结合本发明的另一实施例公开了一种用于制造浪涌保护器件的方法。该方法包括步骤：形成被掩埋在本征外延半导体材料层中的一个或多个区。掩埋区的杂质浓度限定浪涌保护器件的击穿电压。在本征外延半导体材料上形成半导体基极层，以便在本征外延半导体材料和半导体基极层之间形成结。当该结被反向偏置时，形成在本征外延半导体材料中的耗尽区比形成在基极层中的耗尽区更宽，由此减小浪涌保护器件的电容。在基极层中形成发射极。

附图说明

根据下面对附图中所示的本发明的优选和其他实施例的具体说明，其他特征和优点将变得显而易见，其中贯穿附图，类似的附图标记一般指代相同的区域、功能或元件，并且在附图中：

图1是根据现有技术构造的半导体芯片的截面图；

图2是根据本发明的一个实施例的浪涌保护器件的截面图；

图3是掩埋区岛的顶视图，其中以虚线示出了发射极短路点；

图4是点阵形掩埋区的顶视图，其中以虚线示出了发射极短路点；

图5是根据本发明的第二实施例的浪涌保护器件的截面图，其中除PN掩埋区外还使用外延层；

图6是PN掩埋区的等比例放大视图，示出了PN掩埋区之间的PN结；

图7a和7b分别是采用一个掩模操作的另一PN型掩埋区的顶视图和截面图；

图8是采用两个外延层的浪涌保护器件的实施例的截面图；

图9是其中掩埋区形成在衬底中的浪涌保护器件的另一实施例的截面图，其中两个外延半导体层覆盖掩埋区；

图10是其中实现了双向保护操作的浪涌保护器件的另一实施例的截面图；

图11是具有额外的半导体材料层的本发明的浪涌保护器件的另一实施例的截面图，其中在该额外的半导体材料层中形成发射极以实现期望的电特性；

图12是与图11所示的实施例相似但仅仅单一杂质类型的掺杂剂形成掩埋区的本发明的另一实施例；

图13a是根据本发明的单向器件的电气符号，图13b是根据本发明的双向器件的电气符号，并且图13c是本发明的具有与其并行连接的反并联二极管的单向器件的电气符号；以及

图14是已经在半导体衬底上形成外延缓冲区之后在单向浪涌保护器件的初始制造过程中示出的该单向浪涌保护器件的另一实施例的截面图；

图15是在已经在缓冲层上生长了本征外延层的第一部分之后的截面图；

图16是在晶片已被掩蔽并被注入杂质以在本征外延层的第一部分中形成掩埋区之后的截面图；

图17是已在第一外延部分上生长了本征外延层的第二部分、由此将掩埋区掩埋在本征外延层中之后的截面图；

图18是已在本征外延层上生长了外延基极层之后的截面图；

图19是晶片已被掩蔽且已在浪涌保护器件的基极层中形成了发射极区之后的截面图；

图20是晶片已经历处理以形成填充有氧化物隔离的沟槽之后的截面图；

图21是晶片已被处理以形成顶部金属接触和底部金属接触之后的截面图；

图22以曲线示出采用本征半导体材料的半导体器件的电特性，该半导体器件表现出低总电容，并且电容随着施加在器件两端的电压而发生的变化极小；

图23是类似于图21所示的浪涌保护器件但具有PN掩埋区的浪涌保护器件的另一实施例的截面图；以及

图24是具有双向阻挡能力的浪涌保护器件的另一实施例的截面图。

具体实施方式

参考图2，示出了根据本发明的一个实施例构造的浪涌保护器件30。这里所公开的浪涌保护器件是在进入完全导通时表现出负电阻特性的四层器件。选择轻掺杂的N型杂质的起始衬底32。轻掺杂的N型杂质提供四层晶闸管30的中部区34。轻掺杂的中部区34使芯片的电容最小化，应当理解的是，轻掺杂的结的耗尽区宽，因此与在重掺杂的区之间形成的结相比表现出低电容。然后处理衬底的背面以将P型杂质扩散到其中，从而形成重掺杂的P+阳极区36。

接着，利用氧化硅或氮化硅掩模对晶片进行掩蔽，以限定用于形成掩埋区38的开口。掩模中的所述开口可以是任何形状。在圆开口的情况下，直径可以为从约10微米到约100微米。然而，可以使用其他尺寸的开口来优化期望的电特性。例如，掩埋区形成于其中的小尺寸开口使电容最小化，但是其可能折衷处理器件的浪涌电流载送能力。大尺寸的开口可以优化浪涌电流载送能力，但其也可能增大器件的电容。优选地，掩埋区形成于其中的开口应当不具有尖锐的边缘或拐角。通过扩散或注入诸如砷或磷的N型杂质，在中部区34的顶表面中形成掩埋区38。N型杂质的剂量是重度的，以便形成重掺杂的掩埋区38并因此实现低击穿电压。人们认为，约10¹⁸原子每立方厘米的剂量能够确立约5.5伏的击穿电压。形成在中部区38中的每个掩埋区38的深度优选地是浅的。根据本发明的重要特征，掩埋区的特征被保持为小，由此使得器件的电容最小化。根据关于此点的教导而制造的掩埋区被认为导致具有小管芯尺寸的表现出约10pf或更小的电容的浪涌保护器件。掩埋区38的电容在掩埋区38的N+材料与上覆的外延层40的P型材料之间的结的耗尽区的宽度中，下面将对此进行描述。为了实现晶闸管器件30的大浪涌电流能力，可以形成大量掩埋区。无需长期将N型杂质推进到芯片中，因为区38是通过使用形成在掩埋区38上的半导体区40来被掩埋的。一旦在中部区34的表面中形成了掩埋区38，就除去掩模。

根据本发明的重要特征，通过在中部区34的表面上沉积P型外延材料层40来掩埋区38。这有效地掩埋N+区38从而使得可以在其上形成发射极42。可以采用常规的外延处理步骤和设备来形成外延层40。如常规所已知的那样，可以控制外延反应器以便以期望的浓度引入选定杂质，并使其生长到特定厚度。可以将外延层40的厚度选择为强调各种电参数。例如，可以将外延层40制成为薄的以增大器件的速度，因为通过其中的载流子的渡越时间变得更短。外延层的厚度可以是约50微米，或者是其他期望的厚度。重要的是实现：在比扩散处理所需的温度稍低的温度下并以少得多的时间来执行外延层40的形成，从而使掩埋区38的扩大以及其杂质浓度的变化最小化。另外，少得多的时间与生长外延层而不是通过扩散技术形成相似的半导体区有关。通过采用外延方法，也可以实现对期望的击穿电压的更好控制。外延层40形成四层器件的NPN晶体管的基极区。

形成在外延层40与下面的中部区34(包括掩埋区38)之间的半导体结被定性为突变结。这主要是由于该结形成在外延层40的界面处而不是通过扩散技术形成的缘故。在掺杂剂轮廓在结处突然变化时形成突变结。因此外延层40的半导体材料与下面的中部区34一起形成突变梯度(gradient)PN结。突变结的使用使得浪涌保护器件被制造为具有低击穿电压。

通过对晶片进行掩蔽以在外延层40的上部中形成发射极42或阴极区来进一步处理晶片。虽然图2所示的浪涌保护器件30的截面看起来具有发射极岛，但是实际上发射极是其中具有用以限定短路点44的开口的单层重掺杂的N型材料。短路点44事实上是延伸穿过发射极42中的开口的外延基极层40的部分。短路点44用于限定器件的导通和关断电流。如可以理解的那样，从基极区40开始经过短路点44到发射极接触46的初始电流被浪费掉(be lost)，并且无助于产生用于导通器件的基极发射极结的所需的0.7伏阈值。可以凭经验确定短路点的数量、形状和位置，以设置浪涌保护器件30的导通电流。

在处理晶片以形成发射极区42之后，进一步处理晶片以在其上形成金属接触。在芯片的顶表面上形成发射极接触46，以使得经由短路点44将外延基极区40短路到发射极区42。在芯片的底部形成底部金属阳极接触48，从而形成二端子、四层浪涌保护器件30。虽然图2的浪涌保护器件被描述为以N型衬底32为开始，但是与其他半导体区的杂质的变化一起，可以使用P型起始衬底。

图3示出以上述方式形成在中部区34中的掩埋区50的一种可能的图案。如可以理解的，可以使用其中具有许多单独开口的掩模来形成掩埋区50，以形成各个掩埋区50。还应当理解的是，通过使用小面积的掩埋区50，器件的电容被最小化。即使当增加小掩埋区50的数量以提高器件的浪涌电流能力时，总面积可能仍然小于传统大面积的掩埋区。因此，在不折衷器件的低电容的同时仍然实现了电容的减小。掩埋区50无需如图3所示那样彼此均等地被间隔开，而是可以被布置为在芯片的某些区域中具有较高的密度，而在芯片的其他区域中具有较低的密度。另外，掩埋区中的一些根据其在芯片上的位置在面积上可以大于其他掩埋区。掩埋区的截面形状无需如同所示那样是圆的，而是可以是许多其他几何形状，包括形成在短路点52周围的环形或部分环形的线。根据形成在发射极42中的短路点52的几何形状和间隔以及其他考虑，本领域技术人员可以采用上述的许多和其他替换物以及它们的组合来实现特殊的效果或得到特殊的结果。

图4示出形成在芯片的中部区中的点阵型掩埋区54。点阵形掩埋区54可以是沿着x轴和y轴的线或对角线的矩阵。矩阵形掩埋区的线宽可能受限于所采用的光刻技术。另外，掩埋区可以仅包括沿任何方向延伸的平行线或条带，或虚线，或者它们的任何变型。

图5示出本发明的浪涌保护器件的另一实施例。这里，该器件包括结合图2所示的实施例所述的层中的多个层，但其还额外地包括两部分(two-part)掩埋区60。该掩埋区60包括邻近N+区域64的P+区域62，从而形成位于它们之间的PN结66，如在图6的放大部分中所示。如上面所解释的，掩埋区优选地被形成为具有小面积特征以最小化其电容。在PN结型的掩埋区60中，重掺杂的P+区域62和重掺杂的N+区域64都小，因此PN结66也小。这与本发明是一致的，因为重掺杂的掩埋区60的特征在于薄的、小面积的耗尽区。如上所述，掩埋区60的重掺杂对于为器件提供低击穿电压来说是必要的。注意，PN结的耗尽区的宽度与分立电容器的板之间的间隙相似。当结66的面积被维持为小时，掩埋区的电容也被最小化。本领域技术人员将认识到，可以采用两个掩模来形成掩埋区60的不同的区域62和64。虽然图6所示的两部分掩埋区60一般是方形的，但是可以通过使用中间重叠的环形掩模开口将其制造成没有尖锐的边缘。利用该布置，取决于掩模开口的重叠程度，所得到的掩埋区的顶视图将是沙漏形的，或者类似于沙漏形。或者，可以将单掺杂剂掩埋区(诸如图2所示的)用于图5的实施例，而不使用两部分掩埋区。

在各个芯片之间，在晶片的顶部蚀刻沟槽。该沟槽被向下蚀刻到P+衬底36中。然后，用如附图标记56所示的诸如玻璃隔离/钝化材料的氧化物填充沟槽。

虽然图6的掩埋区60被示出为一个半导体区域62邻近另一个半导体区域64以形成平面结66，但是这样的构造不是必要的。可以使用如图7a的顶视图和图7b的侧视图所示的掩埋区70来制造浪涌保护器件。这里，通过首先将P+杂质扩散或注入到形成在中部区34的半导体材料上的掩模的开口中来构造掩埋区70。然后使用相同的掩模，将N+杂质扩散或注入到相同的掩模开口中。在对芯片的进一步处理过程中，P+杂质将向外扩散得稍微多于N+杂质，从而使得某些P+杂质材料一般位于N+核的外面。注意，需要高浓度的N+杂质来补偿或克制掩埋区70的中心处的P+杂质。无论如何，PN结76形成在掩埋区70的P+材料和N+材料之间。掩埋区的该构造提供高浪涌电流能力。虽然掩埋区70被示出为是环形的(如从顶部可以看到的)，但是取决于掩模中的开口的形状可以以其他形状来形成掩埋区70。

根据图8所示的本发明的另一实施例，公开了一种采用两个外延层的浪涌保护器件。图8的浪涌保护器件是通过使用厚度在约200-500微米范围内的起始P+硅衬底80来构造图8的浪涌保护器件。然后在衬底80的表面上沉积N型外延层82。P+衬底80上的外延层82的使用提供对用作中部区的层82的厚度的控制的极大灵活性。可以将N型外延层82制造为薄的，以控制器件的功率消耗并提高其运行速度。典型地，外延层82可以为约20-40微米厚，但是可以采用其他厚度。在要保护的电路的工作电压低的应用中，诸如在DSL、VDSL和其他数字通信线路中，可以将外延层82制造为薄的，低至约5-10微米。

接着，对底部(或第一)外延层82的暴露表面进行掩蔽，以在其中形成掩埋区60。可以以上述相同方式形成包括重掺杂的P+区62和重掺杂的N+区64的掩埋区60。同样，可以将掩埋区60形成为具有非常小的特征以使器件的电容最小化，并且包括小面积的PN结。

一旦在底部N型外延层82中形成了掩埋区60，芯片就经历另一外延处理，在该处理中，在第一外延层82上沉积第二(或顶部)外延层84。第二外延层84是形成四层浪涌保护器件的NPN晶体管的基极层的P型层。可以使第二外延层生长至约50微米的深度。

然后在第二外延层84中形成发射极或阴极区86。可以将发射极区86形成为具有期望数量和图案的短路点88，以控制器件的开关电流(I_s)和保持电流(I_h)。与结合图5所述的实施例非常类似的是，利用玻璃填充的沟槽隔离晶片上的各个芯片。在芯片的相对侧面上形成发射极接触90和阳极接触92，以通过引线框或接线端子提供到其的电接触。

图9所示的实施例与图8所示的实施例非常类似，但掩埋区60是形成在半导体衬底80中，而不是第一外延层中。这里，对P+半导体衬底80进行处理以在其中形成掩埋区60。N型的第一外延层82沉积在衬底80上，从而掩埋掩埋区60。然后在第一外延层82上沉积第二外延层84。可以控制形成器件的基极层的第二外延层的厚度和杂质浓度，以实现器件的期望电特性。在这样的器件中，可以使得保持电流(I_H)与击穿电压无关。以与上面结合图8所述的方式相似的方式形成发射极区86、短路点88和金属接触90和92。

图10示出根据本发明的实施例构造的双向浪涌保护器件。采用起始P+衬底100用于该双向器件。通过对P+衬底100进行掩蔽来处理P+衬底100，以形成每个掩埋区106的N+区域104的开口。然后使晶片经受以下处理：将N型杂质以非常高的浓度沉积在掩埋区掩模的开口中以形成掩埋区106的相应的N+区域104。接着，去除顶部掩模并用另一掩模代替顶部掩模，以形成掩埋区106的P+区域110。使晶片经受P型杂质的沉积或注入以形成掩埋区106的重掺杂的P+区域110。掩模对准是重要的，以便N+区域104与P+区域110形成结。掩埋区106与芯片的第一单向浪涌保护器件相关联。

一旦已经在衬底100中形成了掩埋区106，就在掩埋区106之上将第一外延层112沉积在衬底100上，从而形成芯片的中部区。外延层112是使用N型杂质沉积的，并且被沉积至期望的厚度以控制双向浪涌保护器件的各种电参数。第一外延层112的表面被掩蔽以形成每个掩埋区116的N+区域114。使用N型杂质重掺杂每个掩埋区116的N+区域114。然后处理晶片以去除在制造掩埋区116的N+区域114中所使用的掩模，并且也对晶片进行掩蔽以形成掩埋区116的P+区域118。将P型杂质扩散或注入到掩模开口中，以形成每个掩埋区116的P+区域118。掩埋区116与芯片的第二单向浪涌保护器件相关联。同一芯片上的两个单向浪涌保护器件的制造形成双向保护。

然后用第二外延层120覆盖其他器件的掩埋区116。在第二外延处理中使用P型杂质以形成P型基极区120。然后在晶片的两侧面上对晶片进行掩蔽，以限定用于在其中形成两个单向浪涌保护器件的N+发射极区102和122的区域。将N型杂质扩散或注入到发射极掩模的开口中，以便在芯片的底部部分上形成器件的发射极区102以及形成在芯片的顶部中形成的器件的发射极区122。还可以在发射极区102和122中形成相应的短路点108和124。虽然注意到就芯片的顶部和底部部分中的器件而言对图10做了描述，但是取决于芯片两端的电压的极性，在导通期间每个单向器件使用每个半导体层来将电流从一个接触126载送到另一接触128。另外，可以利用适于针对具有两种极性的瞬变电压提供对称电操作的半导体层来制造各个半导体区。或者，可以以提供非对称电操作的不同杂质浓度来制造各个半导体区，尤其是掩埋区。另外，可以将各个半导体区制造为针对具有相反极性的瞬变电压实现不同的保持电流、不同的开关和闭锁电流等。

最后，在芯片的相对的面上形成金属接触126和128，以为引线框或接线端子提供到芯片的连接。在其他情况下，金属接触126和128可以用作用于将芯片波焊至印刷电路板等的接触。

图11示出图5所示的浪涌保护器件的变型。其中形成有发射极区42的半导体层被修改为具有用以实现器件的期望电特性的杂质和浓度。与直接在外延层40中形成发射极区42不同的是，形成另一半导体区或层130。该特征可以被定性为具有与相同发射极42相关联的第一基极区40和第二基极区130的芯片。通过将P型杂质扩散到顶部外延层40中或者通过在外延层40上沉积额外的P型外延层130来形成半导体层130。作为替换，可以在与用于形成第一外延层40的外延处理相同的外延处理期间形成第二层130，但是在外延处理的稍后阶段，P型杂质的浓度被改变为与第一层40相比在第二层130中实现不同的浓度。

短路点44中的材料的有效电阻是将浪涌保护器件驱动到闭锁状态所需的闭锁和保持电流的函数。通过修改其中形成有发射极区42的半导体层130的杂质浓度，可以将短路点44的电阻设计为实现不同的闭锁和保持电流。短路点44的电阻越高，器件的闭锁和保持电流就越低，应认识到，这两个电参数的乘积必须得到约0.7的电压，以便将发射极区42正向偏置到完全导通。可以将半导体层130形成为具有小于或大于下面的外延层40的杂质浓度的P型杂质浓度。

也可以将顶部半导体层130形成为具有期望的厚度，该期望的厚度也与器件的期望的闭锁和保持电流参数有关。取决于发射极区42的深度，半导体层130可以是20微米厚或者甚至更小。半导体区越薄，短路点44中存在的电阻就越小。可以理解的是，当采用外延处理时，可以仔细控制各半导体层的厚度。

虽然图11的浪涌保护器件和在此所述的其他实施例采用具有P区和N区的掩埋区，但是这种类型的掩埋区可以不是必要的。在图12中示出了与图11所示的浪涌保护器件相似但具有单个掺杂掩埋区132的浪涌保护器件。这里，N+掩埋区132形成在中部区34中。这种类型的掩埋区132可以实施于在较高电压应用中工作的浪涌保护器件。

浪涌保护器件的电气符号并不是完全标准化的，而是随着实际的器件和厂商而变化。图13a示出单向浪涌保护器件的电气符号，而图13b示出双向浪涌保护器件的电气符号。图13c示出具有连接在器件两端的反并联二极管的单向浪涌保护器件的电气符号。通常，在单向器件两端连接反并联二极管以通过该浪涌保护器件在一个方向上提供浪涌保护，并对于相反极性的浪涌电压通过该二极管提供低阻抗通路。根据前述说明本领域技术人员会发现，将反并联二极管合并在集成电路中是一项基本任务。

图14-21示出在处理的各个阶段期间浪涌保护器件的另一实施例。该实施例的特征在于浪涌保护器件的低总电容，并且器件的电容与工作电压基本上无关，即，低Δ电容。下述浪涌保护器件所表现出的低电容可归因于本征半导体层和半导体基极层的利用，其中本征半导体层和半导体基极层之间的结提供宽耗尽层和相应的低电容。除了浪涌保护器件的低电容特性和低Δ电容特性外，还可以使用多个外延半导体处理步骤制造这样的器件，由此使得能够将掩埋区制造得尺寸小但被重掺杂以实现低击穿电压能力。

半导体类型的传统浪涌保护器件的总电容是由掩埋区贡献的电容以及由中部区和基极层之间的耗尽区所贡献的电容。掩埋区的电容在掩埋区本身与掩埋区形成于其中的中部区之间的耗尽区中。可以通过将掩埋区制造为小岛、从而最小化耗尽区的相应面积来减小归因于掩埋区的电容。掩埋区电容的最小化在上面被说明。可以通过根据下面的技术制造浪涌保护器件来最小化器件的其他并联电容。

根据本发明的该实施例的浪涌保护器件是使用如图14所示的重掺杂的P型衬底140的起始晶片而制造的。半导体衬底140的掺杂水平可以是这样的：该掺杂水平使得材料的电阻率在约0.005-0.02Ω-cm的范围内。接着，将晶片衬底140置于外延反应器中以生长半导体材料的N型缓冲层142。外延材料的缓冲层142可以是约5微米厚，并且可被形成为具有约0.3Ω-cm的电阻率。对于低击穿电压浪涌保护器件，针对六伏器件，可以使得缓冲层142的厚度更小，低至约1微米左右。外延材料的缓冲层142的功能是用于防止形成在器件的中部区中的耗尽层在反向电压状态期间到达P型衬底140。

该实施例的浪涌保护器件包括通过用于形成其中形成有导电阱(即掩埋区)的本征外延材料层的两部分外延处理而构造的中部区。一旦已经形成了缓冲层142，如图15所示，通过在晶片上形成本征外延层的第一部分144，晶片就可以继续外延处理。优选地，第一本征外延层144具有非常高的电阻率，即低杂质浓度。在200-400Ω-cm之间的本征外延层144的电阻率是可行的，但是较高的电阻率是更好的。然而次优选的是，可以采用100Ω-cm附近的本征电阻率。为了实现较高的本征外延层144的电阻率，在形成缓冲层142之后清洗外延反应器是必要的，以将N型本底杂质从反应器去除。无论如何，对于350伏浪涌保护器件，本征外延层的第一部分144可以被形成为具有在约10-25微米之间且优选地为15微米的厚度。

一旦已经在缓冲层142上形成了本征外延层的第一部分144，然后就在本征外延层的第一部分144中形成掩埋区(如图16中的附图标记146所示)。可以在第一本征外延层144的表面中形成一个或多个掩埋区146。利用合适的氧化物148对晶片进行掩蔽，并且在氧化物148中在期望形成掩埋区146的位置处形成开口。因此第一本征外延层144的选择的表面区域被暴露于用于形成掩埋区146的杂质。优选地，将杂质注入(如箭头150所示)到晶片的未掩蔽区域中。离子注入步骤是优选的，因为可以以比杂质的深度扩散所需的温度低得多的处理温度将杂质嵌入到晶片中。然而，晶片可以经历推进(drive)步骤，在推进步骤中，将晶片的温度升高一段时间以将杂质推进到第一本征外延层144中，并且还将器件退火以修复由于撞击晶片表面的杂质的高能量冲击而导致的对晶片表面的任何损伤。掩埋区146保持小面积，并且因此表现出相应的小电容，因为无需长时期和高温度的杂质推进来将区146掩埋到中部区中。在所示的晶片中，注入到第一本征外延层144中的杂质类型优选地为N型。可以由器件设计者来适当地选择所采用的杂质的具体类型，以实现期望的益处。应当理解的是，可以将低电容浪涌保护器件制成为具有与此处所示和所述的那些相反类型的杂质。

一旦已经形成了掩埋区146，就通过合适的蚀刻剂去除氧化物掩模148。然后通过在第一本征外延层144上和掩埋区146上生长第二本征外延层152来“掩埋”掩埋区146。这在图17中示出。形成中部区的组合的第一和第二本征外延层由附图标记154示出。优选地，使第二本征外延层152生长为具有与第一本征外延层144的电阻率一样高的电阻率，从而使得本征层144和152变得整体上均匀且无法区分彼此。本征外延层154的总厚度影响浪涌保护器件的击穿电压的大小。

图18示出用以在晶片上形成P型基极层156的对浪涌保护器件的处理。利用外延处理通过使P型层生长至约5微米厚来形成基极层156。P型杂质浓度可以在约0.1Ω-cm附近。在形成第二本征外延层152和P型基极层156时无需将晶片从外延反应器移除。更确切地说，仅需要通过在已经形成第二本征外延层152之后允许P型杂质进入反应器中来控制反应器。如可以理解的，相比于通过本领域熟知的标准扩散技术形成各个半导体层，处理浪涌保护器件的总时间以及温度预算(temperaturebudget)被大大减小。

图19示出形成浪涌保护器件的发射极158或阴极区时对浪涌保护器件的处理步骤。发射极区158被形成为P型基极层156中的重掺杂的N型区。在形成发射极区158时，利用合适的氧化物或其他掩模材料(如附图标记160所示)对晶片进行掩蔽。虽然未示出，但发射极区158实质上是单个区，具有多个非发射极岛或区域，其被示为数字162。各个非发射极区域被熟知为短路点162，其中基极层156延伸至晶片的表面。如下面将要描述的，金属发射极接触与短路点162和发射极区158两者都进行接触。如本领域所熟知的，短路点的数量、布置和表面面积与器件的开关电流(I_s)和保持电流(I_h)有关。无论如何，通过将N型杂质扩散到基极层156的未掩蔽区域中来形成发射极158。发射极158被重掺杂为N+浓度。该扩散步骤是对浪涌保护器件执行达长时间段的唯一的高温处理。浪涌保护器件最小地暴露于高温处理使得掩埋区结浓度被维持为与其被形成时基本一样，并且具有基本相同的大小，因此消除了限定器件的击穿电压和其他参数时要考虑的多个变量。

去除发射极掩模160，并且处理晶片以减小P+衬底140的厚度。在晶片处理期间厚衬底140是期望的，以向晶片提供物理强度并使损伤最小化。然而，在其中电流在衬底的相对的面之间流动的器件中厚衬底140不是期望的，因为额外的衬底材料仅仅向器件贡献串联电阻。因此，晶片经历其中将P+衬底140研磨以减小其厚度的背面研磨处理，其结果在图20中示出。

然后处理晶片的顶部以通过合适的掩模和蚀刻技术在其中形成沟槽格子。然后用诸如玻璃类型的氧化物的氧化物164填充沟槽格子，以向晶片的每个芯片的侧边缘提供结隔离。氧化物填充的沟槽164向下延伸到P+衬底140中足够的距离处，以确保在这样的沟槽164下不会发生反向击穿。在隔离沟槽164被形成为深入到衬底140中的情况下，可以支持任何极性的大振幅电压。

然后在浪涌保护器件上沉积金属接触。如图21所示，发射极或阴极接触166形成在晶片的顶部上。发射极接触166用于将发射极区158短路到基极层156的短路点162部分。发射极接触166是以常规方式通过将铝蒸发到晶片的顶表面上而形成的。以相似的方式，处理晶片的背面，即P+衬底140的暴露的底表面，以在其上形成阳极铝接触168。然后可以进一步处理浪涌保护器件以将晶片分割成单独的芯片，并且将芯片封装成期望的二端子包装。

图21所示的浪涌保护器件的特征在于N+掩埋区146和本征外延层154之间的结155的电容。如可以理解的，掩埋区146的数量越少，电容就越低，但是器件的初始电流载送能力就越低。另外，掩埋区146的杂质浓度越高，电容就越高，但是器件的击穿电压就越低。

图21的浪涌保护器件的其他主要电容是P型基极层156和本征外延层154之间的结157的电容。正是该后一电容通过形成器件的中部区的本征外延层154的使用而被最小化。如所熟知的，除了其他参数之外，半导体结的电容也是耗尽层的宽度的函数。耗尽层越宽，电容越低。耗尽层的宽度电学地相似于分立电容器的板之间的间隔。

浪涌保护器件的总电容应当被最小化，以便减小加载到器件所连接的通信线路(或其他导体)上的电容。在较小的电容的情况下，浪涌保护器件可以连接到高速数字和其他通信线路，而不会不利地影响数据传输速度、误码率和其他参数。如上所提到的，同样重要的是，浪涌保护器件向通信线路呈现相对恒定的Δ电容以使得线路的电特性随着施加到该线路的正常电压的变化被最小化。当通信线路经历过电压时，浪涌保护器件进入雪崩击穿，并且四层器件呈现出对线路的低阻抗，由此保护下行线路电路免受过电压影响。

图22示出具有通过本征材料层从N型半导体材料层分隔开的P型半导体材料层的三层器件的电容特性曲线。该电容被示为是本征外延层的不同电阻率和厚度的函数。这些电容特性曲线代表具有三十平方密耳(mil)见方的尺寸的器件。如可以看出的，随着本征半导体层的电阻率的增大(杂质的浓度减小)，器件的电容减小。另外，随着本征半导体层的电阻率的增大，作为器件两端的反向电压的函数的电容的变化(Δ电容)减小。例如，对于约四十伏的器件两端的反向电压，在本征层电阻率为10Ω-cm的情况下，器件电容为约6pf，而在电阻率为1000Ω-cm时，器件电容约为2pf。另外，本征层电阻率为1000Ω-cm的器件电容在5-50伏及以上的电压范围内相对恒定。如还可以在图22中看出的，器件的电容随着本征半导体层的厚度的增加而减小。在更厚的本征半导体层的情况下，由PN结形成的耗尽区可以更宽。

充电电容器，不论它是半导体类型的还是分立类型的，在其两板上具有相同的电荷，但是具有相反的极性。因此，当P型基极层156和本征半导体层154之间的结157(图21)被充电时，在两个板上累积相等的电荷。耗尽区延伸到P型基极区中一短距离处，因为与本征半导体区154中的耗尽区的深度相比其被更重度地掺杂。这是因为在P型基极区156中更多的电荷可用。另一方面，耗尽区充分延伸到本征半导体区154中，因为少得多的电荷可用于平衡由P型基极层156限定的、另一电容器板上的相反极性的电荷。实际上，对于浪涌保护器件两端的大的反向电压，耗尽区可以延伸到本征半导体区154中相当大的距离处，并且取决于本征半导体区154厚度和反向电压的大小，耗尽区甚至可以穿过本征区154。为了防止耗尽区延伸穿过本征半导体区154并进入衬底140中，由此使器件短路，N型缓冲层142防止耗尽区在其中的相当大的伸展。在缓冲层142中有相当大量的电荷可用的情况下，即使在高反向电压和薄本征层154的情况下也可以实现半导体电容器的电荷平衡，而不会延伸穿过缓冲层142。缓冲层142因此有效地用作耗尽层中止层(stop)。在低电压工作和/或厚本征层154的情况下，可以省略缓冲层142。

图21示出的浪涌保护器件是通过再生效应被触发到导通状态中的四层器件。具有这样的结构的NPN晶体管包括N型阴极158、P型基极156以及本征层145和N型缓冲层142。浪涌保护器件的PNP晶体管包括P型基极156、本征层154和N型缓冲层142，以及P型衬底140。该结构在阳极接触168相对于阴极接触166被正向偏置时而被正向偏置。在该偏置状态下，为了使器件被驱动到导通状态，本征半导体层154和基极层156之间的结必须被正向偏置。在阴极接触166相对于阳极接触168被正向偏置的反向偏置状态下，阻挡电流的结是P型衬底140和N型缓冲层142之间的结。

图23示出在器件的中部部分154中包含本征外延材料的浪涌保护器件的另一实施例。这里，掩埋区170可以是包括与P+区174形成结的N+区172的区。可以以上述相同的方式形成这些PN掩埋区170。

图24是很适合于反向阻挡的本发明的另一实施例。除了额外的本征半导体材料层176外，可以以与上面结合图14-22所述的方式相同的方式来制造该结构。在制造图24的浪涌保护器件时，将P+衬底140置于外延反应器中并生长本征外延材料层176。对于350伏击穿的器件，本征层176可以为约20微米厚。而且，期望的是本征层176如实际一样是高电阻性的。在相同的外延反应器处理期间，N型缓冲层142可以生长在本征外延层176的顶部上。反应器仅需要被控制为使得在本征层176已经完成之后允许N型杂质进入反应器中。可以以上述相同方式制造浪涌保护器件的剩余部分。

已经公开了体现本发明的原理和构思的浪涌保护器件的各种实施例。应当理解的是，可以一起或者分别采用每个实施例的不同特征以实现期望的结果。实际上，可以选择并一起使用上面公开的各个特征来将期望的各个特征组合在浪涌保护器件中。另外，虽然在半导体区被制造为具有特定类型的杂质的情况下对各个实施例进行了说明，但是可以使用相反类型的杂质用于半导体区来制造器件。已经结合二端子晶闸管说明了各个特征。然而，可以将这些特征用在其他半导体器件中，包括SCR(可控硅)、三端双向可控硅开关和其他二端子和三端子器件。虽然本发明的各个实施例在发射极中采用短路点，但是也可以有不必需短路点的其他应用或其他情况。

虽然已经参考特定半导体结构公开了本发明的优选和其他实施例，但是，应当理解的是，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下可以按照工程选择在细节上进行许多改变。

Claims (18)

1.一种浪涌保护器件，包括：

衬底；

形成在所述衬底上的本征半导体材料层；

形成在所述本征半导体材料层中的一个或多个掩埋区；

形成在所述本征半导体材料层上的半导体基极区；

形成在所述基极区中的发射极；以及

由此当所述半导体基极区和所述本征半导体材料层之间的结被反向偏置时，所述本征半导体材料层中的耗尽区比所述半导体基极区中的耗尽区更宽，从而减小了所述浪涌保护器件的电容。

2.根据权利要求1所述的浪涌保护器件，其中所述本征半导体材料层包括外延半导体材料。

3.根据权利要求1所述的浪涌保护器件，其中所述半导体基极区包括外延半导体材料。

4.根据权利要求1所述的浪涌保护器件，其中形成在所述衬底上的所述本征半导体材料层包括外延半导体材料，所述半导体基极区包括外延半导体材料。

5.根据权利要求1所述的浪涌保护器件，还包括形成在所述衬底和所述本征半导体材料层之间的半导体阻挡区，所述阻挡区用作耗尽层中止层。

6.根据权利要求5所述的浪涌保护器件，其中所述半导体阻挡区包括外延半导体材料。

7.根据权利要求5所述的浪涌保护器件，其中所述半导体阻挡区具有与所述半导体基极区的杂质相反类型的杂质。

8.根据权利要求5所述的浪涌保护器件，还包括形成在所述衬底和所述半导体阻挡区之间的本征半导体区。

9.根据权利要求1所述的浪涌保护器件，其中所述本征半导体材料层具有大于100Ω-cm的电阻率。

10.根据权利要求1所述的浪涌保护器件，其中每个所述掩埋区包括P型材料和N型材料以及所述P型材料和所述N型材料之间的结。

11.一种浪涌保护器件，包括：

用于支撑所述浪涌保护器件的衬底；

形成在所述衬底上的掺杂的外延半导体阻挡层；

形成在所述阻挡层上的本征外延层；

形成在所述本征外延层中的一个或多个掩埋区；

形成在所述本征外延层上的掺杂的外延基极区；

形成在所述基极区中的发射极；

形成在所述发射极中的短路点，其中所述短路点均包括所述基极区的一部分；

与所述发射极和所述短路点接触的发射极接触；以及

形成在所述衬底上的阳极接触。

12.根据权利要求11所述的浪涌保护器件，其中每个所述掩埋区包括P型材料和N型材料以及所述P型材料和所述N型材料之间的结。

13.根据权利要求11所述的浪涌保护器件，还包括形成在所述衬底和所述半导体阻挡层之间的本征半导体区。

14.根据权利要求11所述的浪涌保护器件，其中所述本征外延层具有大于100Ω-cm的电阻率。

15.一种用于制造浪涌保护器件的方法，包括以下步骤：

在本征外延半导体材料层中形成一个或多个掩埋区，所述掩埋区的杂质浓度限定所述浪涌保护器件的击穿电压；

在所述本征外延半导体材料层上形成半导体基极层，以使得在所述本征外延半导体材料层和所述半导体基极层之间形成结，由此当所述结被反向偏置时，形成在所述本征外延半导体材料层中的耗尽区比形成在所述基极层中的耗尽区更宽，由此减小了所述浪涌保护器件的电容；以及

在所述基极层中形成发射极。

16.根据权利要求15所述的方法，还包括：在衬底上形成所述本征外延半导体材料层，以及在所述衬底和所述本征外延半导体材料层之间形成半导体阻挡层，所述半导体阻挡层用作耗尽区中止层。

17.根据权利要求16所述的方法，还包括在所述半导体阻挡层和所述衬底之间形成本征外延半导体层。

18.根据权利要求15所述的方法，还将每个所述掩埋区形成为具有P型材料和N型材料以及所述P型材料和所述N型材料之间的结。

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