JPS6013311B2 - 半導体制御整流装置 - Google Patents
半導体制御整流装置Info
- Publication number
- JPS6013311B2 JPS6013311B2 JP54127527A JP12752779A JPS6013311B2 JP S6013311 B2 JPS6013311 B2 JP S6013311B2 JP 54127527 A JP54127527 A JP 54127527A JP 12752779 A JP12752779 A JP 12752779A JP S6013311 B2 JPS6013311 B2 JP S6013311B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- base layer
- layer
- type base
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体制御整流装置、特にサイリス夕に関する
ものである。
ものである。
従釆、一般に周知のサィリスタの構造を第１図に示して
説明すると、同図において、１は比較的濃度の低いｎ−
導燈形のベース層、２は前記ベース層１の一方の面に設
けられたｐ＋導電形のアノード層、３は前記ベース層の
他方の面に設けられたｐ導電形のベース層、４はこのｐ
導電形ベース層３上に選択的に設けられたｎ十導電形の
カソード層である。
説明すると、同図において、１は比較的濃度の低いｎ−
導燈形のベース層、２は前記ベース層１の一方の面に設
けられたｐ＋導電形のアノード層、３は前記ベース層の
他方の面に設けられたｐ導電形のベース層、４はこのｐ
導電形ベース層３上に選択的に設けられたｎ十導電形の
カソード層である。
そして、５はアノード層２にオーム性接触をなすアノー
ド電極、６はカソード層４にオーム性接触をなすカソー
ド電極、７はｐ導電形のベース層３にオーム性接触をな
すゲート電極である。このような構造を有するサィリス
タの動作の概要を説明する。
ド電極、６はカソード層４にオーム性接触をなすカソー
ド電極、７はｐ導電形のベース層３にオーム性接触をな
すゲート電極である。このような構造を有するサィリス
タの動作の概要を説明する。
主電流を通電するときにはカソード電極６に負バイアス
、アノード電極５に正バイアスを印加する。このときア
ノード層２とｎ導電形ベース層１の接合Ｊ，およびカソ
ード層４とｐ導電形ベース層３の間の接合Ｊ３は順方向
にバイアスされるが、ｎ導電形ベース層１とｐ導電形ベ
ース層３の間の接合Ｊ２は逆方向バイアスになる。ゲー
ト電極７から正孔が注入され、カソード電極６からカソ
ード層４を経て電子がｐ導電形ベース層３に注入される
。注入された電子は接合Ｊ２を通ってｎ導軍形ベース層
１に集められる。このときアノード層２からｎ導電形ベ
ース層１に正孔が注入され、ベース層１を通ってｐ導電
形ベース層３に集められる。この正孔によって再びカソ
ード層４から接合Ｊ３を通って電子がｐ導電形ベース層
３に注入される。この過程を繰り返すことにより接合Ｊ
２の両側ベース層に正孔および電子が蓄積されることに
よって接合Ｊ２が逆バイアスから順バイアスに転換して
導適状態となる。この導適状態に移る過程をターンオン
と称し、その速さはゲート電極Ｔから注入された正孔が
カソード層４に入る速度、カソード層４からｐ導電形ベ
ース層３に注入された電子がｎ導電形ベース層１に伝達
する速さ、アノード層２からｎ導電形ベース層１に注入
された正孔がｐ導電形ベース層３に到達する速さなどに
よってさまる。また、逆バイアス電圧をカソード電極６
とアノード電極５の間に印加して鰭流を遮断した際に導
適状態から阻止状態に移る過程をターンオフと称し「
これは接合Ｊ２近傍に残留している正孔、電子が消失し
完全に順阻止状態を回復する速さでさまる。しかしなが
ら、上記した構造の従来のサィリス夕では、大電力の制
御能力はすぐれているが、その制御速度が小さく、高速
でかつ高耐圧のスイッチング装置が得うれなかった。
、アノード電極５に正バイアスを印加する。このときア
ノード層２とｎ導電形ベース層１の接合Ｊ，およびカソ
ード層４とｐ導電形ベース層３の間の接合Ｊ３は順方向
にバイアスされるが、ｎ導電形ベース層１とｐ導電形ベ
ース層３の間の接合Ｊ２は逆方向バイアスになる。ゲー
ト電極７から正孔が注入され、カソード電極６からカソ
ード層４を経て電子がｐ導電形ベース層３に注入される
。注入された電子は接合Ｊ２を通ってｎ導軍形ベース層
１に集められる。このときアノード層２からｎ導電形ベ
ース層１に正孔が注入され、ベース層１を通ってｐ導電
形ベース層３に集められる。この正孔によって再びカソ
ード層４から接合Ｊ３を通って電子がｐ導電形ベース層
３に注入される。この過程を繰り返すことにより接合Ｊ
２の両側ベース層に正孔および電子が蓄積されることに
よって接合Ｊ２が逆バイアスから順バイアスに転換して
導適状態となる。この導適状態に移る過程をターンオン
と称し、その速さはゲート電極Ｔから注入された正孔が
カソード層４に入る速度、カソード層４からｐ導電形ベ
ース層３に注入された電子がｎ導電形ベース層１に伝達
する速さ、アノード層２からｎ導電形ベース層１に注入
された正孔がｐ導電形ベース層３に到達する速さなどに
よってさまる。また、逆バイアス電圧をカソード電極６
とアノード電極５の間に印加して鰭流を遮断した際に導
適状態から阻止状態に移る過程をターンオフと称し「
これは接合Ｊ２近傍に残留している正孔、電子が消失し
完全に順阻止状態を回復する速さでさまる。しかしなが
ら、上記した構造の従来のサィリス夕では、大電力の制
御能力はすぐれているが、その制御速度が小さく、高速
でかつ高耐圧のスイッチング装置が得うれなかった。
本発明はこのような点に鑑みでなされたもので「その目
的は制御速度を大きくするとともに高速動作に対するｄ
ｉ／ｄｔおよびｄｖ／ｄｔの耐量を大きくすることによ
り、高速でかつ高耐圧化を可能にした半導体制御整流装
置を提供することにある。
的は制御速度を大きくするとともに高速動作に対するｄ
ｉ／ｄｔおよびｄｖ／ｄｔの耐量を大きくすることによ
り、高速でかつ高耐圧化を可能にした半導体制御整流装
置を提供することにある。
この目的を達成するために、本発明は、ｎ導蚤形のベー
ス層と、このベース層の両面に設けられたｐ導電形のア
ノード層およびベース層と〜 このｐ導電形のベース層
上に設けられたｎ導電形のカソード層とからなる半導体
制御整流装置において、前記ｎ導電形のベース層に前記
ｐ導蟹形べ−ス層と隣接して所定のパターンで形成され
た該ｐ導電形ベース層より高い不純物濃度を有するｐ導
電形のゲート領域を設け、かつ前記ｎ導電形ベース層と
前記アノード層との間に該ベース層より高い不純物濃度
を有する高濃度ベース領域を設け「前記ゲート領域の相
互間隔を２ａト前記ｐ導電形ベース層の厚みおよび不純
物濃度をそれぞれＷ８およびＮａ、前記ｎ導電形ベース
層の不純物濃度をＮｄとしたとき、Ｎｄ・ａ２＜Ｎａ・
ＷＢ２ になるようにしたことを特徴としている。以下
、図面を用いて本発明の実施例を説明する。第２図は本
発明の一実施例を示すサィリスタの要部断面図であり、
第１図と同一又は相当部分は同一番号を用いてある。
ス層と、このベース層の両面に設けられたｐ導電形のア
ノード層およびベース層と〜 このｐ導電形のベース層
上に設けられたｎ導電形のカソード層とからなる半導体
制御整流装置において、前記ｎ導電形のベース層に前記
ｐ導蟹形べ−ス層と隣接して所定のパターンで形成され
た該ｐ導電形ベース層より高い不純物濃度を有するｐ導
電形のゲート領域を設け、かつ前記ｎ導電形ベース層と
前記アノード層との間に該ベース層より高い不純物濃度
を有する高濃度ベース領域を設け「前記ゲート領域の相
互間隔を２ａト前記ｐ導電形ベース層の厚みおよび不純
物濃度をそれぞれＷ８およびＮａ、前記ｎ導電形ベース
層の不純物濃度をＮｄとしたとき、Ｎｄ・ａ２＜Ｎａ・
ＷＢ２ になるようにしたことを特徴としている。以下
、図面を用いて本発明の実施例を説明する。第２図は本
発明の一実施例を示すサィリスタの要部断面図であり、
第１図と同一又は相当部分は同一番号を用いてある。
ここで第１図のサィリスタ構造と異なる点は、ｎ導電形
ベース層１上にｐ導電形ベース層３ａと隣接して縦横に
細かいパターンで櫛の歯状またはメッシュ状に形成され
たｐ十導電形のゲート領域８を設け、かつｎ導電形ベー
ス層竃とｐ＋導電形アノード層２との間にこのベース層
翼よりも高濃度の不純物を含むｎ十導電形のベース層領
域９を設けたことである。この場合、ｐ導電形ベース層
３ａは第１図におけるｐ導電形べ−ス層３よりも十分薄
く形成されており、その厚みは耐圧を同一に保つときは
従来構造のＩＪＩの壁度に形成できる。そして「 ｐ導
電形ベース層３８の厚みＷＢは、ゲート領域８の相互間
隔２ａとｐ導電形ベース層３ａの不純物濃度Ｎａしｎ導
電形ベース層富の不純物濃度Ｎｄとの間において「Ｎｄ
。
ベース層１上にｐ導電形ベース層３ａと隣接して縦横に
細かいパターンで櫛の歯状またはメッシュ状に形成され
たｐ十導電形のゲート領域８を設け、かつｎ導電形ベー
ス層竃とｐ＋導電形アノード層２との間にこのベース層
翼よりも高濃度の不純物を含むｎ十導電形のベース層領
域９を設けたことである。この場合、ｐ導電形ベース層
３ａは第１図におけるｐ導電形べ−ス層３よりも十分薄
く形成されており、その厚みは耐圧を同一に保つときは
従来構造のＩＪＩの壁度に形成できる。そして「 ｐ導
電形ベース層３８の厚みＷＢは、ゲート領域８の相互間
隔２ａとｐ導電形ベース層３ａの不純物濃度Ｎａしｎ導
電形ベース層富の不純物濃度Ｎｄとの間において「Ｎｄ
。
ａ２＜Ｎａ。Ｗ８２の関係を満足するように決められる
。
。
なお〜 ｐ導電形ベース層３ａの厚みはゲート領域８の
相互間隔、ｐ導電形ベース層３ａの低抗率および装置の
印加電圧などにより異なってくるが「従来構造の１〜１
′５の塁度まで形成できる。上記実施例の構造のサイリ
スタによると、ターンオン時にゲート電極？から注入さ
れた正孔は、Ｄ導電形べ−ス層３ａを経てカソード層亀
内に注入されようとするがｔゲ−ト領域８が高不純物濃
度で構成されかつ縦横に細かいパターンで櫛の歯状また
はメッシュ状に形成されているので、ゲ−ト領域８は低
抵抗となり、このゲート領域８を通じて素子全面にすば
やく伝達する。
相互間隔、ｐ導電形ベース層３ａの低抗率および装置の
印加電圧などにより異なってくるが「従来構造の１〜１
′５の塁度まで形成できる。上記実施例の構造のサイリ
スタによると、ターンオン時にゲート電極？から注入さ
れた正孔は、Ｄ導電形べ−ス層３ａを経てカソード層亀
内に注入されようとするがｔゲ−ト領域８が高不純物濃
度で構成されかつ縦横に細かいパターンで櫛の歯状また
はメッシュ状に形成されているので、ゲ−ト領域８は低
抵抗となり、このゲート領域８を通じて素子全面にすば
やく伝達する。
このためカソード層４からの電子の注入が速く起こり「
かつ注入された電子は従来構造より薄いｐ導電形ベース
層３ａ中を遠く通過してｎ導電形ベース層１に到達する
ことになる。この結果トアノード層２からの正孔の注入
を遠くさせ、ターンオンに要する時間を従来の１′２〜
１′１０まで低下させることができる。すなわち、第１
図に示すサィリスタ構造において「 サイリスタのター
ンオン時間はｐ導電形ベース層３の厚みＷＢ，およびｎ
導電形ベース層１の厚みＷＢ２ に依存し、このｎおよ
びｐ導電形べ−ス層内の少数キャリア走行時間をとする
と、夕−ンオン時間（ｔｏｎ）は近似的にｔｏｎニゾし
・ｔ２となる。
かつ注入された電子は従来構造より薄いｐ導電形ベース
層３ａ中を遠く通過してｎ導電形ベース層１に到達する
ことになる。この結果トアノード層２からの正孔の注入
を遠くさせ、ターンオンに要する時間を従来の１′２〜
１′１０まで低下させることができる。すなわち、第１
図に示すサィリスタ構造において「 サイリスタのター
ンオン時間はｐ導電形ベース層３の厚みＷＢ，およびｎ
導電形ベース層１の厚みＷＢ２ に依存し、このｎおよ
びｐ導電形べ−ス層内の少数キャリア走行時間をとする
と、夕−ンオン時間（ｔｏｎ）は近似的にｔｏｎニゾし
・ｔ２となる。
ただし「Ｄｎ、Ｄｐは前記各ベース層内での少数キャリ
アの拡散定数である。したがって、前記ベース層が厚く
なるとターンオン時間は長くなり、また、ｐ導電形ベー
ス層３の厚みがＷＢ，が小さくなると、サイリスタの順
阻止電圧はそのベース層のパンチスルー‐電圧ＶｐＴに
よって制御される問題が起こる。これに対して、本発明
は、ｐ導電形ベース層３ａ内に空乏層の延びを抑制する
ことによりその厚みＷ８，を４・さくし、かつｎ＋導電
形のベース層領域９によりｎ導電形ベース領域１の厚み
ＷＢ２を４・さくしようとするものであり、第２図の実
施例構造では、ｐ導電形ベース層３ａ内の空乏層の延び
が第１図の構造のものに比べて近似的に１ノムになる。
ただし岬ｘｐ（号）であり、ここ側まゲ−ト領域８の間
隔、Ｌはその深さである。
アの拡散定数である。したがって、前記ベース層が厚く
なるとターンオン時間は長くなり、また、ｐ導電形ベー
ス層３の厚みがＷＢ，が小さくなると、サイリスタの順
阻止電圧はそのベース層のパンチスルー‐電圧ＶｐＴに
よって制御される問題が起こる。これに対して、本発明
は、ｐ導電形ベース層３ａ内に空乏層の延びを抑制する
ことによりその厚みＷ８，を４・さくし、かつｎ＋導電
形のベース層領域９によりｎ導電形ベース領域１の厚み
ＷＢ２を４・さくしようとするものであり、第２図の実
施例構造では、ｐ導電形ベース層３ａ内の空乏層の延び
が第１図の構造のものに比べて近似的に１ノムになる。
ただし岬ｘｐ（号）であり、ここ側まゲ−ト領域８の間
隔、Ｌはその深さである。
それ故、ｐ導電形ベース層３ａの厚み（＝ＷＢ，を１／
叫こすることができ、したがって、ターンオン時間は１
ノ叫こすることができる。たとえば裏：。‐７の時には
ターンオン時間は約１／甥茎度に短くなる。また、ｐ導
鶴形ベース層３ａの厚みＷＢ，が一定であると考えると
、第２図の構造では第１図のものに比べて山倍の電圧を
印加することできるので「順阻止電圧を仏倍にできる。
一方、電流の遮断時にカソード電極６とアノード電極５
間には逆バイアス電圧が印加されるが、このとき接合Ｊ
，およびＪ３には逆バイアスが印加されるのに対し、接
合Ｊ２は反転したままで順バイアスが印加されるので、
従来の構造では、前記接合Ｊ２近傍の過剰キャリャは再
結合による自然消滅をまたねばならず、ターンオフに要
する時間が長くかかっていた。
叫こすることができ、したがって、ターンオン時間は１
ノ叫こすることができる。たとえば裏：。‐７の時には
ターンオン時間は約１／甥茎度に短くなる。また、ｐ導
鶴形ベース層３ａの厚みＷＢ，が一定であると考えると
、第２図の構造では第１図のものに比べて山倍の電圧を
印加することできるので「順阻止電圧を仏倍にできる。
一方、電流の遮断時にカソード電極６とアノード電極５
間には逆バイアス電圧が印加されるが、このとき接合Ｊ
，およびＪ３には逆バイアスが印加されるのに対し、接
合Ｊ２は反転したままで順バイアスが印加されるので、
従来の構造では、前記接合Ｊ２近傍の過剰キャリャは再
結合による自然消滅をまたねばならず、ターンオフに要
する時間が長くかかっていた。
本発明では、ｎ導電形ベース層１とアノード層２との間
に設けられたｎ十導電形ベース層９によりァノード層２
から前記ベース層２への正孔の注入を制御しており「で
きる限り正孔の注入量を少なくして夕−ンオンする構造
をｎ＋導電形ベース層９の厚みおよび不純物濃度を適当
に選ぶことによって可能とすることができる。このため
、ターンオフ時に消滅するキャリャが少なくてすむこと
になり「 ターンオフ速度を早くすることができる。次
にｄｉノｄｔおよびｄｖ／ｄｔの耐量を第３図および第
４図を参照して説明する。
に設けられたｎ十導電形ベース層９によりァノード層２
から前記ベース層２への正孔の注入を制御しており「で
きる限り正孔の注入量を少なくして夕−ンオンする構造
をｎ＋導電形ベース層９の厚みおよび不純物濃度を適当
に選ぶことによって可能とすることができる。このため
、ターンオフ時に消滅するキャリャが少なくてすむこと
になり「 ターンオフ速度を早くすることができる。次
にｄｉノｄｔおよびｄｖ／ｄｔの耐量を第３図および第
４図を参照して説明する。
ここで、第３図は第１図に示す従来のサィリスタに、第
４図は第２図に示す本発明のサィリス外こそれぞれ対応
する。従来のサィリスタ構造において、サィリスタがオ
フ状態からオン状態に移る場合には第３図に示すＡ部分
すなわちカソード（ェミッタともいう）層４の周辺部で
ゲ−電極７に近いところに電流が集中して流れ、時間の
経過とともに、電流の流れ面積がカソード層全面に速度
ｖｓで広がる。一方、本発明の構造では第４図に示すＢ
部分すなわちｐ＋導霧形ゲート領域８の周辺部に電流が
集中し、その面積が速度ｖｓで広がる。そのため、本発
明では実効的なェミッタ周辺長が長くなり「ｄｖ／ｄｔ
耐量が改善される。また、上記ｖｓはｎ導電形ベース層
１の厚みＷＢ２に逆比例するので、本発明ではこのｖｓ
が大きくなり、これもｄｉ／ｄｔ耐量の改善に寄与する
ことになる。また、ｎ導電形カソード（ェミツタ）層４
、ｐ導電形ベース層３およびｎ導電形ベース層１からな
るｎ−ｐ−ｎトランジスタの電流増幅率Ｑはサィリスタ
を流れる電流の密度に依存し、一般に電流密度の増加と
ともにＱが大きくなる。
４図は第２図に示す本発明のサィリス外こそれぞれ対応
する。従来のサィリスタ構造において、サィリスタがオ
フ状態からオン状態に移る場合には第３図に示すＡ部分
すなわちカソード（ェミッタともいう）層４の周辺部で
ゲ−電極７に近いところに電流が集中して流れ、時間の
経過とともに、電流の流れ面積がカソード層全面に速度
ｖｓで広がる。一方、本発明の構造では第４図に示すＢ
部分すなわちｐ＋導霧形ゲート領域８の周辺部に電流が
集中し、その面積が速度ｖｓで広がる。そのため、本発
明では実効的なェミッタ周辺長が長くなり「ｄｖ／ｄｔ
耐量が改善される。また、上記ｖｓはｎ導電形ベース層
１の厚みＷＢ２に逆比例するので、本発明ではこのｖｓ
が大きくなり、これもｄｉ／ｄｔ耐量の改善に寄与する
ことになる。また、ｎ導電形カソード（ェミツタ）層４
、ｐ導電形ベース層３およびｎ導電形ベース層１からな
るｎ−ｐ−ｎトランジスタの電流増幅率Ｑはサィリスタ
を流れる電流の密度に依存し、一般に電流密度の増加と
ともにＱが大きくなる。
このＱの電流密度依存性を小さくすれば、ｄｖ／ｄｔ耐
量が改善される。ｐ導電形ベース層３ａの厚みＷＢ，が
薄くなると、ｎ−ｐ−ｎトランジスタのベース輸送効率
はキャリャの拡散によって支配されるようになり、相対
的に電界によるドリフトの影響が少なくなる。したがっ
て、本発明の構造ではＱの電流依存性が小さくなり〜ｄ
ｖ／ｄｔ耐量が改善されることになる。以上説明したよ
うに、本発明による半導体制御整流装置によれば、ｎ導
霞形ベース層にｐ導電形ベース層を隣接して所定のパタ
ーンで形成されたｐ導電形のゲート領域を設けて該ｐ導
電形ベース層内の空乏層の延びを抑制することによりそ
のベース層の厚みを小さくし、かつ前記ベース層とｐ導
電形アノード層との間に設けた該ベース層より高い不純
物濃度を有する高濃度ベース領域により前記ｎ導電形ベ
ース層の厚みを小さくした構造としたので、前記ゲート
領域によってｐ導電形べ−ス層の厚みを十分薄くしてし
かも日頃方向耐圧を大きくすることができ、高速でかつ
高耐圧の半導体制御整流装置を提供することができると
いう効果がある。
量が改善される。ｐ導電形ベース層３ａの厚みＷＢ，が
薄くなると、ｎ−ｐ−ｎトランジスタのベース輸送効率
はキャリャの拡散によって支配されるようになり、相対
的に電界によるドリフトの影響が少なくなる。したがっ
て、本発明の構造ではＱの電流依存性が小さくなり〜ｄ
ｖ／ｄｔ耐量が改善されることになる。以上説明したよ
うに、本発明による半導体制御整流装置によれば、ｎ導
霞形ベース層にｐ導電形ベース層を隣接して所定のパタ
ーンで形成されたｐ導電形のゲート領域を設けて該ｐ導
電形ベース層内の空乏層の延びを抑制することによりそ
のベース層の厚みを小さくし、かつ前記ベース層とｐ導
電形アノード層との間に設けた該ベース層より高い不純
物濃度を有する高濃度ベース領域により前記ｎ導電形ベ
ース層の厚みを小さくした構造としたので、前記ゲート
領域によってｐ導電形べ−ス層の厚みを十分薄くしてし
かも日頃方向耐圧を大きくすることができ、高速でかつ
高耐圧の半導体制御整流装置を提供することができると
いう効果がある。
第１図は従来のサィリスタを示す要部断面図、第２図は
本発明の一実施例を示すサィリスタ要部断面図、第３図
および第４図はそれぞれ従釆と本発明とのｄｉ／ｄＬｄ
ｖ／ｄｔの耐量の説明に供する説明図である。 １…・・・ｎ‐導電形ベース層「 ２・・…・ｐ＋導電
形アノード層、３，３ａ・・・・・・ｐ導電形ベース層
、４……ｎ＋導電形カソード層、５……アノード電極、
６・・・・・・カソード電極、７・・・・・・ゲート電
極、８・・・・・・ｐ＋導電形のゲート領域、９・・…
，げ導電形のべ−ス領域。 第１図 第２図 第３図 第４図
本発明の一実施例を示すサィリスタ要部断面図、第３図
および第４図はそれぞれ従釆と本発明とのｄｉ／ｄＬｄ
ｖ／ｄｔの耐量の説明に供する説明図である。 １…・・・ｎ‐導電形ベース層「 ２・・…・ｐ＋導電
形アノード層、３，３ａ・・・・・・ｐ導電形ベース層
、４……ｎ＋導電形カソード層、５……アノード電極、
６・・・・・・カソード電極、７・・・・・・ゲート電
極、８・・・・・・ｐ＋導電形のゲート領域、９・・…
，げ導電形のべ−ス領域。 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ ｎ導電形のベース層と、このベース層の両面に設け
られたｐ導電形のアノード層およびベース層と、このｐ
導電形のベース層上に設けられたｎ導電形のカソード層
とからなる半導体制御整流装置において、前記ｎ導電形
のベース層に前記ｐ導電形のベース層と隣接して所定の
パターンで形成された該ｐ導電形ベース層より高い不純
物濃度を有するｐ導電形ゲート領域を設け、かつ前記ｎ
導電形ベース層と前記アノード層との間に該ベース層よ
り高い不純物濃度を有する高濃度ベース領域を設け、前
記ゲート領域の相互間隔を２ａ、前記ｐ導電形ベース層
の厚みおよび不純物濃度をそれぞれＷ＿ＢおよびＮａ、
前記導電形ベース層の不純物濃度をＮｄとしたとき、Ｎ
ｄ・ａ＾２＜Ｎａ・Ｗ＿Ｂ＾２ になるようにしたことを特徴とする半導体制御整流装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54127527A JPS6013311B2 (ja) | 1979-10-01 | 1979-10-01 | 半導体制御整流装置 |
| CA000361937A CA1159158A (en) | 1979-10-01 | 1980-10-01 | Semiconductor controlled rectifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54127527A JPS6013311B2 (ja) | 1979-10-01 | 1979-10-01 | 半導体制御整流装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5650565A JPS5650565A (en) | 1981-05-07 |
| JPS6013311B2 true JPS6013311B2 (ja) | 1985-04-06 |
Family
ID=14962213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54127527A Expired JPS6013311B2 (ja) | 1979-10-01 | 1979-10-01 | 半導体制御整流装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6013311B2 (ja) |
| CA (1) | CA1159158A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE53895B1 (en) * | 1981-11-23 | 1989-04-12 | Gen Electric | Semiconductor device having rapid removal of majority carriers from an active base region thereof at device turn-off and method of fabricating this device |
| JPS60142559A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | プログラマブル・リ−ド・オンリ・メモリ |
| GB8901342D0 (en) * | 1989-01-21 | 1989-03-15 | Lucas Ind Plc | Semiconductor device |
| US7638816B2 (en) * | 2007-08-28 | 2009-12-29 | Littelfuse, Inc. | Epitaxial surge protection device |
-
1979
- 1979-10-01 JP JP54127527A patent/JPS6013311B2/ja not_active Expired
-
1980
- 1980-10-01 CA CA000361937A patent/CA1159158A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5650565A (en) | 1981-05-07 |
| CA1159158A (en) | 1983-12-20 |
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