CN102403999A - 半导体器件 - Google Patents

Abstract

本发明提供了半导体器件。一种半导体器件，包括：时钟和数据恢复电路，该时钟和数据恢复电路包括相位跟踪环，该相位跟踪环产生相位差信号，该相位差信号指示从发送时钟产生的接收时钟与输入信号之间的相位差并使接收时钟跟踪输入信号，该时钟和数据恢复电路还包括频率跟踪环，该频率跟踪环执行控制以使接收时钟的频率跟踪输入信号的频率，该时钟和数据恢复电路被构造为从输入信号提取数据信号和同步时钟以及控制接收时钟的相位和频率；频率误差调节器，该频率误差调节器根据基于相位差信号而产生的频率差信号来增大或减小由频率调节信号所指示的值；以及振荡器，该振荡器基于频率调节信号来提高或降低发送时钟的频率。

Description

半导体器件

相关申请交叉引用

本申请基于2010年8月27日提交的日本专利申请No.2010-190686提出并要求其优先权，通过引用将其全部内容并入本文。

技术领域

本发明涉及一种半导体器件，具体涉及一种包括时钟和数据恢复电路以及振荡电路的半导体器件，该时钟和数据恢复电路从外部提供的输入信号提取数据，且该振荡电路产生提供给时钟和数据恢复电路的时钟信号。

背景技术

近年来，半导体器件之间的通信速度已经得到了提高。对于通信方法而言，已经采用了并行数据传送方法和串行数据传送方法。但是，近年来认为就增加数据传送速率而言，串行数据传送方法优于并行数据传送方法。因此，串行数据传送方法已被更广泛地应用。

在串行数据传送方法中，通过利用发送时钟来调制数据信号并传送为串行数据。随后，接收器电路从串行数据中提取采样时钟以及数据信号。时钟和数据恢复电路用于采样时钟和数据信号的提取。

此外，在串行数据传送方法中产生高精度时钟作为发送时钟很重要。通常，这种高精度时钟利用石英谐振器产生。但石英谐振器非常昂贵。因此，这就成为系统成本高的原因之一。因此，日本未审专利申请公开No.2007-135189公开了一种技术，其利用比石英谐振器的精度低的谐振器产生高精度发送时钟。此外，已公布的、PCT国际申请的日本国家阶段专利申请No.2008-535387公开了一种控制时钟信号频率的技术，该时钟信号基于从所接收的信号获得的信息而产生于接收器侧，虽然其目的并不在于产生发送时钟。以下说明日本未审专利申请公开No.2007-135189中公开的技术。

首先，图7示出日本未审专利申请公开No.2007-135189中公开的通信系统100的框图。如图7中所示，通信系统100包括器件101和主机102。器件101和主机102包括它们各自的发送/接收电路。在图7中，仅示出器件101的发送/接收电路。器件101从主机102接收信号RX。而且，器件101将信号TX发送至主机102。主机102通过利用由石英谐振器等制成的基准信号发生源120产生基准时钟，并基于该基准时钟进行操作。同时，器件101通过利用由陶瓷谐振器制成的基准信号发生源103产生基准时钟，并基于该基准时钟进行操作。

注意到，器件101包括同步建立单元111、频率误差检测器112、频率发生器113以及串行器114。同步建立单元111接收由器件101接收的信号RX，并从该信号RX中提取时钟和数据。随后，同步建立单元111输出提取的时钟作为接收信号RS并输出提取的数据作为同步建立信号SCS。而且，同步建立单元111基于时钟将数据转换为并行信号，并输出该并行信号作为接收数据DT。频率误差检测器112接收该接收信号RS、同步建立信号SCS、基准时钟Fref以及发送信号TS。随后，频率误差检测器112检测接收信号RS和发送信号TS之间的频率差，并由此输出频率调节信号FCS。频率发生器113输出发送信号TS，该发送信号TS的频率基于频率调节信号FCS和基准时钟Fref来确定。串行器114接收发送信号TS以及发送数据DR并输出信号TX。

注意到，通过器件101从信号RX中提取出的接收信号RS的频率与主机102中产生的高精度时钟的频率相同。在器件101中，发送信号TS基于该接收信号RS而产生。即，通过利用器件101中具有低精度的谐振器能够产生高精度时钟。

发明内容

本申请发明人已经发现如下问题。在器件101中，接收信号RS和发送信号TS之间的相位差通过模拟处理来计算。因此，日本未审专利申请公开No.2007-135189存在的问题是发送信号TS的频率误差检测需要很长时间。例如，假设发送信号TS为1.5GHz，那么就需要计数接收信号RS至少3000次才能检测到333ppm的误差。

如上所述，在器件101中存在不能产生高精度时钟信号的问题。而高精度时钟信号对于高速串行通信来说是必不可少的。此外，为了提高通信速度超过当前使用的通信速度，需要提高时钟信号的频率，从而更进一步提高其精度。因此，上述问题变得更加严重。

本发明第一方面是一种半导体器件，其包括：时钟和数据恢复电路，该时钟和数据恢复电路包括相位跟踪环，其产生指示同步时钟和输入信号之间相位超前或相位延迟的相位差信号，并使同步时钟的相位跟踪输入信号的相位，该时钟和数据恢复电路还包括频率跟踪环，其执行控制以使同步时钟的频率跟踪输入信号的频率，该时钟和数据恢复电路被构造为从输入信号提取数据信号以及对应于该数据信号的采样时钟；频率误差调节器，其基于频率差信号来增大或减小由频率调节信号所指示的值，该频率差信号基于频率跟踪环中的相位差信号而产生；以及振荡器，其基于由频率调节信号所指示的值来提高或降低发送时钟的频率。

根据本发明示例性方面的半导体器件，在时钟和数据恢复电路中将同步时钟的相位与输入信号的相位进行比较，且基于相位比较结果控制发送时钟的频率。结果，根据本发明示例性方面的半导体器件可在非常短的时间内执行发送时钟的频率校正。

根据本发明示例性方面的半导体器件，能够从具有低精度的谐振器产生的时钟信号中产生具有高频率的高精度时钟信号。

附图说明

从下面结合附图对某些实施例的描述将使上述和其他方面、优点以及特征变得显而易见，在附图中：

图1是根据本发明的一个实施例的半导体器件的框图；

图2是根据一个实施例的数字CDR、频率误差调节器以及同步时钟的时钟发生电路的框图；

图3是根据一个实施例的半导体器件的相位检测器的框图；

图4是根据一个实施例的半导体器件的第二积分器以及模式发生器的框图；

图5是根据另一实施例的数字CDR、频率误差调节器以及同步时钟的时钟发生电路的框图；

图6是根据另一实施例的数字CDR、频率误差调节器以及同步时钟的时钟发生电路的框图；以及

图7是日本未审专利申请公开No.2007-135189中公开的通信系统的框图。

具体实施方式

第一实施例

以下参考附图说明本发明的实施例。图1示出根据本发明的一个实施例的半导体器件1的框图。如图1中所示，半导体器件1包括接收器电路10、基准信号发生器11、PLL(锁相环)电路12、时钟和数据恢复电路(例如数字CDR)13、频率误差调节器14、解串器15、串行器16以及发送器电路17。半导体器件1包括发送/接收电路和其他处理电路(未示出)。在图1所示的示例中，接收器电路10、数字CDR 13以及解串器15构成接收侧的电路，而串行器16和发送器电路17构成发送侧的电路。

基准信号发生器11构成具有在外部提供的陶瓷谐振器的振荡器电路，且基于陶瓷谐振器产生的振荡信号OSC来产生基准时钟Fsrc。陶瓷谐振器与石英谐振器相比具有更大的偏差，但比石英谐振器便宜。

PLL电路12基于基准时钟Fsrc产生发送时钟CLK。在本实施例中，PLL电路12通过基于频率调节信号Fadj执行基准时钟Fsrc的倍频而产生发送时钟CLK。

接收器电路10用作输入缓冲器。即，接收器电路10接收接收信号RXin并将所接收的信号发送至后续的电路。接收器电路10可包括均衡器电路，其校正发送路径的频率特性。

在本实施例中，数字CDR用作时钟和数据恢复电路13。数字CDR13由处理二进制信息的(多个)逻辑电路构成，并输出通过使用二进制值而指示信息的数字信号作为输出信号。数字CDR 13产生相位差信号，该相位差信号指示由发送时钟CLK产生的接收时钟RCLK与输入信号RD之间的相位超前或相位延迟。而且，数字CDR 13包括相位跟踪环，其执行控制以使接收时钟RCLK的相位跟踪输入信号RD的相位，并且数字CDR 13还包括频率跟踪环，其执行控制以使接收时钟RCLK的频率跟踪输入信号RD的频率。而且，数字CDR 13从输入信号RD提取数据信号Sout以及对应于该数据信号Sout的同步时钟SCLK，并控制接收时钟RCLK的相位和频率。

频率误差调节器14根据频率误差信号FP产生频率调节信号Fadj，该频率差信号FP基于数字CDR 13中的频率跟踪环中的相位差信号而产生。而且，频率误差调节器14根据频率差信号FP增大或减小由频率调节信号Fadj所指示的值。数字CDR 13、频率误差调节器14以及PLL电路12的细节将在后文说明。

解串器15基于同步时钟SCLK将以串行数据的形式输入的数据信号Sout转换为并行数据。在图1中，以并行数据的形式输出的经转换的数据信号被表示为“Pout”。

串行器16基于发送时钟CLK将以并行数据的形式提供的数据信号Pin转换为串行数据。在图1中，串行数据信号表示为“TD”。发送器电路17是输出缓冲器。在功率方面发送器电路17放大数据信号TD，并将该放大的信号作为发送信号TXout输出。

根据本实施例的半导体器件1通过利用与发送时钟同步的数据信号执行通信。注意到，如果将单个频率用作发送时钟，则不希望的辐射的峰将变得更大，且由此恶化EMI(电磁干扰)特性。因此，根据本实施例的半导体器件1被构造为使得能够通过利用扩频时钟作为发送时钟而接收数据信号。因此，半导体器件1中的数字CDR 13需使同步时钟的频率跟踪由于扩频而变化的频率。数字CDR 13包括频率跟踪环以执行频率跟踪操作。此外，在半导体器件1中，通过基于在该数字CDR 13中产生的信号控制PLL电路12来控制发送时钟CLK的频率。

以下以更加详细的方式具体地说明半导体器件1的部件中的数字CDR 13、频率误差调节器14以及PLL电路12。图2示出数字CDR 13、频率误差调节器14以及PLL电路12的框图。

数字CDR 13包括相位检测器21、第一积分器22、第二积分器23、模式发生器24、混频器25以及相位内插器26。在数字CDR 13中，相位检测器21、第一积分器22、混频器25以及相位内插器26构成相位跟踪环。在数字CDR 13中，相位检测器21、第一积分器22、第二积分器23、模式发生器24、混频器25以及相位内插器26构成频率跟踪环。此外，在半导体器件1中，第二积分器23的输出用作频率差信号FP。

相位检测器21检测接收时钟RCLK与输入信号RD之间的相位差，并更新由相位差信号所指示的极性值。此外，相位检测器21输出接收时钟RCLK作为同步时钟SCLK，并从输入信号RD中提取数据信号Sout。更具体来说，用作同步时钟SCLK的接收时钟RCLK输入到相位检测器21。该接收时钟RCLK包括第一接收时钟RCLK1和第二接收时钟RCLK3。第二接收时钟RCLK3的相位与第一接收时钟RCLK1的相位差180度。相位检测器21输出上升信号UP1和下降信号DOWN1作为相位差信号。当同步时钟SCLK(例如第一接收时钟RCLK1)的相位延迟于输入信号RD的相位时，相位检测器21将上升信号UP1置为第一逻辑电平(例如高电平)并将下降信号DOWN1置为第二逻辑电平(例如低电平)。另一方面，当同步时钟SCLK的相位超前于输入信号RD的相位时，相位检测器21将上升信号UP1置为低电平且将下降信号DOWN1置为高电平。

图3示出相位检测器21的框图。如图3中所示，相位检测器21仅由(多个)逻辑电路构成。图3示出一种构造的示例，其中利用具有1.5GHz频率的二相时钟接收1.5Gbps的数据。相位检测器21包括第一触发器41、第二触发器42、第三触发器43、锁存器44、第一异或电路(XOR)45、第二异或电路(XOR)46、第一数据分配器(DEMUX电路)47、第二数据分配器(DEMUX电路)48、第一或(OR)电路49、第二或(OR)电路50、第一反相器51、第二反相器52、第一与(AND)电路53以及第二与(AND)电路54。

第一触发器41分别在数据输入端和时钟端接收输入信号RD和接收时钟RCLK1。第一触发器41是沿触发的触发器。第二触发器42分别在数据输入端和时钟端接收输入信号RD和与接收时钟RCLK1的相位相反的接收时钟RCLK3。第三触发器43分别在数据输入端和时钟端接收第一触发器41的输出q1和接收时钟RCLK1。锁存器44分别在数据输入端和时钟端接收第二触发器42的输出q3和接收时钟RCLK1。锁存器44是贯通锁存器(through latch)。

第一异或电路(XOR)45接收第一触发器41的输出q1以及锁存器44的输出q31。第二异或电路(XOR)46接收第三触发器43的输出q11以及锁存器44的输出q31。第一和第二数据分配器(DEMUX电路)47和48分别接收串行格式的、第一和第二异或电路(XOR)45和46的输出，并将它们以并行格式输出。第一或电路49获取第一数据分配器47的输出的逻辑和。第二或电路50获取第二数据分配器48的输出的逻辑和。第一反相器51输出第一或电路49的输出的反相值。第二反相器52输出第二或电路50的输出的反相值。第一与电路53获取第一或电路49的输出与第二或电路50的输出的反相值(其通过反相器52输出)的逻辑乘积。第二与电路54获取第二或电路50的输出与第一或电路49的输出的反相值的逻辑乘积。第一触发器41的输出也输出作为数据信号Sout。此外，接收时钟RCLK1也输出作为同步时钟SCLK。

通过上述构造，当发现输入信号RD的发送时序在接收时钟RCLK1的上升沿和接收时钟RCLK3的上升时序之间时，相位检测器21将上升信号UP1置为高电平，且将下降信号DOWN1置为低电平。另一方面，当发现输入信号RD的发送时序在接收时钟RCLK3的上升沿和接收时钟RCLK1的上升时序之间时，相位检测器21将上升信号UP1置为低电平，且将下降信号DOWN1置为高电平。此外，当数据分配器的每一个具有双并行输出时，提供给连接于相位检测器21后续级的电路的时钟(未示出)具有提供给相位检测器21的接收时钟的频率的一半的频率。

接下来说明连接于相位检测器21后续级的电路。第一积分器22基于相位差信号(例如上升信号UP1和下降信号DOWN1)来增加或减少第一计数值，并在第一计数值达到预定值时输出上升信号UP2或下降信号DOWN2。即，第一积分器22对由相位差信号所指示的极性值进行积分。注意到，上升信号UP2和下降信号DOWN2也可分别称为“第一上升信号”和“第一下降信号”。

具体来说，可逆计数器用作第一积分器22。在该第一积分器22中设定上限计数值和下限计数值。此外，当上升信号UP1为高电平时，第一积分器22根据时钟来增加第一计数值。另一方面，当下降信号DOWN1为高电平时，第一积分器22根据时钟来减少第一计数值。随后，当第一计数值达到上限计数值时，第一积分器22将上升信号UP2置为高电平，而当第一计数值达到下限计数值时，第一积分器22将下降信号DOWN2置为高电平。

第二积分器23基于上升信号UP2和下降信号DOWN2来增加或减少计数值，并输出计数值作为频率差信号FP。更具体来说，第二积分器23由可逆计数器构成。当上升信号UP2处于高电平时，第二积分器23根据时钟来增加第二计数值。另一方面，当下降信号DOWN2处于高电平时，第二积分器23根据时钟来减少第二计数值。此外，第二积分器23输出第二计数值作为频率差信号FP。注意到，根据本实施例的第二积分器23具有如下构造：第二积分器23通过对上升信号UP2和下降信号DOWN2积分来产生中间频率差信号，并基于该中间频率差信号来增加或减少第二计数值。

模式发生器24基于频率差信号FP以预定间隔产生上升信号UP3和下降信号DOWN3。上升信号UP3和下降信号DOWN3也可分别称为“第二上升信号”和“第二下降信号”。

图4示出第二积分器23和模式发生器24的详细框图。以下参考图4说明第二积分器23和模式发生器24的细节。如图4中所示，第二积分器23包括可逆计数器61和可逆计数器62。此外，模式发生器24包括计数器63和解码器64。

在可逆计数器61中设定上限计数值和下限计数值。此外，当上升信号UP2处于高电平时，可逆计数器61根据时钟来增大积分值。另一方面，当下降信号DOWN2处于高电平时，可逆计数器61根据时钟来减小积分值。随后，当积分值达到上限计数值时，可逆计数器61将上升信号UP2a置为高电平，而当积分值达到下限计数值时，可逆计数器61将下降信号DOWN2a置为高电平。

当可逆计数器62具有五位计数宽度时，其输出-31至+31的值作为第二计数值。该第二计数值用作频率差信号FP。当上升信号UP2a处于高电平时，可逆计数器62根据时钟来增加第二计数值。另一方面，当下降信号DOWN2a处于高电平时，可逆计数器62根据时钟来减少第二计数值。

计数器63计数时钟。当计数器63具有五位计数宽度时，其输出0至31的值作为计数值。注意到，计数器63以循环方式从0至31计数。

解码器64基于由频率差信号FP所指示的值以及从计数器63输出的计数值来确定上升信号UP3和下降信号DOWN3的逻辑值。这表明“上升信号UP2a＝1”或“下降信号DOWN2a＝1”连续重复的状态的次数越多，则输入信号RD和发送时钟CLK之间的频率差越大。解码器64基于频率差信号FP和计数器63的计数值而在与输入信号RD和发送时钟CLK之间的频率差成比例的周期中输出“UP3＝1”或“DOWN3＝1”。例如，根据真值表执行上述过程，该真值表列出对应计数器63的计数值和频率差信号FP的组合的输出值(UP3/DOWN3)。

混频器25基于上升信号UP2和下降信号DOWN2以及上升信号UP3和下降信号DOWN3来产生相位选择信号。该相位选择信号由上升信号UP4和下降信号DOWN4构成。相位内插器26内插发送时钟的相位，并由此输出对应于由相位选择信号指定的相位的时钟信号作为接收时钟RCLK。注意到，因为在本实施例中，相位检测器21使用两个彼此间相位相差180度的时钟信号作为接收时钟，所以由相位内插器26输出的接收时钟RCLK包括两个信号。但是，作为接收时钟RCLK输出的时钟信号的数量及其相位差可以根据相位检测器21的构造而改变。

接下来，以下说明频率误差调节器14。如图2中所示，频率误差调节器14包括加法器31、延迟电路32和乘法器33。加法器31将由延迟电路32的输出所指示的值与由频率差信号FP所指示的值相加，并输出结果值。延迟电路31保持加法器31的输出信号，并在延迟该信号一个时钟之后将该保持的信号输出到加法器31。乘法器33将由加法器31的输出信号所指示的值与由外部提供的增益信号所指示的值相乘，并由此调节加法器31的输出信号和发送时钟的频率校正程度之间的关系。乘法器33的输出信号作为频率调节信号Fadj。即，频率误差调节器14通过从操作开始时对由频率差信号FP所指示的值进行积分来增大或减小由频率调节信号Fadj所指示的值。

PLL电路12包括反馈电路，并利用反馈电路通过执行基准时钟Fsrc的倍频来产生发送时钟CLK。随后，PLL电路12根据频率调节信号Fadj通过调节反馈电路中提供的分频器的分频比来控制发送时钟CLK的频率。

接下来，以下说明图2中所示的数字CDR 13、频率误差调节器14以及PLL电路12的操作。在数字CDR 13中，相位检测器21将输入信号RD的相位与接收时钟RCLK的相位作比较。接收时钟RCLK包括多个时钟信号，且这多个时钟信号之一用作同步时钟SCLK。随后，相位检测器21输出上升信号UP1和下降信号DOWN1，它们指示同步时钟SCLK相对于输入信号RD是延迟还是超前。

第一积分器22对上升信号UP1和下降信号DOWN1求平均。随后，第一积分器22基于求平均处理输出上升信号UP2和下降信号DOWN2。上升信号UP2和下降信号DOWN2输入到混频器25。混频器25基于上升信号UP2和下降信号DOWN2控制上升信号UP4和下降信号DOWN4，且由此校正接收时钟RCLK的相位。以这种方式，数字CDR 13执行相位控制，以便接收时钟RCLK的相位更接近于输入信号RD的相位。

此外，当输入信号RD的频率与接收时钟RCLK的频率不同时，即当输入信号RD的频率与发送时钟CLK的频率不同时，数字CDR 13通过利用频率差信号FP补偿该频率差。

首先，当输入信号RD的频率低于接收时钟RCLK的频率时，数字CDR 13通过相位内插器26的时钟选择方法来降低接收时钟RCLK的频率。此外，频率误差调节器14和PLL电路12根据数字CDR 13输出的频率差信号FP来降低发送时钟CLK的频率。

在此情况下，相位检测器21检测到接收时钟RCLK的相位超前于输入信号RD的相位，且由此将下降信号DOWN1置为高电平。随后，响应于下降信号DOWN1的连续，第一积分器22将下降信号DOWN2置为高电平。相位内插器26基于该下降信号DOWN2延迟接收时钟RCLK的相位。但是，如果尽管执行该相位控制处理但下降信号DOWN1未变成低电平，则下降信号DOWN2处于高电平的时段将变得甚至更长。结果，由第二积分器23产生的频率差信号FP所指示的值将减小。

随着由频率差信号FP所指示的值变得更小，模式发生器24增大将下降信号DOWN3置为高电平的周期。另一方面，随着由频率差信号FP所指示的值变得更大，模式发生器24增大将上升信号UP3置为高电平的周期。即，在相位检测器21中下降信号DOWN1置为高电平的时段越长，则由模式发生器24输出的下降信号DOWN3置为高电平的时段变得越长。随后，当下降信号DOWN2和下降信号DOWN3都变为高电平时，混频器25将下降信号DOWN4置为高电平。结果，实质上降低了由相位内插器26输出的接收时钟RCLK的频率。随后，随着接收时钟RCLK的频率更接近(或变成等于)输入信号RD的频率，则从相位检测器21输出的上升信号UP1和下降信号DOWN1的高电平时段变得基本上彼此相等，由此使接收时钟RCLK的频率稳定。

此外，当频率差信号FP变得更小时，由频率误差调节器14产生的频率调节信号Fadj所指示的值也变得更小。结果，PLL电路12降低PLL电路12中的分频器的分频比，由此降低发送时钟CLK的频率。随着发送时钟CLK频率的降低，从通过对发送时钟CLK执行内插而获得的信号中产生的接收时钟RCLK的频率也将降低。

另一方面，当输入信号RD的频率高于接收时钟RCLK的频率时，相位检测器21检测到接收时钟RCLK的相位延迟于输入信号RD的相位，且由此将上升信号UP1置为高电平。随后，响应于上升信号UP1的连续，第一积分器22将上升信号UP2置为高电平。相位内插器26基于该上升信号UP2提前接收时钟RCLK的相位。但是，如果尽管执行该相位控制处理但上升信号UP1未变成低电平，则上升信号UP2处于高电平的时段将变得更长。结果，由第二积分器23产生的频率差信号FP所指示的值将增大。

随着频率差信号FP的值变得更大，模式发生器24延长将上升信号UP3置为高电平的时段。随后，当上升信号UP2和上升信号UP3都变为高电平时，混频器25将上升信号UP4置为高电平。结果，实质上提高了由相位内插器26输出的接收时钟RCLK的频率。随后，随着接收时钟RCLK的频率更接近(或变成等于)输入信号RD的频率，则从相位检测器21输出的上升信号UP1和下降信号DOWN1的高电平时段变得基本上彼此相等，由此使接收时钟RCLK的频率稳定。

此外，当频率差信号FP变得更大时，由频率误差调节器14产生的频率调节信号Fadj所指示的值也变得更大。结果，PLL电路12提高PLL电路12中的分频器的分频比，由此提高发送时钟CLK的频率。随着发送时钟CLK频率的提高，从通过对发送时钟CLK执行内插而获得的信号中产生的接收时钟RCLK的频率也将提高。

如上所述，在半导体器件1中，通过在数字CDR 13中对发送时钟CLK执行相位内插而产生接收时钟RCLK。随后，数字CDR 13产生频率差信号FP，在该频率差信号FP上从输入信号RD和接收时钟RCLK之间的相位差来反映输入信号RD和发送时钟CLK之间的频率差。因此，半导体器件1可较早检测到频率偏差，且由此提高发送时钟CLK的频率跟踪能力。

在图7所示的相关技术示例中，例如，在1.5GHz的输入信号RD的情况下，需要3000个时钟周期(2nsec)来检测333ppm的误差。相比之下，在半导体器件1中，假设相位内插器26的相位内插数是64，则可在47个时钟周期(3000个时钟周期的六十四分之一)中检测到333ppm的误差。

此外，在根据本发明的该实施例的半导体器件1中，由数字CDR13产生的频率差信号FP在频率环路中产生，该频率环路最初提供用于由数字CDR 13执行的接收时钟RCLK的频率控制。即，在半导体器件1中，无需加入任何额外的电路以产生频率差信号FP，且由此将电路面积增加最小化。

此外，在根据本实施例的半导体器件1中，即使基准时钟Fsrc由诸如陶瓷谐振器的具有低精度的谐振器件产生，也能基于包含了高精度时钟信息的输入信号RD从基准时钟Fsrc中产生高精度发送时钟CLK。

此外，在根据本实施例的半导体器件1中，相位检测器21仅由(多个)逻辑电路构成。而且，相位检测器21通过数字处理来检测输入信号RD和接收时钟RCLK之间的相位差。注意到，在具有相位内插器的时钟和数据恢复电路中，通常利用数字信号控制相位内插器。因此，当输入信号RD和接收时钟RCLK之间的相位差通过模拟处理来检测时，可能会需要将检测的值转换为数字值(模数转换处理)。这种模数转换处理通常并不适用于高速处理。即，在通过模拟处理检测相位差的检测方法中，难以基于高频输入信号RD来控制发送时钟CLK的频率。串行数据通信的速度正在逐年递增。因此，在这种应用中，以高速检测相位差并对检测到的相位差执行反馈处理十分重要。

第二实施例

作为另一实施例，说明数字CDR 13的改进示例。图5示出作为数字CDR 13的改进示例的数字CDR 13a。图5示出对应于图2的框图。如图5中所示，数字CDR 13a包括替代第一积分器22的第一积分器22a。在该第一积分器22a中，根据最大值控制信号来设定上限计数值和下限计数值。该最大值控制信号由其他电路(未示出)提供。

最大值控制信号用于在操作开始时将上限计数值和下限计数值的绝对值设置为较小值。随后，当发送时钟CLK的频率稳定时，最大值控制信号用于将上限计数值和下限计数值设定为如下值，处于这些值时接收信号RXin对抖动具有增大的容差。

数字CDR 13a通过利用最大值控制信号来控制第一积分器22a的上限计数值和下限计数值，使得在操作开始时增大频率差信号FP的更新周期。即，可更快速地执行基于频率差信号FP控制频率的发送时钟CLK的频率控制，由此减小使发送时钟CLK的频率收敛所需的时间。此外，在发送时钟CLK稳定后，将上限计数值和下限计数值设定为适当值，以便接收信号RXin对抖动具有提高的容差。

第三实施例

作为另一实施例，说明频率误差调节器14的改进示例。图6示出作为频率误差调节器14的改进示例的频率误差调节器14a。图6示出对应于图2的框图。如图6中所示，频率误差调节器14a包括频率误差调节器14和保持电路34。即，通过将保持电路34添加到频率误差调节器14而获得频率误差调节器14a。

当发送时钟CLK的频率稳定时，变为使能状态的负载信号从其他电路(未示出)输入至保持电路34。保持电路34在负载信号变为使能状态时保持频率调节信号Fadj的值作为频率调节值。随后，在下一次启动时，保持电路34将保持的频率调节值提供给频率误差调节器14的延迟电路32作为频率调节初始值。以此方式，频率误差调节器14a可从操作开始就输出优化的频率调节信号Fadj，由此减小发送时钟CLK收敛所需的时间。

虽然已经就一些实施例描述了本发明，但本领域技术人员将认识到在所附权利要求的精神和范围内能够以各种修改来实施本发明，且本发明并不限于上述示例。

而且，权利要求的范围不受上述实施例的限制。本领域技术人员可根据需要来组合第一至第三实施例。此外，例如频率差信号FP可以是同时指示频率差的幅度和极性值的值，或可以是仅指示极性值的值。当频率差信号FP仅指示频率差的极性值时，优选使用根据极性值递增(例如以一递增)或递减(例如以一递减)的加法器作为频率误差调节器14的加法器31。

而且，注意到，即使可能在专利申请过程中进行后续修改，但申请人的意图是涵盖所有要求保护的元素的等同。

Claims (9)

1.一种半导体器件，包括：

时钟和数据恢复电路，包括：相位跟踪环，所述相位跟踪环产生相位差信号，所述相位差信号指示从发送时钟产生的接收时钟与输入信号之间的相位超前或相位延迟，并使所述接收时钟的相位跟踪所述输入信号的相位；以及频率跟踪环，所述频率跟踪环执行控制以使所述接收时钟的频率跟踪所述输入信号的频率，所述时钟和数据恢复电路被构造为从所述输入信号提取数据信号以及对应于所述数据信号的同步时钟以及控制所述接收时钟的相位和频率；

频率误差调节器，所述频率误差调节器根据基于所述频率跟踪环中的所述相位差信号而产生的频率差信号来增大或减小由频率调节信号所指示的值；以及

振荡器，所述振荡器基于由所述频率调节信号所指示的值来提高或降低所述发送时钟的频率。

2.根据权利要求1所述的半导体器件，其中所述相位差信号通过一位来指示相位超前和相位延迟的每一个。

3.根据权利要求1所述的半导体器件，其中

所述时钟和数据恢复电路包括：

相位检测器，所述相位检测器检测所述接收时钟和所述输入信号之间的相位差，并更新由所述相位差信号所指示的极性值；

第一积分器，所述第一积分器基于所述相位差信号来增加或减少第一计数值，且当所述第一计数值达到预定值时输出第一上升信号和第一下降信号；

第二积分器，所述第二积分器基于所述第一上升信号和所述第一下降信号来增加或减少第二计数值，并输出所述第二计数值作为所述频率差信号；

模式发生器，所述模式发生器基于所述频率差信号以预定间隔来产生第二上升信号和第二下降信号；

混频器，所述混频器基于所述第一上升信号和所述第一下降信号以及所述第二上升信号和所述第二下降信号来产生相位选择信号；以及

相位内插器，所述相位内插器根据所述相位选择信号通过内插所述发送时钟的相位而选择相位，并输出结果时钟作为所述同步时钟，

所述相位跟踪环包括所述相位检测器、所述第一积分器、所述混频器以及所述相位内插器，并且

所述频率跟踪环包括所述相位检测器、所述第一积分器、所述第二积分器、所述模式发生器、所述混频器以及所述相位内插器。

4.根据权利要求3所述的半导体器件，其中

所述第一积分器通过外部提供的最大值控制信号被设定为所述预定值，并且

所述最大值控制信号用于将所述预定值设定为：所述预定值在所述发送时钟的频率满足预定稳定情况之前的值小于满足所述稳定情况之后的值。

5.根据权利要求1所述的半导体器件，其中所述频率误差调节器包括：

加法器，所述加法器将由所述频率差信号所指示的值与由先前时刻的所述频率调节信号所指示的值相加，并由此产生当前时刻的所述频率调节信号；以及

延迟电路，所述延迟电路延迟从所述加法器输出的所述频率调节信号并将经延迟的频率调节信号提供给所述加法器。

6.根据权利要求5所述的半导体器件，其中

所述频率误差调节器包括保持电路，所述保持电路在所述发送时钟的频率稳定的状态下存储由所述频率调节信号所指示的值，并且

所述延迟电路在初始状态下输出存储于所述保持电路中的所述值。

7.根据权利要求1所述的半导体器件，还包括发送器电路，所述发送器电路基于所述发送时钟发送发送数据。

8.根据权利要求1所述的半导体器件，其中

所述振荡器包括反馈环，所述反馈环基于基准时钟的频率来产生所述发送时钟并反馈所述发送时钟，并且

所述反馈环包括分频器，且所述频率调节信号被输入至所述分频器。

9.根据权利要求8所述的半导体器件，其中所述基准时钟从陶瓷谐振器输出或从能够控制其振荡频率的可变频率振荡器输出。

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