JPH084262B2 - ビツト同期回路及び方法 - Google Patents
ビツト同期回路及び方法Info
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- JPH084262B2 JPH084262B2 JP6618087A JP6618087A JPH084262B2 JP H084262 B2 JPH084262 B2 JP H084262B2 JP 6618087 A JP6618087 A JP 6618087A JP 6618087 A JP6618087 A JP 6618087A JP H084262 B2 JPH084262 B2 JP H084262B2
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- 230000001360 synchronised effect Effects 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 14
- 238000012544 monitoring process Methods 0.000 claims description 10
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- 238000012937 correction Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 5
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、受信ディジタル信号と同期したクロック信
号を再生するビット同期回路に関し、特に受信ディジタ
ル信号に同期するように原振のクロック信号を可変分周
して同期クロック信号を再生するビット同期回路に関す
る。
号を再生するビット同期回路に関し、特に受信ディジタ
ル信号に同期するように原振のクロック信号を可変分周
して同期クロック信号を再生するビット同期回路に関す
る。
従来のこの種のビット同期回路は、受信したディジタ
ル信号の変化点を抽出し、その変化点が再生された同期
クロックの立下り（あるいは立上り）に同期するよう
に、可変分周回路の分周数比率を増減させて、同期クロ
ックを再生している。この場合、可変分周回路の制御は
受信したディジタル信号の１ビット毎に行われる。
ル信号の変化点を抽出し、その変化点が再生された同期
クロックの立下り（あるいは立上り）に同期するよう
に、可変分周回路の分周数比率を増減させて、同期クロ
ックを再生している。この場合、可変分周回路の制御は
受信したディジタル信号の１ビット毎に行われる。
このような従来のビット同期回路は、受信ディジタル
信号の１ビット毎に動作しているため、受信ディジタル
信号のデューティ比が悪い場合には、再生されたクロッ
ク信号の進み及び遅れが各ビット毎に検出される。した
がって、この検出情報に基づいて分周回路の分周数が切
替わるだけで、位相修正が行われない。
信号の１ビット毎に動作しているため、受信ディジタル
信号のデューティ比が悪い場合には、再生されたクロッ
ク信号の進み及び遅れが各ビット毎に検出される。した
がって、この検出情報に基づいて分周回路の分周数が切
替わるだけで、位相修正が行われない。
したがって、本発明の目的は、受信ディジタル信号の
デューティ比が悪い場合でも、位相修正が可能なビット
同期回路を提供することにある。
デューティ比が悪い場合でも、位相修正が可能なビット
同期回路を提供することにある。
上記目的を達成するために、本発明によるビット同期
回路は、同期クロック信号と、受信デジタル信号とから
位相差を検出し、位相差信号を出力する位相差検出手段
と、同期クロック信号の周波数を分周し、複数の分周比
を有する複数の分周信号を出力する可変分周手段と、位
相差信号と、複数の分周信号とから同期クロック信号が
受信デジタル信号に同期するように修正された修正同期
クロック信号を出力する位相制御手段とから構成される
ビット同期回路において、位相差検出手段が、同期クロ
ック信号の受信デジタル信号に対する位相の進みあるい
は遅れを同期クロック信号の１ビット毎に検出し、進み
信号あるいは遅れ信号を位相差信号として出力し、位相
制御手段が、進み信号あるいは、遅れ信号を記憶する記
憶手段を有するとともに、記憶手段が進み信号を記憶し
ているときは、進み信号を入力したとき、複数の分周信
号に基づいて修正同期クロック信号を出力し、遅れ信号
を記憶しているときは、遅れ信号を入力したとき、複数
の分周信号に基づいて修正同期クロック信号を出力する
構成を採用している。
回路は、同期クロック信号と、受信デジタル信号とから
位相差を検出し、位相差信号を出力する位相差検出手段
と、同期クロック信号の周波数を分周し、複数の分周比
を有する複数の分周信号を出力する可変分周手段と、位
相差信号と、複数の分周信号とから同期クロック信号が
受信デジタル信号に同期するように修正された修正同期
クロック信号を出力する位相制御手段とから構成される
ビット同期回路において、位相差検出手段が、同期クロ
ック信号の受信デジタル信号に対する位相の進みあるい
は遅れを同期クロック信号の１ビット毎に検出し、進み
信号あるいは遅れ信号を位相差信号として出力し、位相
制御手段が、進み信号あるいは、遅れ信号を記憶する記
憶手段を有するとともに、記憶手段が進み信号を記憶し
ているときは、進み信号を入力したとき、複数の分周信
号に基づいて修正同期クロック信号を出力し、遅れ信号
を記憶しているときは、遅れ信号を入力したとき、複数
の分周信号に基づいて修正同期クロック信号を出力する
構成を採用している。
第１図は本発明によるビット同期回路の実施例の概略
ブロック図である。第１図において、データ変化点検出
回路１は、受信ディジタル信号DATAの立上り、または立
下り変化点毎に正パルスを発生する。このために入力信
号として受信ディジタル信号DATAと、クロック信号とが
印加される。このような検出回路１は、よく知られてい
るようにディジタル信号DATAとこれを所定時間遅延させ
た信号を受ける排他的論理回路（EXOR）と、EXORの出力
をクロック信号でラッチし検出信号CDを出力をＤタイプ
フップフロップとで構成できる。この場合、遅延回路と
EXORは微分回路として働く。
ブロック図である。第１図において、データ変化点検出
回路１は、受信ディジタル信号DATAの立上り、または立
下り変化点毎に正パルスを発生する。このために入力信
号として受信ディジタル信号DATAと、クロック信号とが
印加される。このような検出回路１は、よく知られてい
るようにディジタル信号DATAとこれを所定時間遅延させ
た信号を受ける排他的論理回路（EXOR）と、EXORの出力
をクロック信号でラッチし検出信号CDを出力をＤタイプ
フップフロップとで構成できる。この場合、遅延回路と
EXORは微分回路として働く。
可変分周回路２は入力信号としてクロック信号を供給
され、この信号の分周信号を出力する。本実施例では10
分周信号を基準とし、これと位相修正のための９及び11
分周信号を示している。分周信号N9〜N11はアクティブ
な状態で高レベル（アクティブハイ）信号である。可変
分周回路２は、良く知られているフリップフロップを縦
続接続したもので構成でき、分周信号N9〜N11はその中
間段から取出される。分周回路２は、後に説明する半ビ
ット毎に出力されるリセットパルスROMによってリセッ
トされる。
され、この信号の分周信号を出力する。本実施例では10
分周信号を基準とし、これと位相修正のための９及び11
分周信号を示している。分周信号N9〜N11はアクティブ
な状態で高レベル（アクティブハイ）信号である。可変
分周回路２は、良く知られているフリップフロップを縦
続接続したもので構成でき、分周信号N9〜N11はその中
間段から取出される。分周回路２は、後に説明する半ビ
ット毎に出力されるリセットパルスROMによってリセッ
トされる。
位相監視回路３は後に詳述するが、データ変化点検出
回路１の出力信号CDと後述する位相制御回路４からの信
号ａ及びｂ及びビット周期を示すリセットパルスR1とを
受け、これ等の信号から同期クロック信号の信号CDに対
する位相の遅進を判別し、位相信号−Δ（進み）及び＋
Δ（遅れ）を各ビット周期毎に出力する。位相制御回路
４は１ビット毎に位相監視回路３からの位相信号−Δ及
び＋Δに基づいて、分周回路２の各分周出力信号N9〜N1
1のいずれかを選択し、同期クロックの位相を受信した
ディジタル信号DATAに合せるように修正する。また、信
号N9〜N11の選択は、前のビットの修正動作に基づき決
定される。
回路１の出力信号CDと後述する位相制御回路４からの信
号ａ及びｂ及びビット周期を示すリセットパルスR1とを
受け、これ等の信号から同期クロック信号の信号CDに対
する位相の遅進を判別し、位相信号−Δ（進み）及び＋
Δ（遅れ）を各ビット周期毎に出力する。位相制御回路
４は１ビット毎に位相監視回路３からの位相信号−Δ及
び＋Δに基づいて、分周回路２の各分周出力信号N9〜N1
1のいずれかを選択し、同期クロックの位相を受信した
ディジタル信号DATAに合せるように修正する。また、信
号N9〜N11の選択は、前のビットの修正動作に基づき決
定される。
第２図は第１図における位相制御回路４の具体的な回
路である。この回路は、２入力NANDゲート400〜403,3入
力NANDゲート404,3入力NORゲート405及び406,2入力NOR
ゲート407〜409,Dタイプフリップフロップ（F/F）411〜
416及びインバータゲート416及び417を含んでいる。
路である。この回路は、２入力NANDゲート400〜403,3入
力NANDゲート404,3入力NORゲート405及び406,2入力NOR
ゲート407〜409,Dタイプフリップフロップ（F/F）411〜
416及びインバータゲート416及び417を含んでいる。
NANDゲート400〜402は、可変分周回路２の分周出力信
号N9〜N11を選択するゲートであり、これらの出力信号
はゲート403と404で構成されるセット・リセット（Ｓ−
Ｒ）F/Fに入力され、半ビット毎の正パルスがゲート404
の出力として得られる。この出力信号はＤタイプF/F413
のクロック端子に入力され、このＱ出力端子から得られ
る２分周信号は、ＤタイプF/F414を介して同期クロック
信号CLOとして出力される。ＤタイプF/F415は、信号CLO
を受けこの信号から半クロック遅延された信号を作りＱ
及び端子に出力する。NORゲート408は信号CLOをF/F41
5の端子出力とからリセット信号R1を得て位相監視回
路３に出力する。
号N9〜N11を選択するゲートであり、これらの出力信号
はゲート403と404で構成されるセット・リセット（Ｓ−
Ｒ）F/Fに入力され、半ビット毎の正パルスがゲート404
の出力として得られる。この出力信号はＤタイプF/F413
のクロック端子に入力され、このＱ出力端子から得られ
る２分周信号は、ＤタイプF/F414を介して同期クロック
信号CLOとして出力される。ＤタイプF/F415は、信号CLO
を受けこの信号から半クロック遅延された信号を作りＱ
及び端子に出力する。NORゲート408は信号CLOをF/F41
5の端子出力とからリセット信号R1を得て位相監視回
路３に出力する。
NORゲート405〜407は、位相監視回路３から与えられ
る位相信号−Δ及び＋Δに基づいて分周信号N9〜N11を
選択するゲート信号S1〜S3を作成する。これら信号S1〜
S3はアクティブハイ信号である。また、位相信号−Δ及
び＋Δはアクティブ状態でローレベルとなるアクティブ
ロー信号である。ＤタイプF/F414の出力がローレベル
のときゲート405及び406がアクティブとなり、Ｄタイプ
F/F411及び412のＱ出力がローレベルの状態で位相信号
−Δ及び＋Δに応じたS1〜S3が出力される。すなわち、
下記の第１表に示す論理表に従ってS1〜S3が出力され
る。但し、この場合ＤタイプF/F411及び412のＱ出力は
論理“0"である。
る位相信号−Δ及び＋Δに基づいて分周信号N9〜N11を
選択するゲート信号S1〜S3を作成する。これら信号S1〜
S3はアクティブハイ信号である。また、位相信号−Δ及
び＋Δはアクティブ状態でローレベルとなるアクティブ
ロー信号である。ＤタイプF/F414の出力がローレベル
のときゲート405及び406がアクティブとなり、Ｄタイプ
F/F411及び412のＱ出力がローレベルの状態で位相信号
−Δ及び＋Δに応じたS1〜S3が出力される。すなわち、
下記の第１表に示す論理表に従ってS1〜S3が出力され
る。但し、この場合ＤタイプF/F411及び412のＱ出力は
論理“0"である。
選択された信号S1及びS3は、インバータゲート416の
出力をクロック入力としてＤタイプF/F411及び412にラ
ッチされ、それぞれのＱ出力は逆相関係にあるNORゲー
ト405及び406に入力される。このため、例えば、信号S1
が選択された次のビットではNORゲート406が閉ざされ、
信号S3は選択されない。このことは次のことを示してい
る。即ち、第4B図に示されているように、本発明のビッ
ト同期回路では進み及び遅れ修正間の経路が削除されて
いる。これにより、受信したディジタル信号のデューテ
ィ比が悪い場合でも再生クロック信号の位相修正が可能
となっている。これに対し、第4A図の従来の場合は進み
及び遅れ修正間の径路があるために、前に述べたように
受信ディジタル信号のデューティ比が悪い場合は位相修
正がなされない。
出力をクロック入力としてＤタイプF/F411及び412にラ
ッチされ、それぞれのＱ出力は逆相関係にあるNORゲー
ト405及び406に入力される。このため、例えば、信号S1
が選択された次のビットではNORゲート406が閉ざされ、
信号S3は選択されない。このことは次のことを示してい
る。即ち、第4B図に示されているように、本発明のビッ
ト同期回路では進み及び遅れ修正間の経路が削除されて
いる。これにより、受信したディジタル信号のデューテ
ィ比が悪い場合でも再生クロック信号の位相修正が可能
となっている。これに対し、第4A図の従来の場合は進み
及び遅れ修正間の径路があるために、前に述べたように
受信ディジタル信号のデューティ比が悪い場合は位相修
正がなされない。
ＤタイプF/F411及び412は前ビットの修正動作をラッ
チ（記憶）し、次のビットでの修正は逆方向へは行わな
にようにしている。即ち、前ビットで進み修正をした場
合は次のビットでは遅れ修正はせず、逆に前ビットで遅
れ修正をした場合は次のビットでは進み修正はしないよ
うにしている。これは、上述したようにＤタイプF/F411
及び412のＱ端子出力をそれぞれNORゲート406及び405に
帰還することによって達成している。
チ（記憶）し、次のビットでの修正は逆方向へは行わな
にようにしている。即ち、前ビットで進み修正をした場
合は次のビットでは遅れ修正はせず、逆に前ビットで遅
れ修正をした場合は次のビットでは進み修正はしないよ
うにしている。これは、上述したようにＤタイプF/F411
及び412のＱ端子出力をそれぞれNORゲート406及び405に
帰還することによって達成している。
第３図のタイムチャートを使って更に第２図の回路の
動作を説明する。このタイムチャートは、再生クロック
信号CLOが受信ディジタル信号DATAに対して進んでいる
場合を示している。受信ディジタル信号DATAの変化点
で、検出信号CDがデータ変化点検出回路１から出力され
る。この信号CDと位相制御回路４から得られた信号ａ及
びｂとを受けた位相監視回路３は、進み修正を行うため
に位相信号−Δを出力する。この位相信号−Δを受けた
位相制御回路４は、分周出力信号の選択信号S1をハイレ
ベルとしてアクティブにする。この選択信号S1に応答し
て、NANDゲート402が分周出力信号N9を選択し、Ｓ−R F
/F403及び404及びＤタイプF/F413及び414により、同期
クロック信号CLOを１クロック分位相を遅らせるように
修正する。
動作を説明する。このタイムチャートは、再生クロック
信号CLOが受信ディジタル信号DATAに対して進んでいる
場合を示している。受信ディジタル信号DATAの変化点
で、検出信号CDがデータ変化点検出回路１から出力され
る。この信号CDと位相制御回路４から得られた信号ａ及
びｂとを受けた位相監視回路３は、進み修正を行うため
に位相信号−Δを出力する。この位相信号−Δを受けた
位相制御回路４は、分周出力信号の選択信号S1をハイレ
ベルとしてアクティブにする。この選択信号S1に応答し
て、NANDゲート402が分周出力信号N9を選択し、Ｓ−R F
/F403及び404及びＤタイプF/F413及び414により、同期
クロック信号CLOを１クロック分位相を遅らせるように
修正する。
第7A及び7B図は、従来技術と本発明のビット同期回路
により得られる同期クロック信号の比較をタイムチャー
トで示したものである。受信したディジタル信号DATAの
デューティ比が悪い場合、従来技術では、第7A図に示す
ように、信号DATAに対し、進み及び遅れの修正動作が１
ビット毎に交互に繰返されるため、同期クロック信号CL
Oと信号DATAとの位相差は修正されない。これに対し、
本発明のビット同期回路では前述したように進みと遅れ
の位相修正間の状態遷移がないため、第7B図に示すよう
に、同期クロック信号CLOは信号DATAに対し漸次位相差
が修正される。
により得られる同期クロック信号の比較をタイムチャー
トで示したものである。受信したディジタル信号DATAの
デューティ比が悪い場合、従来技術では、第7A図に示す
ように、信号DATAに対し、進み及び遅れの修正動作が１
ビット毎に交互に繰返されるため、同期クロック信号CL
Oと信号DATAとの位相差は修正されない。これに対し、
本発明のビット同期回路では前述したように進みと遅れ
の位相修正間の状態遷移がないため、第7B図に示すよう
に、同期クロック信号CLOは信号DATAに対し漸次位相差
が修正される。
第５図は第１図における位相監視回路３の具体的な回
路である。この回路は、２入力NORゲート517〜521,Dタ
イプF/F522〜524及びインバータゲート525及び526を含
んでいる。この位相監視回路３の動作を第６図のタイム
チャートを参照しながら説明する。
路である。この回路は、２入力NORゲート517〜521,Dタ
イプF/F522〜524及びインバータゲート525及び526を含
んでいる。この位相監視回路３の動作を第６図のタイム
チャートを参照しながら説明する。
位相制御回路４からのビット単位のリセット信号R1に
より、ＤタイプF/F522〜524は初期リセットされる。位
相の監視は、位相制御回路４からの出力信号ａ及びｂ
と、データ変化点検出回路１からの出力信号CDとで行わ
れる。つまり、第６図における信号ｂがハイレベルのと
きに信号CDが出力されると、NORゲート521を介してハイ
レベル信号がＤタイプF/F524でラッチされ、この出力
より位相信号−Δ（アクティブロー）が出力される。同
様に、信号ａがハイレベルのときに信号CDが出力される
と、ＤタイプF/F522がNORゲート517のハイレベル信号を
ラッチし、端子にアクティブローの位相信号＋Δを出
力する。
より、ＤタイプF/F522〜524は初期リセットされる。位
相の監視は、位相制御回路４からの出力信号ａ及びｂ
と、データ変化点検出回路１からの出力信号CDとで行わ
れる。つまり、第６図における信号ｂがハイレベルのと
きに信号CDが出力されると、NORゲート521を介してハイ
レベル信号がＤタイプF/F524でラッチされ、この出力
より位相信号−Δ（アクティブロー）が出力される。同
様に、信号ａがハイレベルのときに信号CDが出力される
と、ＤタイプF/F522がNORゲート517のハイレベル信号を
ラッチし、端子にアクティブローの位相信号＋Δを出
力する。
更に言えば、位相制御回路４からの信号ａ及びｂは、
それぞれ同期クロック信号CLO1ビットの前半及び後半を
表わす信号である。従って、位相監視回路３は信号ａ及
びｂのいずれにディジタル信号DATAの変化点信号CDが存
在するか、あるいはいずれにも存在しないかを判定して
いる。つまり、信号ａがアクティブなときに信号CDがあ
れば、同期クロック信号CLOはディジタル信号DATAに対
して遅れていると判断し、遅れ修正用の信号＋Δを出力
する。逆に信号ｂがアクティブのときに信号CDがあれ
ば、進んでいると判断し、進み修正信号−Δを出力す
る。
それぞれ同期クロック信号CLO1ビットの前半及び後半を
表わす信号である。従って、位相監視回路３は信号ａ及
びｂのいずれにディジタル信号DATAの変化点信号CDが存
在するか、あるいはいずれにも存在しないかを判定して
いる。つまり、信号ａがアクティブなときに信号CDがあ
れば、同期クロック信号CLOはディジタル信号DATAに対
して遅れていると判断し、遅れ修正用の信号＋Δを出力
する。逆に信号ｂがアクティブのときに信号CDがあれ
ば、進んでいると判断し、進み修正信号−Δを出力す
る。
ＤタイプF/F523は、データ１ビット内に２個以上信号
CDが発生したときに位相修正を実行しないようにするた
めに使われている。つまり、２回目の信号CDの発生によ
りＤタイプF/F522及び524の各端子出力はハイレベル
となる。このＤタイプF/F523の働きにより耐雑音性能が
向上する。
CDが発生したときに位相修正を実行しないようにするた
めに使われている。つまり、２回目の信号CDの発生によ
りＤタイプF/F522及び524の各端子出力はハイレベル
となる。このＤタイプF/F523の働きにより耐雑音性能が
向上する。
以上説明したように、本発明によるビット同期回路は
同期クロック信号の位相修正を進み及び遅れ間で禁止す
るようにしている。従って、受信したディジタル信号の
デューティ比が悪い場合でも、受信ディジタル信号と同
期クロック信号との位相差が漸次修正される。こうして
得られる同期クロックによって受信ディジタル信号のサ
ンプリングをすれば、正しいサンプリングが可能とな
り、ディジタル信号の受信性能及び信頼性が向上する。
同期クロック信号の位相修正を進み及び遅れ間で禁止す
るようにしている。従って、受信したディジタル信号の
デューティ比が悪い場合でも、受信ディジタル信号と同
期クロック信号との位相差が漸次修正される。こうして
得られる同期クロックによって受信ディジタル信号のサ
ンプリングをすれば、正しいサンプリングが可能とな
り、ディジタル信号の受信性能及び信頼性が向上する。
第１図は本発明によるビット同期回路の実施例の概略ブ
ロック図を示す；第２図は第１図に示した回路における
位相制御回路の概略的な回路図を示す；第３図は第２図
に示した回路の動作を説明するためのタイムチャートで
ある；第4A及び4B図は、それぞれ従来技術及び本発明の
ビット同期回路の状態遷移図を示す；第５図は第１図に
示した回路における位相監視回路の概略的な回路図を示
す；第６図は第５図の回路の動作を説明するためのタイ
ムチャートである；及び第7A及び7B図は、それぞれ従来
技術及び本発明のビット同期回路による位相修正動作を
示すタイムチャートである。
ロック図を示す；第２図は第１図に示した回路における
位相制御回路の概略的な回路図を示す；第３図は第２図
に示した回路の動作を説明するためのタイムチャートで
ある；第4A及び4B図は、それぞれ従来技術及び本発明の
ビット同期回路の状態遷移図を示す；第５図は第１図に
示した回路における位相監視回路の概略的な回路図を示
す；第６図は第５図の回路の動作を説明するためのタイ
ムチャートである；及び第7A及び7B図は、それぞれ従来
技術及び本発明のビット同期回路による位相修正動作を
示すタイムチャートである。
Claims (3)
- 【請求項１】同期クロック信号と、受信デジタル信号と
から位相差を検出し、位相差信号を出力する位相差検出
手段と、 前記同期クロック信号の周波数を分周し、複数の分周比
を有する複数の分周信号を出力する可変分周手段と、 前記位相差信号と、前記複数の分周信号とから前記同期
クロック信号が前記受信デジタル信号に同期するように
修正された修正同期クロック信号を出力する位相制御手
段とから構成されるビット同期回路において、 前記位差検出手段が、前記同期クロック信号の前記受信
デジタル信号に対する位相の進みあるいは遅れを前記同
期クロック信号の１ビット毎に検出し、進み信号あるい
は遅れ信号を前記位相差信号として出力し、 前記位相制御手段が、前記進み信号あるいは、遅れ信号
を記憶する記憶手段を有するとともに、前記記憶手段が
進み信号を記憶しているときは、前記進み信号を入力し
たとき、前記複数の分周信号に基づいて前記修正同期ク
ロック信号を出力し、前記遅れ信号を記憶しているとき
は、前記遅れ信号を入力したとき、前記複数の分周信号
に基づいて前記修正同期クロック信号を出力することを
特徴とするビット同期回路。 - 【請求項２】前記位相差検出手段が、前記デジタル信号
の立ち上がり及び立ち下がりのいずれを検出し、変化点
検出信号を出力する変化点検出回路と、 前記同期クロック信号の１ビットの前半および後半の位
置を示す第１および第２の制御信号に応答して、前記変
化点検出信号が、前記同期クロック信号の１ビットの前
半および後半のいずれか、あるいはいずれにいもないか
を判定し、前記位相差信号を出力する位相監視回路から
構成され、 前記可変分周手段が、前記同期クロック信号を異なる３
つの分周比で分周し、３つの分周信号を出力するととも
に、 前記位相制御手段が、前記同期クロック信号と、前記３
つの分周信号とから前記第１および第２の制御信号を出
力するとともに、前記位相差信号に基づき、前記３つの
分周信号のいずれかを選択することにより前記修正同期
クロック信号を出力することを特徴とする請求項１記載
のビット同期回路。 - 【請求項３】ディジタル信号に同期した同期クロック信
号を再生するビット同期方法において、 前記ディジタル信号の変化点を検出し、変化点信号を出
力するする第１のステップと、 前記変化点信号に応答して前記ディジタル信号と前記同
期クロック信号との位相差を検出し、位相差信号を出力
するする第２のステップと、 前記同期クロック信号を異なる分周比で分周し、複数の
分周信号を出力する第３のステップと、 前記位相差信号を１ビット毎にラッチする第４のステッ
プと、 ラッチされている位相差信号と、現在入力された位相差
信号とに応答して前記複数の分周信号のいずれかを選択
する第４のステップと、 前記選択された分周信号に応答して、前記同期クロック
信号の位相を連続したビットで同方向になるように修正
する第５のステップとから構成されることを特徴とする
ビット同期方法。
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