CN104064586B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104064586B
CN104064586B CN201410076369.0A CN201410076369A CN104064586B CN 104064586 B CN104064586 B CN 104064586B CN 201410076369 A CN201410076369 A CN 201410076369A CN 104064586 B CN104064586 B CN 104064586B
Authority
CN
China
Prior art keywords
concentration
type
electrode
sic substrate
type sic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410076369.0A
Other languages
English (en)
Other versions
CN104064586A (zh
Inventor
太田千春
清水达雄
西尾让司
四户孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104064586A publication Critical patent/CN104064586A/zh
Application granted granted Critical
Publication of CN104064586B publication Critical patent/CN104064586B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2904—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3408—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3442—N-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3444—P-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H10P30/2042—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors into crystalline silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/218—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the implantation in a compound semiconductor of both electrically active and inactive species in the same semiconductor region to be doped n-type or p-type

Abstract

本发明的半导体装置具备具有第一面和第二面的n型SiC衬底、设置在第一面上的SiC层、设置在第一面侧的第一电极和设置在第二面上的第二电极，所述n型SiC衬底含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D的浓度为1×1018cm‑3以上且1×1022cm‑3以下。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求2013年3月22日提交的日本专利申请2013-059831号的优先权，该申请的全部内容以参考的方式并入本申请中。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为下一代功率半导体器件用的材料，SiC（碳化硅）受到期待。与Si（硅）相比，SiC的带隙为3倍、击穿场强约为10倍和热导率约为3倍，具有优异的物性。如果充分发挥该特性，则能够实现低损耗且能高温工作的功率半导体器件。
另一方面，由于杂质的固溶极限低、杂质所形成的带隙中的能级深而难以实现SiC的低电阻化。因此，难以减小使用SiC的器件的导通电阻。
发明内容
本发明所要解决的课题在于提供能够降低导通电阻的半导体装置及其制造方法。
本发明的半导体装置具备具有第一面和第二面的n型SiC衬底、设置在第一面上的SiC层、设置在第一面侧的第一电极和设置在第二面上的第二电极，所述n型SiC衬底含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。
根据上述构成，提供能够降低导通电阻的半导体装置。
附图说明
图1是表示第一实施方式的半导体装置的示意剖面图。
图2是说明共掺杂的作用的图。
图3是说明共掺杂的作用的图。
图4是说明共掺杂的作用的图。
图5是说明共掺杂的作用的图。
图6是说明共掺杂的作用的图。
图7是表示n型SiC的情况下的Al和N的浓度与薄层电阻的关系的图。
图8是表示p型SiC的情况下的N和Al的浓度与薄层电阻的关系的图。
图9是表示第二实施方式的半导体装置的示意剖面图。
图10是表示第三实施方式的半导体装置的示意剖面图。
图11是表示第四实施方式的半导体装置的示意剖面图。
图12是表示第五实施方式的半导体装置的示意剖面图。
图13是表示第六实施方式的半导体装置的示意剖面图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。其中，以下的说明中，对同一构件等标注同一标号，对说明过一次的构件等适当省略其说明。
另外，在以下的说明中，n+、n、n-和p+、p、p-的记载表示各导电型中杂质浓度的相对高低。即，n+表示n型杂质浓度与n相比相对较高，n-表示n型杂质浓度与n相比相对较低。另外，p+表示p型杂质浓度与p相比相对较高，p-表示p型杂质浓度与p相比相对较低。另外，有时也将n+型、n-型简记为n型，将p+型、p-型简记为p型。
（第一实施方式）
本实施方式的半导体装置具备具有第一面和第二面的n型SiC衬底、设置在第一面上的SiC层、设置在第一面侧的第一电极和设置在第二面上的第二电极，该n型SiC衬底含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。
例如，在Al（铝）、Ga（镓）或In（铟）与N（氮）的第一组合的情况下，元素A可以为选自Al（铝）、Ga（镓）或In（铟）中的一种元素。另外，也可以由Al（元素A1）与Ga（元素A2）等两种元素或者Al（元素A1）、Ga（元素A2）、In（元素A3）这三种元素构成。多种元素的情况下，将两种或三种元素合并看作构成组合的元素A，只要满足上述元素A的浓度与元素D的浓度之比、元素D的浓度的条件即可。
另外，第一组合与第二组合这两者也可以共存。但是，构成第一组合、第二组合中的至少任何一个组合的元素必须满足上述元素A的浓度与元素D的浓度之比、元素D的浓度的条件。换言之，第一组合与第二组合必须分别地满足元素比、元素浓度。这是因为，第一组合的杂质与第二组合的杂质之间不形成下文中详述的三聚体。
例如，在Al为1×1018cm-3、Ga为1×1018cm-3、N为4×1018cm-3的情况下，（Al+Ga）/N=0.5，N为4×1018cm-3，因此，元素比、浓度均在实施方式的范围内。
另外，例如，在B为1×1018cm-3、P为1×1018cm-3、N为1×1018cm-3的情况下，仅着眼于作为第二组合的B和P。于是，B/P=1.0、不满足元素比，在实施方式的范围外。
另外，例如，在Al为2.5×1017cm-3、B为2.5×1017cm-3、N为5×1017cm-3、P为5×1017cm-3的情况下，就第一组合来看，Al/N=0.5、满足比的条件，但N的浓度低于1×1018cm-3。另外，就第二组合来看，B/P=0.5、满足比的条件，但P的浓度低于1×1018cm-3。因此，第一组合和第二组合均未分别地满足元素比、元素浓度，因此在实施方式的范围外。
另外，本实施方式并不排除含有除上述例示以外的元素作为p型杂质或n型杂质的情况。以下，以元素A为Al、元素D为N的情况为例进行说明。
图1是表示本实施方式的半导体装置的示意剖面图。本实施方式的半导体装置为PiN二极管。
该PiN二极管100具备具有第一面和第二面的n型SiC衬底（碳化硅衬底）12。图1中，第一面为图上侧的面，第二面为图下侧的面。
n型SiC衬底12例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
n型SiC衬底12中的Al的浓度与N的浓度之比（Al浓度/N浓度）大于0.40且小于0.95。并且，N的浓度为1×1018cm-3以上且1×1022cm-3以下。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。n型SiC衬底12的膜厚例如为300μm～700μm。
该SiC衬底12的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度低于n型SiC衬底12，例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层14的膜厚例如为约5μm～约50μm。
n-SiC层14上形成有p型SiC层（p+型SiC层）16。p+型SiC层16的p型杂质的杂质浓度例如为约5×1018～约5×1021cm-3。p型杂质例如为Al。p+型SiC层16的膜厚例如为约1μm～约5μm。
p+型SiC层16上具备与p+型SiC层16电连接的导电性的第一电极（阳极电极）44。第一电极44例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极44与p+型SiC层16形成欧姆接触。
另外，n型SiC衬底12的第二面上形成有导电性的第二电极（阴极电极）46。第二电极46例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极46与n型SiC衬底12形成欧姆接触。
以下，对本实施方式的作用和效果进行详述。
本发明者们研究的结果可知，通过对SiC共掺杂作为p型杂质（p型掺杂剂）的Al和作为n型杂质（n型掺杂剂）的N，能够引起Al与N的配对。在该配对状态下，载流子得到补偿，达到载流子为零的状态。
图2和图3是说明共掺杂的作用的图。图2为n型SiC的情况，图3为p型SiC的情况。根据本发明者们进行的第一原理计算可知，SiC中，Al进入Si（硅）位置、N进入C（碳）位置，以使Al与N相邻，由此使体系更加稳定。
即，如图2和图3所示，通过Al与N结合而形成Al-N配对结构，在能量方面比Al和N未结合而分散的状态稳定2.9eV。在Al量与N量一致的情况下，两者全部形成配对结构的状态最稳定。
在此，第一原理计算是使用了超软赝势（ultrasoft pseudopotential）的计算。超软赝势是由范德比尔特（Vanderbilt）等人开发的一种赝势。例如，晶格常数具有能够以1%以下的误差实现实验值的高精度。引入杂质（掺杂剂）而进行结构弛豫，计算稳定状态的总能量。在变化前后比较体系的总能量，由此判定哪种结构为稳定状态。在稳定状态下，能够显示出带隙中杂质的能级位于哪个能位。
如图2所示可知，在N多于Al存在的情况下即n型SiC的情况下，多余的N进入Al-N配对结构附近的C位置而形成N-Al-N的三聚体，由此使体系进一步稳定。根据第一原理计算，通过形成三聚体，与配对结构和N分开存在的情况相比，体系稳定0.3eV。
同样，如图3所示可知，在Al多于N存在的情况下即p型SiC的情况下，多余的Al进入Al-N配对结构附近的Si位置而形成Al-N-Al的三聚体，由此进一步稳定化。根据第一原理计算，通过形成三聚体，与Al-N配对结构和Al分开存在的情况相比，体系稳定0.4eV。
接下来，对除Al与N以外的掺杂剂的组合进行考察。以针对B（硼）与N（氮）进行计算的情况为例来说明计算结果。
B进入Si位置、N进入C位置。根据第一原理计算可知，不能形成B-N-B或N-B-N这样的三聚体结构。即，虽然形成B-N的配对结构，但当附近出现B或N时，体系的能量升高。因此，多余的B或N独立地存在于远离配对结构的位置时，体系在能量方面更稳定。
根据第一原理计算，多余的B形成三聚体时，与B-N配对和B独立存在的情况相比，体系的能量升高0.5eV。另外，多余的N形成三聚体时，与B-N配对和N独立存在的情况相比，体系的能量升高0.3eV。因此，在任何一种情况下，形成三聚体时，体系在能量方面均变得不稳定。
图4是说明共掺杂的作用的图。图4中示出了各元素的共价半径。越朝向图的右上方、共价半径越小，越朝向左下方、共价半径越大。
在B与N的情况下，形成三聚体时变得不稳定可以通过共价半径的大小来理解。B的共价半径小于Si的共价半径，且N的共价半径小于C的共价半径。因此，B进入Si位置、N进入C位置时，应变蓄积而不能形成三聚体。
就作为掺杂剂的p型杂质与n型杂质的组合而言，判明除了“共价半径大于Si的元素（Al、Ga、In）”与“共价半径小于C的元素（N）”的组合、或者与此相反的“共价半径大于C的元素（B）”与“共价半径小于Si的元素（P）”的组合的情况以外，不能形成三聚体。
B、P的共价半径位于Si的共价半径与C的共价半径中间，因此，B和P能够进入Si位置、C位置中的任何一个位置。但是，其他杂质（Al、Ga、In、N、As）基本上集中于其中一个位置。可以认为Al、Ga、In、As进入Si位置、N进入C位置。
而且，不需要考虑两种杂质都进入Si位置或都进入C位置的情况。这是因为，p型杂质与n型杂质不是最接近时，难以使应变弛豫。因此，当将p型杂质记为元素A、将n型杂质记为元素D时，对于元素A与元素D的组合（元素A与元素D）而言，除了（Al与N）、（Ga与N）、（In与N）、（B与P）这4种组合以外，难以形成三聚体。
原子间不存在相互作用时，无法形成该配对结构或三聚体结构。根据第一原理计算的4H-SiC结构中的杂质能级（掺杂剂能级）在c轴方向上存在约10个晶胞时，观察不到相互作用，杂质能级变为平坦的状态。即，分散被充分抑制，为约10meV级。
即，认为杂质间的距离为10nm以上时，几乎没有相互作用。因此，为了使杂质之间存在相互作用，优选杂质浓度为1×1018cm-3以上。
该值为在已经形成SiC材料的情况下通过离子注入等形成局部的杂质分布时优选的杂质浓度的下限。
另外，为了在半导体SiC中显现共掺杂的效果，需要将n型杂质浓度与p型杂质浓度的比率设定为特定范围的比率。在下文记述的制造方法中，重要的是从开始就以使通过离子注入引入的n型、p型各杂质的比率达到上述特定范围的比率的方式引入。虽然相互作用可够到的范围小到不足10nm，但如果在该范围内，则能够通过相互的引力形成三聚体。而且，由于引力发挥作用，因此，认为能够将杂质的活化退火温度从未进行共掺杂时的1700℃～1900℃降低至1500℃～1800℃。
但是，在利用CVD（Chemical Vapor Deposition，化学气相沉积）法等的由气相进行的晶体生长等中，可以减小形成该三聚体时优选的杂质浓度。这是因为，能够使原料在表面流动，因此，即使在低浓度下也容易产生杂质之间的相互作用。
气相生长中，能够形成三聚体的杂质浓度的范围为1×1015cm-3以上且1×1022cm-3以下，比离子注入时扩大。气相生长中，可以使SiC的杂质浓度稀至例如约1×1016cm-3，也可以使SiC的杂质浓度浓至例如约1×1021cm-3。特别是浓度稀的区，难以通过离子注入来形成。因此，特别是在浓度稀的区中，通过气相生长形成杂质区是有效的。而且，气相生长中，也能够形成共掺杂后的例如约5nm的极薄膜。
另外，气相生长还具有在杂质浓度浓的区内难以产生晶体中的缺陷的优点。即，离子注入中，随着引入的杂质量增大，晶体中的缺陷量增大，通过热处理等使其恢复也变得困难。气相生长在生长中形成三聚体，也难以产生因引入杂质而导致的缺陷。从该观点出发，在例如杂质浓度为1×1019cm-3以上、进而为1×1020cm-3以上的区中，通过气相生长形成杂质区是有效的。
由此可见，气相生长具有通过离子注入无法获得的效果。但是，离子注入中，能够形成局部共掺杂的杂质区。另外，能够以低成本形成共掺杂的杂质区。因此，可以根据需要分别使用气相生长和离子注入。
由气相进行晶体生长时，在形成三聚体的情况下，优选p型和n型杂质浓度为1×1015cm-3以上。进而，从容易形成三聚体的观点出发，更优选杂质浓度为1×1016cm-3以上。
其次，杂质浓度的上限在形成三聚体时也可能超过不形成三聚体时的固溶极限。这是因为，形成三聚体时，晶体中的应变弛豫，杂质变得容易固溶。
不形成三聚体时杂质的固溶极限在N的情况下为1019cm-3级，在Al的情况下为1021cm-3级。其他杂质约为1021cm-3级。
在杂质为一种的情况下，杂质的大小集中于小的一侧或大的一侧。因此，应变蓄积，杂质难以进入晶格点而无法活化。特别是在离子注入中，会形成大量缺陷，因此固溶极限变得格外低。
但是，如果形成三聚体，则Al、N中的任何一种均能够引入至约1022cm-3级。（Al与N）、（Ga与N）、（In与N）、（B与P）这4种组合中，通过形成三聚体，能够使应变弛豫，因此能够扩大固溶极限。其结果，能够将杂质的固溶极限扩大到1022cm-3级。
在杂质为B、Al、Ga、In、P的情况下，为1×1020cm-3以上、特别是6×1020cm-3以上时，应变多，成为形成大量缺陷的状态。其结果，薄层电阻或电阻率为非常大的值。
但是，通过p型杂质与n型杂质的共掺杂，即使在这样的杂质浓度高的区中，也能够抑制缺陷。
在杂质为N的情况下，固溶极限进一步减小一个数量级，为约2×1019cm-3。根据第一原理计算，认为这是因为产生了不活泼的晶格间N的缺陷。
N浓度的上限为1019cm-3级，但通过形成三聚体，大幅扩大至1022cm-3级。以往，在形成高浓度掺杂的n型区的情况下，不能使用氮，通过离子注入例如约1020cm-3的P而形成。但是，如果使用本实施方式，则能够使用氮形成高浓度掺杂的n型区，例如引入2×1020cm-3的N、1×1020cm-3的Al。即，以往使用氮本身就是困难的，但在本实施方式中成为可能。
以上，通过引入p型杂质和n型杂质这两者且适当选择共价半径的组合，能够形成上述的三聚体。并且，结构变得稳定，能够减小应变。
其结果，（1）各杂质容易进入晶格点。（2）能够实现工艺的低温化。可以期待至少降低约100℃。（3）能够活化的杂质量（上限的扩大）增加。（4）形成如三聚体或配对结构这样的稳定结构。通过该结构使熵增加，晶体缺陷量减少。（5）由于三聚体稳定，因此难以围绕着连接p型杂质与n型杂质的带旋转，结构被固定。因此，通电击穿耐性大幅提高。例如，在pn结的p型杂质区、n型杂质区中的至少一部分中引入三聚体结构时，通电击穿得到抑制，能够避免电阻升高。其结果，能够抑制流过恒定量的电流时所需的外加电压（Vf）增加的劣化现象（Vf劣化）。
如上所述，通过共掺杂作为p型杂质的Al和作为n型杂质的N，能够引起Al与N的配对。而且，根据第一原理计算可知，此时，能够使受主能级和施主能级均变浅。
图5、图6是共掺杂的作用的说明图。图5为n型SiC的情况，图6为p型SiC的情况。白色圆表示能级未被电子填埋的空能级，黑色圆表示能级被电子填埋的状态。
施主能级变浅的理由在于，如图5所示，位于作为受主的Al的导带内侧的空能级与N的施主能级相互作用，由此使施主能级提高。同样，受主能级变浅的理由在于，如图6所示，位于作为施主的N的价电子带内侧的被电子填埋的能级与Al的受主能级相互作用，由此使受主能级降低。
一般而言，作为n型杂质的N、P（磷）形成42meV～95meV的深的施主能级。作为p型杂质的B、Al、Ga、In形成160meV～300meV的非常深的受主能级。与此相对，形成三聚体时，n型杂质能够形成35meV以下的施主能级，p型杂质能够形成100meV以下的受主能级。
在完全形成三聚体的最佳状态下，n型的N或P为约20meV左右，p型的B、Al、Ga、In为约40meV左右。由于形成这样浅的能级，因此多数活化的杂质成为载流子（自由电子、自由空穴）。因此，与不进行共掺杂时相比，体电阻降低若干数量级。
在n型SiC的情况下，有助于载流子产生的施主能级为40meV以下，因此，与不共掺杂时相比，电阻减小。另外，35meV以下时电阻减小约一个数量级，20meV以下时电阻减小约两个数量级。但是，也包含应变弛豫效果、掺杂上限扩大效果等。
在p型SiC的情况下，有助于载流子产生的受主能级为150meV以下，因此，与不共掺杂时相比，电阻减小。另外，100meV以下时电阻减小约一个数量级，40meV以下时电阻减小约两个数量级。但是，也包含应变弛豫效果、掺杂上限扩大效果等。
在Al浓度与N浓度一致的情况下（N:Al=1:1），即使有浅的能级也没有载流子，因此成为绝缘体。存在与Al浓度与N浓度的差值相应的载流子。为了成为低电阻的半导体，需要具有浓度差。
在N浓度高于Al浓度的情况下（N浓度>Al浓度），通过相互作用形成Al-N配对后剩余的N也通过对Al-N配对附近的C进行置换而变得稳定。因此，形成浅的施主能级。另外，应变也弛豫，因此，与不形成三聚体时相比能够增加N的浓度。
图7是表示n型SiC情况下的Al和N的浓度与薄层电阻的关系的图。N浓度为2×1020cm-3。单一地引入N时，即使引入1×1019cm-3以上，也不能减小薄层电阻。其值约为300Ω/□。
在N浓度:Al浓度从1:1变为2:1之前，能够在不产生应变的情况下形成三聚体，进入浅的施主能级的载流子电子数增加。因此，薄层电阻急剧降低。
并且，达到2:1时，能够使用最大量的载流子，因此，成为薄层电阻最低的状态。如图7所示，薄层电阻能够减小至约1.5Ω/□。通过使N浓度:Al浓度=2:1并使N浓度与Al浓度的差值从1020cm-3增加至1022cm-3，能够使与n型SiC的接触电阻也从约10-5Ωcm3减小至约10-7Ωcm3。
进而，N浓度的比例高于2:1时，由超出N浓度:Al浓度=2:1的N形成本来就深的施主能级。并且，该施主能级接受载流子电子，三聚体所形成的浅的施主能级变空。偏离N浓度:Al浓度=2:1的那一部分N与单一地引入N时接近，因此难以使应变弛豫。因此，如图7所示，薄层电阻急剧增加。
图7中，以在不共掺杂Al的情况下引入作为n型杂质的N（氮）直到固溶极限附近为止时的薄层电阻（该情况下为约300Ω/□）作为比较对象，示出了偏离N浓度:Al浓度=2:1时薄层电阻的值如何变化。
以形成了三聚体结构的Al浓度/N浓度=0.5为中心来考虑。在使Al浓度/N浓度为0.47以上且0.60（8×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于n型杂质引入47%～60%的p型杂质的情况下，与不共掺杂Al时的薄层电阻相比，薄层电阻降低2个数量级，非常有效。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.47，相当于8×1019cm-3的载流子。
从此处开始将宽度向两侧扩展，在使Al浓度/N浓度为0.45以上且0.75（5×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于N引入45%～75%的Al的情况下，薄层电阻降低2个数量级至其3倍左右的大小。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.45，相当于5×1019cm-3的载流子。进一步将宽度向两侧扩展，在使Al浓度/N浓度大于0.40且小于0.95（1×1019cm-3以上的载流子为100%自由载流子）的情况下，即，相对于N引入40%～95%的Al的情况下，薄层电阻降低1个数量级。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.40，相当于1×1019cm-3的载流子。
相对于N引入50%以上的Al的一侧特性更好是因为应变充分弛豫。2个N与1个Al群集而形成三聚体的状态为50%的状态。少于50%时，在形成三聚体的状态的基础上，还存在多余的N。即，存在未能形成三聚体的N，因此，与之相应地蓄积应变。未能形成三聚体的N与单一引入的N同样，立即达到应变的极限。这样，在Al的量低于50%的情况下，急剧地产生应变，晶格缺陷增加。因此，与能够使应变弛豫的50%以上的情况相比，少于50%时，薄层电阻急剧劣化。
另外，Al浓度/N浓度=0.995，载流子数与不共掺杂时基本等同。2×1020cm-3的0.5%即1×1018cm-3以上的载流子为100%自由载流子，因此，能够实现以往的氮掺杂的薄层电阻。因此，薄层电阻与不共掺杂时基本一致。另外，在Al浓度/N浓度=0.33、即N浓度:Al浓度=3:1的情况下，载流子电子全部被剩余的N所形成的深的施主能级接受，而不是被三聚体所形成的浅的施主能级接受。因此，薄层电阻与不共掺杂时基本一致。因此，得到共掺杂的电阻减小效果的是使Al浓度/N浓度大于0.33且小于0.995的情况，即，相对于N引入33%～99.5%的Al的情况。如果连误差也考虑在内，则可以认为大于33%且小于100%。
在Al浓度高于N浓度的情况下（Al浓度>N浓度），通过相互作用形成Al-N配对后剩余的Al也通过对Al-N配对附近的Si进行置换而变得稳定。因此，形成浅的受主能级。另外，应变也弛豫，因此，与不形成三聚体时相比能够增加Al的浓度。可以认为该情况与N浓度>Al浓度的情况相同。
图8是表示p型SiC的情况下的N和Al的浓度与薄层电阻的关系的图。Al浓度为2×1020cm-3。
在Al浓度:N浓度从1:1变为2:1之前，能够在不产生应变的情况下形成三聚体，进入浅的受主能级的载流子空穴数增加。因此，薄层电阻降低。
并且，达到2:1时，能够使用最大量的载流子，因此，成为薄层电阻最低的状态。如图8所示，薄层电阻能够减小至约40Ω/□。通过使Al浓度:N浓度=2:1并使Al浓度与N浓度的差值从1020cm-3增加至1022cm-3，能够使与p型SiC的接触电阻也从约10-5Ωcm3减小至约10-7Ωcm3。
进而，Al浓度的比例高于2:1时，由超出Al浓度:N浓度=2:1的Al形成本来就深的受主能级。并且，该受主能级接受载流子空穴，由此三聚体所形成的浅的受主能级由电子填埋。偏离Al浓度:N浓度=2:1的那一部分Al与单一地引入Al时接近，因此难以使应变弛豫。因此，如图8所示，薄层电阻急剧增加。
图8中，以在不共掺杂N的情况下引入作为p型杂质的Al（铝）直到固溶极限附近为止时的薄层电阻（该情况下为约10KΩ/□）作为比较对象，示出了偏离Al浓度:N浓度=2:1时薄层电阻的值如何变化。
以形成三聚体结构的N浓度/Al浓度=0.5为中心来考虑。在使N浓度/Al浓度为0.47以上且0.60（8×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于p型杂质引入47%～60%的n型杂质的情况下，与不共掺杂N时的薄层电阻相比，薄层电阻降低2个数量级，非常有效。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.47，相当于8×1019cm-3的载流子。
从此处开始将宽度向两侧扩展，在使N浓度/Al浓度为0.45以上且0.75（5×1019cm-3以上的载流子为100%自由载流子）以下的情况下，即，相对于Al引入45%～75%的N的情况下，薄层电阻降低2个数量级至其3倍左右的大小。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.45，相当于5×1019cm-3的载流子。进一步扩展宽度，在使N浓度/Al浓度大于0.40且小于0.95（1×1019cm-3以上的载流子为100%自由载流子）的情况下，即，相对于Al引入40%～95%的N的情况下，薄层电阻降低1个数量级。小于0.5时，浅能级减少且产生应变，因此，自由载流子数减少，为约0.40，相当于1×1019cm-3的载流子。
相对于Al引入50%以上的N的一侧特性更好是因为应变充分弛豫。与此相对，N少于50%时，2个Al与1个N群集而形成三聚体的状态为50%的状态，此处还存在多余的Al。即，存在未能形成三聚体的Al，因此，与之相应地蓄积应变。这样，在N低于50%的情况下，急剧地产生应变，晶格缺陷增加。因此，与能够使应变弛豫的50%以上的情况相比，少于50%时，薄层电阻急剧劣化。
另外，N浓度/Al浓度=0.995时，载流子数与不共掺杂时基本等同。2×1020cm-3的0.5%即1×1018cm-3以上的载流子为100%自由载流子，因此，能够实现以往的Al掺杂的薄层电阻。因此，薄层电阻与不共掺杂时基本一致。另外，在N浓度/Al浓度=0.33、即Al浓度:N浓度=3:1的情况下，载流子空穴全部被剩余的Al所形成的深的受主能级接受，而不是被三聚体所形成的浅的受主能级接受。因此，薄层电阻与不共掺杂时基本一致。因此，通过共掺杂使电阻减小的是使N浓度/Al浓度大于0.33且小于0.995的情况，即，相对于Al引入33%～99.5%的N的情况。如果连误差也考虑在内，则可以认为大于33%且小于100%。
在不共掺杂的情况下，难以存在使用了1×1018cm-3以下的低浓度杂质的低电阻SiC半导体材料。但是，通过共掺杂，形成三聚体，由此形成浅能级，载流子数增加。因此，即使少量的杂质也能够实现低电阻化。
通过如上所述以适当的比例共掺杂p型杂质和n型杂质，能够得到至少两种显著效果。
第一，应变弛豫，能够形成应变少的SiC。与不共掺杂时相比，应变减少，缺陷少，能够引入较多的杂质。即，能够提高杂质的固溶极限。因此，薄层电阻减小，电阻率减小，接触电阻减小。无论是离子注入法还是外延生长法，缺陷均减少，因此能够实现杂质的高剂量化。
第二，能够形成浅能级。与不共掺杂时相比，仅使用更少的杂质就能够制作低电阻的材料。或者，在相同杂质量的情况下，能够得到减小若干数量级的薄层电阻。考虑能够通过外延生长形成的低剂量区时，在不使用共掺杂的情况下，电阻升高。但是，如果使用共掺杂，则能够形成低电阻的SiC。由此，也能够制造导通电阻更低的SiC半导体装置。
本实施方式的PiN二极管100中，在n型SiC衬底12中以期望的比例共掺杂有作为p型杂质的Al和作为n型杂质的N。由此，n型SiC衬底12的电阻率比不共掺杂时减小。另外，第二电极46与n型SiC衬底12之间的接触电阻也比不共掺杂时减小。因此，导通电阻减小，实现了正向电流大的PiN二极管100。
此外，通过共掺杂形成三聚体，n型SiC衬底12中的应变在高杂质浓度的情况下也得到弛豫。例如，即使在1×1019cm-3以上或1×1020cm-3以上的高杂质浓度下，n型SiC衬底12中的晶体缺陷产生也得到抑制。n型SiC衬底12中的晶体缺陷少，因此难以产生起因于晶体缺陷的特性劣化。
因此，实现了例如反向偏压时的漏电流减小的PiN二极管100。或者，实现了通电击穿耐性优异、Vf劣化少的高耐压的PiN二极管100。
n型SiC衬底12中含有的作为n型杂质的N的浓度为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，n型SiC衬底12的电阻率和第二电极46与n型SiC衬底12之间的接触电阻升高，导通电阻可能变得过大。另外还因为，难以超过该范围地使n型杂质固溶。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。
从充分减小n型SiC衬底12的电阻率和第二电极46与n型SiC衬底12之间的接触电阻的观点出发，优选n型SiC衬底12中含有的n型杂质的浓度为1×1019cm-3以上，更优选为1×1020cm-3以上。
并且，从充分减小n型SiC衬底12的电阻率和第二电极46与n型SiC衬底12之间的接触电阻的观点出发，n型SiC衬底12的Al浓度与N浓度之比（Al浓度/N浓度）大于0.40且小于0.95。另外，优选Al浓度与N浓度之比为0.45以上且0.75以下。进一步优选为0.47以上且0.60以下。
Al浓度与N浓度之比例如可以通过使用SIMS（Secondary Ion MicroprobeSpectrometry，二次离子微探针质谱）求出Al、N各自的浓度来计算。
从充分减小n型SiC衬底12的电阻率和第二电极46与n型SiC衬底12之间的接触电阻的观点出发，优选有助于N的载流子产生的施主能级为40meV以下。另外，更优选为35meV以下，进一步优选为20meV以下。
N的施主能级例如可以通过测定n型SiC衬底12的薄层电阻或电阻率、或者第二电极46与n型SiC衬底12之间的接触电阻的活化能量来求出。
从充分减小n型SiC衬底12的电阻率和第二电极46与n型SiC衬底12之间的接触电阻、实现低导通电阻的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选Al的90%以上位于最接近N的晶格位置。Al的90%以上位于最接近N的晶格位置时，可以认为Al与N的大部分（90%以上）形成了三聚体。
Al中，位于最接近N的晶格位置的元素的比例可以通过例如使用XPS（X-rayPhotoelectron Spectroscopy，X射线光电子能谱）分析Al与N的结合状态来求出。
接下来，参考图1对本实施方式的半导体装置的制造方法的一例进行说明。
本实施方式的半导体装置的制造方法中，准备具有第一面和第二面的n型SiC衬底，该n型SiC衬底含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素A的浓度与元素D的浓度之比大于0.40且小于0.95，构成组合的元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。然后，在第一面上形成SiC层，在第一面侧形成第一电极，在第二面上形成第二电极。
以下，以元素A为Al、元素D为N的情况为例进行说明。
首先，准备具有第一面和第二面的n型SiC衬底12，其含有Al（铝）和N（氮），Al的浓度与N的浓度之比大于0.40且小于0.95，N的浓度为1×1018cm-3以上且1×1022cm-3以下。n型SiC衬底12例如为通过利用高温CVD（HTCVD）法的外延生长制造的衬底。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。
接着，在n型SiC衬底12的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14上形成p型SiC层（p+型SiC层）16。p型SiC层（p+型SiC层）16形成例如通过使用CVD法的外延生长来进行。
接着，在p+型SiC层16上形成第一电极（阳极电极）44。第一电极44的形成例如通过溅射金属膜来进行。
接着，在n型SiC衬底12的第二面上形成第二电极（阴极电极）46。第二电极46的形成例如通过溅射金属膜来进行。
然后，例如，为了减小第一电极44与第二电极46的接触电阻而进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图1所示的PiN二极管100。
根据本实施方式的制造方法，通过Al和N的共掺杂，在晶体缺陷少的n型SiC衬底12上形成器件。因此，晶体缺陷向器件区的传播也得到抑制，能够制造高性能的PiN二极管100。
另外，还在通过Al和N的共掺杂而低电阻化了的n型SiC衬底12上形成器件。因此，能够制造导通电阻小的高性能的PiN二极管100。
另外，还在通过Al和N的共掺杂而低电阻化了的n型SiC衬底12上形成器件。因此，即使是膜厚较厚的衬底，电阻也比不进行共掺杂时更低。一般而言，为了减小导通电阻，可以考虑采取减小晶片膜厚的对策。但是，该情况下，由于晶片膜厚变薄而牺牲了晶片操作性。根据本实施方式，能够在不牺牲晶片操作性的情况下制造PiN二极管100。
（第二实施方式）
本实施方式的半导体装置为肖特基二极管（SBD）。另外，p型杂质与n型杂质的共掺杂所带来的作用等与第一实施方式同样，因此，以下省略记述。
图9是表示本实施方式的半导体装置的示意剖面图。
肖特基二极管200具备具有第一面和第二面的n型SiC衬底（碳化硅衬底）12。
该n型SiC衬底12例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
n型SiC衬底12中的Al的浓度与N的浓度之比（Al浓度/N浓度）大于0.40且小于0.95。并且，N的浓度为1×1018cm-3以上且1×1022cm-3以下。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。n型SiC衬底12的膜厚例如为300μm～700μm。
该SiC衬底12的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层14的膜厚例如为约5μm～约50μm。
n-SiC层14上具备与n-SiC层14电连接的导电性的第一电极（阳极电极）44。第一电极44例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极44与n-SiC层14形成肖特基接触。
另外，n型SiC衬底12的第二面上形成有导电性的第二电极（阴极电极）46。第二电极46例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极46与n型SiC衬底12形成欧姆接触。
接下来，参考图9对本实施方式的半导体装置的制造方法的一例进行说明。
首先，准备具有第一面和第二面的n型SiC衬底12，其含有Al（铝）和N（氮），Al的浓度与N的浓度之比大于0.40且小于0.95，N的浓度为1×1018cm-3以上且1×1022cm-3以下。n型SiC衬底12例如为通过高温CVD（HTCVD）法制造的衬底。
接着，在n型SiC衬底12的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14上形成第一电极（阳极电极）44。第一电极44的形成例如通过溅射金属膜来进行。
接着，在n型SiC衬底12的第二面上形成第二电极（阴极电极）46。第二电极46的形成例如通过溅射金属膜来进行。
然后，进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图9所示的肖特基二极管200。
本实施方式中，也与第一实施方式同样地以期望的比例在n型SiC衬底12中共掺杂作为p型杂质的Al和作为n型杂质的N。因此，通过与第一实施方式同样的作用、效果，能够实现高性能的肖特基二极管200。
另外，关于优选的n型SiC衬底12的杂质浓度的范围、浓度比的范围、施主能级的范围、Al的晶格位置等，也与第一实施方式同样。
（第三实施方式）
本实施方式的半导体装置为PiN/肖特基混合二极管（MPS：Merged Pin Schottkydiode）。其中，p型杂质与n型杂质的共掺杂所带来的作用等与第一实施方式同样，因此，以下省略记述。
图10是表示本实施方式的半导体装置的示意剖面图。
MPS300具备具有第一面和第二面的n型SiC衬底（碳化硅衬底）12。
该n型SiC衬底12例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
n型SiC衬底12中的Al的浓度与N的浓度之比（Al浓度/N浓度）大于0.40且小于0.95。并且，N的浓度为1×1018cm-3以上且1×1022cm-3以下。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。n型SiC衬底12的膜厚例如为300μm～700μm。
该SiC衬底12的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层14的膜厚例如为约5μm～约50μm。
并且，n-SiC层14的表面上形成有多个p型SiC区（p+型SiC区）40。p+型SiC区40通过在MPS300切断时在n-SiC层14中形成耗尽层而具有抑制漏电流的功能。p+型SiC区40的杂质浓度例如为约5×1018～约5×1021cm-3。p型杂质例如为Al。p+型SiC区40的深度例如为约0.5μm～约1μm。
n-SiC层14上和p+型SiC区40上具备与n-SiC层14和p+型SiC区40电连接的导电性的第一电极（阳极电极）44。第一电极44例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极44与n-SiC层14形成肖特基接触。另外，第一电极44与p+型SiC区40形成欧姆接触。
另外，n型SiC衬底12的第二面上形成有导电性的第二电极（阴极电极）46。第二电极46例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极46与n型SiC衬底12形成欧姆接触。
接下来，参考图10对本实施方式的半导体装置的制造方法的一例进行说明。
首先，准备具有第一面和第二面的n型SiC衬底12，其含有Al（铝）和N（氮），Al的浓度与N的浓度之比大于0.40且小于0.95，N的浓度为1×1018cm-3以上且1×1022cm-3以下。n型SiC衬底12例如为通过使用高温CVD（HTCVD）法制造的衬底。
接着，在n型SiC衬底12的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14表面上形成p+型SiC区40。p+型SiC区40例如通过Al的离子注入来形成。
接着，在n-SiC层14、p+型SiC区40上形成第一电极（阳极电极）44。第一电极44的形成例如通过溅射金属膜来进行。
接着，在n型SiC衬底12的第二面上形成第二电极（阴极电极）46。第二电极46的形成例如通过溅射金属膜来进行。
然后，进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图10所示的MPS300。
本实施方式，也与第一实施方式同样地以期望的比例在n型SiC衬底12中共掺杂作为p型杂质的Al和作为n型杂质的N。因此，通过与第一实施方式同样的作用、效果，能够实现高性能的MPS300。
另外，关于优选的n型SiC衬底12的杂质浓度的范围、浓度比的范围、施主能级的范围、Al的晶格位置等也与第一实施方式同样。
（第四实施方式）
本实施方式的半导体装置为纵型MOSFET（Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管）。另外，p型杂质与n型杂质的共掺杂所带来的作用等与第一实施方式同样，因此，以下省略记述。
图11是表示本实施方式的半导体装置的示意剖面图。该MOSFET400例如为通过离子注入形成p阱和源区的双注入MOSFET（Double Implantation MOSFET，DIMOSFET）。
该MOSFET400具备具有第一面和第二面的n型SiC衬底（碳化硅衬底）12。图11中，第一面为图上侧的面，第二面为图下侧的面。
该n型SiC衬底12例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
n型SiC衬底12中的Al的浓度与N的浓度之比（Al浓度/N浓度）大于0.40且小于0.95。并且，N的浓度为1×1018cm-3以上且1×1022cm-3以下。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。n型SiC衬底12的膜厚例如为300μm～700μm。
该SiC衬底12的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层12的膜厚例如为约5μm～约50μm。
n-SiC层14的部分表面上形成有p型SiC区（p阱区）16。p阱区16的p型杂质的杂质浓度例如为约5×1015～约1×1017cm-3。p型杂质例如为Al。p阱区16的深度例如为约0.6μm。p阱区16作为MOSFET400的沟道区发挥作用。
p阱区16的部分表面上形成有n+型SiC区（源区）18。源区18的n型杂质浓度例如为约5×1019～约1×1021cm-3。n型杂质例如为N。源区18的深度比p阱区16的深度浅，例如为约0.3μm。
另外，在作为p阱区16的部分表面的源区18的侧方形成有p+型SiC区（p阱接触区）20。p阱接触区20的p型杂质的杂质浓度例如为约5×1019～约1×1021cm-3。p型杂质例如为Al。p阱接触区20的深度比p阱区16的深度浅，例如为约0.3μm。
n-SiC层14和p阱区16的表面上连续地具有以跨接这些区和层的方式形成的栅绝缘膜28。栅绝缘膜28可以应用例如SiO2膜、high-k绝缘膜。
并且，栅绝缘膜28上形成有栅极30。栅极30可以应用例如多晶硅等。栅极30上形成有例如由SiO2膜形成的层间绝缘膜32。
夹在栅极下的源区18与n-SiC层14之间的p阱区16作为MOSFET400的沟道区发挥作用。
并且，具备与源区18和p阱接触区20电连接的导电性的第一电极（源区/p阱共用电极）24。第一电极（源区/p阱共用电极）24例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极24与源区18、p阱接触区20形成欧姆接触。
另外，n型SiC衬底12的第二面上形成有导电性的第二电极（漏极）36。第二电极（漏极）36例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极36与n型SiC衬底12形成欧姆接触。
接下来，参考图11对本实施方式的半导体装置的制造方法的一例进行说明。
首先，准备具有第一面和第二面的n型SiC衬底14，其含有Al（铝）和N（氮），Al的浓度与N的浓度之比大于0.40且小于0.95，N的浓度为1×1018cm-3以上且1×1022cm-3以下。n型SiC衬底12例如为通过高温CVD（HTCVD）法制造的衬底。
接着，在n型SiC衬底12的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14的表面上形成p型SiC区（p阱区）16。p阱区16例如通过Al的离子注入来形成。
接着，在p阱区16的部分表面上形成源区18。n+型源区18例如通过N的离子注入来形成。
接着，在p阱区16的部分表面的源区18的侧方形成p+型p阱接触区20。p阱接触区20例如通过Al的离子注入来形成。
接着，在n-SiC层14和p阱区16的表面上连续地形成栅绝缘膜28。栅绝缘膜28例如通过CVD法来形成。
接着，在栅绝缘膜28上使用公知的工艺形成栅极30和层间绝缘膜32。
接着，在源区18、p阱接触区20上形成第一电极（源区/p阱共用电极）24。第一电极24的形成例如通过溅射金属膜来进行。
接着，在n型SiC衬底12的第二面上形成第二电极（漏极）36。第二电极36的形成例如通过溅射金属膜来进行。
然后，进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图11所示的MOSFET400。
本实施方式中，也与第一实施方式同样地以期望的比例在n型SiC衬底12中共掺杂作为p型杂质的Al和作为n型杂质的N。因此，通过与第一实施方式同样的作用、效果，能够实现高性能的MOSFET400。
另外，关于优选的n型SiC衬底12的杂质浓度的范围、浓度比的范围、施主能级的范围、Al的晶格位置等也与第一实施方式同样。
（第五实施方式）
本实施方式的半导体装置具备具有第一面和第二面的p型SiC衬底、设置在第一面上的SiC层、设置在第一面侧的第一电极和设置在第二面上的第二电极，所述p型SiC衬底含有p型杂质和n型杂质，当将p型杂质p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素D的浓度与元素A的浓度之比大于0.33且小于0.995，构成组合的元素A的浓度为1×1018cm-3以上且1×1022cm-3以下。
例如，在Al（铝）、Ga（镓）或In（铟）与N（氮）的第一组合的情况下，元素A可以为选自Al（铝）、Ga（镓）或In（铟）中的一种元素。另外，也可以由Al（元素A1）与Ga（元素A2）等两种元素或者Al（元素A1）、Ga（元素A2）、In（元素A3）这三种元素构成。多种元素的情况下，将两种或三种元素合并看作构成组合的元素A，只要满足上述元素D的浓度与元素A的浓度之比、元素A的浓度的条件即可。
另外，第一组合与第二组合这两者也可以共存。但是，构成第一组合、第二组合中的至少任何一个组合的元素必须满足上述元素D的浓度与元素A的浓度之比、元素A的浓度的条件。换言之，第一组合与第二组合必须分别地满足元素比、元素浓度。这是因为，第一组合的杂质与第二组合的杂质之间不形成下文中详述的三聚体。
例如，在Al为1×1018cm-3、Ga为1×1018cm-3、N为1×1018cm-3的情况下，N/（Al+Ga）=0.5，Al+Ga为2×1018cm-3，因此，元素比、浓度均在实施方式的范围内。
另外，例如，在B为4×1018cm-3、P为1×1018cm-3、N为1×1018cm-3的情况下，仅着眼于作为第二组合的B和P。于是，P/B=0.25、不满足元素比，在实施方式的范围外。
另外，例如，在Al为5×1017cm-3、B为5×1017cm-3、N为2.5×1017cm-3、P为2.5×1017cm-3的情况下，就第一组合来看，N/Al=0.5、满足比的条件，但Al的浓度低于1×1018cm-3。就第二组合来看，P/B=0.5、满足比的条件，但B的浓度低于1×1018cm-3。因此，第一组合和第二组合均未分别地满足元素比、元素浓度，因此在实施方式的范围外。
另外，本实施方式并不排除含有除上述例示以外的元素作为p型杂质或n型杂质的情况。以下，以元素A为Al（铝）、元素D为N（氮）的情况为例进行说明。
本实施方式的半导体装置为纵型IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）。另外，p型杂质与n型杂质的共掺杂所带来的作用等与第一实施方式同样，因此，以下省略记述。
图12是表示本实施方式的半导体装置的示意剖面图。
该IGBT500具备具有第一面和第二面的p型SiC衬底（碳化硅衬底）10。图12中，第一面为图上侧的面，第二面为图下侧的面。
该p型SiC衬底52例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
p型SiC衬底52中的N的浓度与Al的浓度之比（N浓度/Al浓度）大于0.33且小于0.995。并且，Al的浓度为1×1018cm-3以上且1×1022cm-3以下。Al的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。p型SiC衬底52的膜厚例如为300μm～700μm。
该p型SiC衬底52的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度低于p型SiC衬底52的p型杂质浓度，例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层14的膜厚例如为约5μm～约50μm。
n-SiC层14的部分表面上形成有p型SiC区（第一发射区）16。第一发射区16的p型杂质的杂质浓度例如为约5×1015～约1×1017cm-3。p型杂质例如为Al。第一发射区16的深度例如为约0.6μm。第一发射区16作为IGBT500的沟道区发挥作用。
第一发射区16的部分表面上形成有n+型SiC区（第二发射区）18。第二发射区18的n型杂质浓度例如为约5×1019～约1×1021cm-3。n型杂质例如为N。第二发射区18的深度比第一发射区16的深度浅，例如为约0.3μm。
另外，在作为第一发射区16的部分表面的第二发射区18的侧方形成有p+型SiC区（发射接触区）20。发射接触区20的p型杂质的杂质浓度例如为约5×1019～约1×1021cm-3。p型杂质例如为Al。发射接触区20的深度比第一发射区16的深度浅，例如为约0.3μm。
n-SiC层14和第一发射区16的表面上连续地具有以跨接这些区和层的方式形成的栅绝缘膜28。栅绝缘膜28可以应用例如SiO2膜、high-k绝缘膜。
并且，栅绝缘膜28上形成有栅极30。栅极30可以应用例如多晶硅等。栅极30上形成有例如由SiO2膜形成的层间绝缘膜32。
夹在栅极下的第二发射区18与n-SiC层14之间的第一发射区16作为IGBT500的沟道区发挥作用。
并且，具备与第二发射区18和发射接触区20电连接的导电性的第一电极（发射电极）24。第一电极（发射电极）24例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极24与第二发射区18和发射接触区20形成欧姆接触。
另外，在p型SiC衬底52的第二面上形成有导电性的第二电极（接触电极）36。第二电极（接触电极）36例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极36与p型SiC衬底52形成欧姆接触。
本实施方式的IGBT500中，在p型SiC衬底52中以期望的比例共掺杂有作为p型杂质的Al和作为n型杂质的N。由此，p型SiC衬底52的电阻率比不共掺杂时减小。另外，第二电极36与p型SiC衬底52之间的接触电阻也比不共掺杂时减小。因此，导通电阻减小，实现了导通电流大的IGBT500。
此外，通过共掺杂形成三聚体，p型SiC衬底52中的应变在高杂质浓度的情况下也得到弛豫。例如，即使在1×1019cm-3以上或1×1020cm-3以上的高杂质浓度下，p型SiC衬底52中的晶体缺陷产生也得到抑制。p型SiC衬底52中的晶体缺陷少，因此难以产生起因于晶体缺陷的特性劣化。
因此，实现了例如切断时的漏电流减小的IGBT500。或者，实现了通电击穿耐性优异的高耐压的IGBT500。
p型SiC衬底52中含有的作为p型杂质的Al的浓度为1×1018cm-3以上且1×1022cm-3以下。这是因为，低于该范围时，p型SiC衬底52的电阻率和第二电极36与p型SiC衬底52之间的接触电阻升高，导通电阻可能变得过大。另外还因为，难以超过该范围地使p型杂质固溶。
从充分减小p型SiC衬底52的电阻率和第二电极36与p型SiC衬底52之间的接触电阻的观点出发，优选p型SiC衬底52中含有的p型杂质的浓度为1×1019cm-3以上，更优选为1×1020cm-3以上。
从充分减小p型SiC衬底52的电阻率和第二电极36与p型SiC衬底52之间的接触电阻的观点出发，p型SiC衬底52的N浓度与Al浓度之比（N浓度/Al浓度）大于0.33且小于0.995。另外，优选N浓度与Al浓度之比大于0.40且小于0.95。并且，更优选为0.45以上且0.75以下。进一步优选为0.47以上且0.60以下。
N浓度与Al浓度之比例如可以通过使用SIMS（Secondary Ion MicroprobeSpectrometry，二次离子微探针质谱）求出N、Al各自的浓度来计算。
从充分减小p型SiC衬底52的电阻率和第二电极36与p型SiC衬底52之间的接触电阻的观点出发，优选有助于Al的载流子产生的施主能级为150meV以下。另外，更优选为100meV以下，进一步优选为40meV以下。
Al的受主能级例如可以通过测定p型SiC衬底52的薄层电阻或电阻率、或者第二电极36与p型SiC衬底52之间的接触电阻的活化能量来求出。
从充分减小p型SiC衬底52的电阻率和第二电极36与p型SiC衬底52之间的接触电阻、实现低导通电阻的观点出发，优选p型杂质与n型杂质的大部分形成三聚体。因此，优选N的90%以上位于最接近Al的晶格位置。N的90%以上位于最接近Al的晶格位置时，可以认为N与Al的大部分（90%以上）形成了三聚体。
N中，位于最接近Al的晶格位置的元素的比例可以通过例如使用XPS（X-rayPhotoelectron Spectroscopy，X射线光电子能谱）分析N与Al的结合状态来求出。
接着，参考图12对本实施方式的半导体装置的制造方法的一例进行说明。
本实施方式的半导体装置的制造方法中，准备具有第一面和第二面的p型SiC衬底，其含有p型杂质和n型杂质，当将p型杂质记为元素A、将n型杂质记为元素D时，元素A与元素D的组合为Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合中的至少一种组合，构成组合的元素D的浓度与元素A的浓度之比大于0.33且小于0.995，构成组合的元素A的浓度为1×1018cm-3以上且1×1022cm-3以下。并且，在第一面上形成SiC层，在第一面侧形成第一电极，在第二面上形成第二电极。
以下，以元素A为Al、元素D为N的情况为例进行说明。
首先，准备具有第一面和第二面的p型SiC衬底52，其含有N（氮）和Al（铝），N的浓度与Al的浓度之比大于0.33且小于0.995，Al的浓度为1×1018cm-3以上且1×1022cm-3以下。p型SiC衬底52例如为通过使用高温CVD（HTCVD）法的外延生长而制造的衬底。
接着，在p型SiC衬底52的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14的表面上形成p型SiC区（第一发射区）16。第一发射区16例如通过Al的离子注入来形成。
接着，在第一发射区16的部分表面上形成第二发射区18。n+型第二发射区18例如通过N的离子注入来形成。
接着，在作为第一发射区16的部分表面的第二发射区18的侧方形成p+型发射接触区20。发射接触区20例如通过Al的离子注入来形成。
接着，在n-SiC层14和第一发射区16的表面上连续地形成栅绝缘膜28。栅绝缘膜28例如通过CVD法来形成。
接着，在栅绝缘膜28上使用公知的工艺形成栅极30和层间绝缘膜32。
接着，在第二发射区18、发射接触区20上形成第一电极（发射电极）24。第一电极24的形成例如通过溅射金属膜来进行。
接着，在p型SiC衬底52的第二面上形成第二电极（接触电极）36。第二电极36的形成例如通过溅射金属膜来进行。
然后，进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图12所示的IGBT500。
根据本实施方式的制造方法，通过Al和N的共掺杂，在晶体缺陷少的p型SiC衬底52上形成器件。因此，晶体缺陷向元件区的传播也得到抑制，能够制造高性能的IGBT500。
另外，还在通过Al和N的共掺杂而低电阻化了的p型SiC衬底52上形成器件。因此，能够制造导通电阻小的高性能的IGBT500。
另外，还在通过Al和N的共掺杂而低电阻化了的p型SiC衬底52上形成器件。因此，即使是膜厚较厚的衬底，电阻也比不进行共掺杂时更低。一般而言，为了减小导通电阻，可以考虑采取减小晶片膜厚的对策。但是，该情况下，由于晶片膜厚变薄而牺牲了晶片操作性。根据本实施方式，能够在不牺牲晶片操作性的情况下制造IGBT500。
（第六实施方式）
本实施方式的半导体装置为纵型JFET（Junction Field Effect Transistor，结型场效晶体管）。另外，p型杂质与n型杂质的共掺杂所带来的作用等与第一实施方式同样，因此，以下省略记述。
图13是表示本实施方式的半导体装置的示意剖面图。
该JFET600具备具有第一面和第二面的n型SiC衬底（碳化硅衬底）12。图13中，第一面为图上侧的面，第二面为图下侧的面。
该n型SiC衬底12例如为4H-SiC的衬底。并且，含有作为p型杂质的Al（铝）和作为n型杂质的N（氮）。
n型SiC衬底12中的Al的浓度与N的浓度之比（Al浓度/N浓度）大于0.40且小于0.95。并且，N的浓度为1×1018cm-3以上且1×1022cm-3以下。N的浓度可以在上述范围内为恒定值，也可以在上述范围内具有浓度梯度。n型SiC衬底12的膜厚例如为300μm～700μm。
该SiC衬底12的第一面上形成有n型SiC层（n-SiC层）14。n-SiC层14的n型杂质的杂质浓度例如为约5×1015～约2×1016cm-3。n型杂质例如为N。n-SiC层14的膜厚例如为约5μm～约50μm。
n-SiC层14的部分表面上形成有p型SiC区（栅区）16。栅区16的p型杂质的杂质浓度例如为约5×1015～约1×1017cm-3。p型杂质例如为Al。栅区16的深度例如为约0.6μm。栅区16控制因外加电压变化而延伸到n-SiC层14的耗尽层，作为控制JFET600的电流的区发挥作用。
n-SiC层14的表面上形成有夹在栅区16之间的n+型SiC区（源区）18。源区18的n型杂质浓度例如为约5×1019～约1×1021cm-3。n型杂质例如为N。源区18的深度比栅区16的深度浅，例如为约0.3μm。
并且，具备与源区18电连接的导电性的第一电极（栅极）24。第一电极（栅极）24例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第一电极24与源区18形成欧姆接触。
另外，在n型SiC衬底12的第二面形成有导电性的第二电极（漏极）36。第二电极（漏极）36例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第二电极36与n型SiC衬底12形成欧姆接触。
并且，具备与栅区16电连接的导电性的第三电极（栅极）66。第三电极（栅极）66例如由Ti（钛）、镍（Ni）、Al（铝）等金属或金属化合物形成。第三电极66与栅区16形成欧姆接触。
接着，参考图13对本实施方式的半导体装置的制造方法的一例进行说明。
首先，准备具有第一面和第二面的n型SiC衬底12，其含有Al（铝）和N（氮），Al的浓度与N的浓度之比大于0.40且小于0.95，N的浓度为1×1018cm-3以上且1×1022cm-3以下。n型SiC衬底12例如为通过高温CVD（HTCVD）法制造的衬底。
接着，在n型SiC衬底12的第一面上形成n型SiC层（n-SiC层）14。n型SiC层（n-SiC层）14的形成例如通过使用CVD法的外延生长来进行。
接着，在n-SiC层14的表面上形成p型SiC区（栅区）16。栅区16例如通过Al的离子注入来形成。
接着，在n-SiC层14的部分表面上形成源区18。n+型源区18例如通过N的离子注入来形成。
接着，在源区18上形成第一电极（源极）24。第一电极24的形成例如通过溅射金属膜来进行。
接着，在n型SiC衬底12的第二面上形成第二电极（漏极）36。第二电极36的形成例如通过溅射金属膜来进行。
进而，在栅区16上形成第三电极（栅极）66。第三电极66的形成例如通过溅射金属膜来进行。
然后，进行退火。退火例如在氩气气氛中在800℃～1000℃下进行。
通过以上的制造方法形成图13所示的JFET600。
本实施方式中，也与第一实施方式同样地以期望的比例在n型SiC衬底12中共掺杂作为p型杂质的Al和作为n型杂质的N。因此，通过与第一实施方式同样的作用、效果，能够实现高性能的JFET600。
另外，关于优选的n型SiC衬底12的杂质浓度的范围、浓度比的范围、施主能级的范围、Al的晶格位置等也与第一实施方式同样。
以上，在实施方式中，以SiC（碳化硅）的晶体结构为4H-SiC的情况为例进行了说明，但本发明也可以应用于6H-SiC、3C-SiC等其他晶体结构的SiC。
另外，在实施方式中，以p型杂质与n型杂质的组合为Al（铝）与N（氮）的组合的情况为例进行了说明，但不限于该组合，只要是Al（铝）、Ga（镓）或In（铟）与N（氮）的组合以及B（硼）与P（磷）的组合，则能够得到同样的效果。
另外，实施方式中，n型杂质优选例如N（氮）、P（磷），但也可以应用As（砷）等。另外，p型杂质优选例如Al（铝），但也可以应用B（硼）、Ga（镓）、In（铟）等。
另外，与第一至第六实施方式中SiC衬底、SiC层、SiC区等的导电型相反的结构的半导体装置也包含在本发明的范围内。
以上记述了某些实施方式，这些实施方式仅用于例示而不用于限定本发明的范围。实际上，在此记述的半导体装置及其制造方法可以以各种其他形式来实施。而且，在不脱离本发明的精神的情况下，可以对在此记述的装置及方法的形式进行各种省略、替代和变更。所附权利要求书及其等价物涵盖了落入本发明的范畴和精神内的这些形式或修改。

Claims (9)

1.一种半导体装置，其具备：
具有第一面和第二面的n型SiC衬底、
设置在所述第一面上的SiC层、
设置在所述第一面侧的第一电极、和
设置在所述第二面上的第二电极；
其中，所述n型SiC衬底含有p型杂质和n型杂质，当将所述p型杂质记为元素A、将所述n型杂质记为元素D时，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合以及B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素A的浓度与所述元素D的浓度之比为0.50以上且小于0.95，构成所述组合的所述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。
2.如权利要求1所述的装置，其特征在于，所述元素A的浓度与所述元素D的浓度之比为0.50以上且0.75以下。
3.如权利要求1所述的装置，其特征在于，所述元素D的浓度为6×1020cm-3以上。
4.如权利要求1所述的装置，其特征在于，所述元素D的施主能级为40meV以下。
5.如权利要求1所述的装置，其特征在于，所述元素A的90％以上位于最接近所述元素D的晶格位置。
6.一种半导体装置的制造方法，其特征在于，
准备具有第一面和第二面的n型SiC衬底、
在所述第一面上形成SiC层、
在所述第一面侧形成第一电极、且
在所述第二面上形成第二电极；
其中，所述n型SiC衬底含有p型杂质和n型杂质，当将所述p型杂质记为元素A、将所述n型杂质记为元素D时，所述元素A与所述元素D的组合为Al(铝)、Ga(镓)或In(铟)与N(氮)的组合以及B(硼)与P(磷)的组合中的至少一种组合，构成所述组合的所述元素A的浓度与所述元素D的浓度之比为0.50以上且小于0.95，构成所述组合的所述元素D的浓度为1×1018cm-3以上且1×1022cm-3以下。
7.如权利要求6所述的方法，其特征在于，所述元素A的浓度与所述元素D的浓度之比为0.50以上且0.75以下。
8.如权利要求6所述的方法，其特征在于，所述元素D的浓度为6×1020cm-3以上。
9.如权利要求6所述的方法，其特征在于，n型SiC衬底通过使用CVD法的外延生长来形成。
CN201410076369.0A 2013-03-22 2014-03-04 半导体装置及其制造方法 Active CN104064586B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013059831A JP6239250B2 (ja) 2013-03-22 2013-03-22 半導体装置およびその製造方法
JP2013-059831 2013-03-22

Publications (2)

Publication Number Publication Date
CN104064586A CN104064586A (zh) 2014-09-24
CN104064586B true CN104064586B (zh) 2018-03-09

Family

ID=51552220

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410076369.0A Active CN104064586B (zh) 2013-03-22 2014-03-04 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US9171908B2 (zh)
JP (1) JP6239250B2 (zh)
CN (1) CN104064586B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711660B2 (en) * 2014-03-13 2017-07-18 Infineon Technologies Ag JFET and method of manufacturing thereof
JP6478884B2 (ja) * 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6624868B2 (ja) * 2015-09-29 2019-12-25 昭和電工株式会社 ｐ型低抵抗率炭化珪素単結晶基板
WO2017104751A1 (ja) 2015-12-18 2017-06-22 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
JP2018101721A (ja) * 2016-12-21 2018-06-28 株式会社ニューフレアテクノロジー 気相成長方法
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
CN107957299B (zh) * 2017-11-27 2019-12-27 电子科技大学 一种碳化硅线性温度传感器及其测温方法和制造方法
JP7155759B2 (ja) * 2018-08-27 2022-10-19 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7173312B2 (ja) * 2019-05-16 2022-11-16 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2022025010A1 (ja) * 2020-07-29 2022-02-03 富士電機株式会社 炭化珪素半導体装置
JP7183358B1 (ja) * 2021-08-04 2022-12-05 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法
JP7285890B2 (ja) 2021-08-04 2023-06-02 株式会社レゾナック ＳｉＣエピタキシャルウェハ及びＳｉＣエピタキシャルウェハの製造方法
TWI904817B (zh) * 2024-08-19 2025-11-11 新唐科技股份有限公司 半導體裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1367937A (zh) * 2000-05-31 2002-09-04 松下电器产业株式会社 金属－绝缘体－半导体场效应晶体管
CN1729577A (zh) * 2002-12-20 2006-02-01 克里公司 碳化硅功率mos场效应晶体管及制造方法
CN101896647A (zh) * 2008-01-15 2010-11-24 新日本制铁株式会社 碳化硅单晶锭、由该单晶锭得到的基板及外延片

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4004205B2 (ja) 2000-03-23 2007-11-07 独立行政法人科学技術振興機構 低抵抗ｐ型ＳｒＴｉＯ３の製造方法
US6986112B2 (en) * 2003-07-28 2006-01-10 Lsi Logic Corporation Method of mapping logic failures in an integrated circuit die
JP2007320790A (ja) * 2006-05-30 2007-12-13 Nippon Steel Corp 炭化珪素単結晶の製造方法、炭化珪素単結晶インゴット及び炭化珪素単結晶基板
JP2008004726A (ja) 2006-06-22 2008-01-10 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2009130266A (ja) 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
DE102008063129B4 (de) * 2008-12-24 2013-05-16 Sicrystal Ag Herstellungsverfahren für einen codotierten SiC-Volumeneinkristall und hochohmiges SiC-Substrat
JP2011093771A (ja) 2009-11-02 2011-05-12 Bridgestone Corp 炭化ケイ素単結晶、炭化ケイ素単結晶基板、および炭化ケイ素単結晶の製造方法
JP5212343B2 (ja) 2009-12-08 2013-06-19 新日鐵住金株式会社 炭化珪素単結晶インゴット、これから得られる基板及びエピタキシャルウェハ
JP5839315B2 (ja) 2010-07-30 2016-01-06 株式会社デンソー 炭化珪素単結晶およびその製造方法
JP5284389B2 (ja) * 2011-03-07 2013-09-11 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1367937A (zh) * 2000-05-31 2002-09-04 松下电器产业株式会社 金属－绝缘体－半导体场效应晶体管
CN1729577A (zh) * 2002-12-20 2006-02-01 克里公司 碳化硅功率mos场效应晶体管及制造方法
CN101896647A (zh) * 2008-01-15 2010-11-24 新日本制铁株式会社 碳化硅单晶锭、由该单晶锭得到的基板及外延片

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Theoretical Study of Acceptor-Donor Complexes in 4H-SiC;Masanori Miyata et al.;《Applied Physics Express》;20081024;第1卷;摘要，第111401-1页左栏第1段-111401-3页右栏第2段，表格1 *

Also Published As

Publication number Publication date
JP2014187114A (ja) 2014-10-02
US20160005820A1 (en) 2016-01-07
US9412823B2 (en) 2016-08-09
US9171908B2 (en) 2015-10-27
CN104064586A (zh) 2014-09-24
JP6239250B2 (ja) 2017-11-29
US20140284623A1 (en) 2014-09-25

Similar Documents

Publication Publication Date Title
CN104064586B (zh) 半导体装置及其制造方法
CN104064587B (zh) 半导体装置及其制造方法
JP6230323B2 (ja) 半導体装置
JP5433352B2 (ja) 半導体装置の製造方法
JP6219044B2 (ja) 半導体装置およびその製造方法
JP6271356B2 (ja) 半導体装置の製造方法
CN104465392A (zh) 半导体装置的制造方法
US10319819B2 (en) Semiconductor device and method for manufacturing the same
CN103579300A (zh) 半导体设备及其制造方法
JP6189131B2 (ja) 半導体装置およびその製造方法
US10424640B2 (en) Semiconductor device and method of manufacturing the same
JP6567601B2 (ja) 半導体装置
JP6400809B2 (ja) 半導体装置
JP6277902B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant