CN1076558C - 适于快速信号传输的信号传输装置，电路块和集成电路 - Google Patents

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Abstract

一种信号传输电路，包括一个或多个具有驱动电路和用于传输由该驱动电路产生的信号的块内传输线的电路块，一个或多个具有接收电路和用于传输该信号到所述接收电路的块内传输线，以及一个用于在驱动电路和接收电路块之间传播信号的主块间传输线。块间传输线在其一端或两端端接一个或两个阻值基本与块间传输线的阻抗相同的电阻所。每个块内传输线具有一个电阻性元件，其阻值等于或接近于通过将所述的块内传输线的阻抗减去所述的块间传输线的阻抗的一半得到的值。

Description

适于快速信号传输的信号传输装置，电路块和集成电路
本发明涉及在例如CPU和存储器器件或存储器IC元件之间(例如在包含CMOS元件或CMOS元件的功能块的数字电路之间)传输信号的技术，更具体地说，涉及通过一条总线快速传输信号的技术，在该总线中，一条主传输线连接有多个元件。
在每个包含有半导体集成电路的数字电路之间快速传输信号的技术领域，已经提出了用于传递具有1V左右信号幅度的低幅接口技术。
作为这种低幅接口的代表，一种GTL(Gunning TransceiverLogic)射击收发机逻辑接口或CTT(Center Tapped Termination)中央抽头端子接口已经提出。这些低幅接口在Nikkei Electron-ics，November 27，1993中的269—290页有详细介绍。
图1显示了这种低幅接口的现有技术的结构，其中，一个主传输线具有多个分支线。
数字100代表一条传输线，它端接端电源60和61及端电阻50和51。传输线100连接于一个驱动电路块1和接收电路块2，3和4。
传输线100具有50Ω的阻抗。每个分支线11-14具有50Ω的阻抗。每个端电阻50和51具有50Ω的阻抗。每个端电源60和61的电压为0.5V。发送或驱动电路21具有10Ω的导通电阻。
当驱动电路21在逻辑“高”输出时，电路21工作将传输线11接到一个1V电源(未示出)。当驱动电路21在逻辑“低”输出时，电路21将传输线11接到地，即0V电源(未示出)。数字32到34代表接收电路，每个接收电路分别包括在相应的各接收电路块内。这些接收电路将接收到的信号与参考电压Vref比较以确定接收到的信号是处在低电平还是高电平。在该电路中，Vref设为0.5V。
下面说明当驱动电路21从低电平输出转换为高电平时信号是如何在该总线上传输到图1中的各点的。首先，推导出当驱动电路21在低电平输出时传输总线100的电势，此时，在传输线上的点A的电压对应于由端电阻50和51及发送电路21的导通电阻对0.5V的端电源的分压而得到的电压。即，该电压为：
0.5V＊10Ω/(10Ω＋50Ω/2)＝0.14(V)
当发送电路21的输出从低电平输出转换为高电平输出而使得信号被发送到图1中点A时传输线的电势可以按以下得出。一旦在发送电路21的输出转换以后，电源电压由发送电路21的导通电阻和传输线11的50Ω阻抗所分压。于是，点A的电势增量为：
1V＊50Ω/(50Ω＋10Ω)＝0.83(V)
初始电压0.14V和电压增量相加为0.97V，这就是在点A的电势。
当幅度为0.83V的波形到达分支点B时产生的电势可按以下得出。从传输线11看传输线100，由于传输线100被分为两部分，左和右，传输线100的实际阻抗只有其阻抗的一半，即，25Ω。由于传输线11的阻抗是50Ω，由于阻抗的失配使信号在点B反射。
反射系数可按下式得出：
(50Ω－25Ω)/(50Ω＋25Ω)＝0.33
这意味着传导到点A的0.83V的信号幅度的1/3，即幅度为0.28V的信号被反射并返回到发送电路侧。剩下的0.55V的幅度的信号被传送到传输线100作为初次传输的波。因此，对应于0.55V和初始电势的相加的被传输的信号的电势为0.69V。
当返回到发送电路的幅度为0.28V的信号到达发送电路时，该信号又被镜象反射到B点。信号的2/3部分通过传输线100，而余下的1/3返回到传输线11。这样，信号在传输线11上传来传去。每当信号波形到达点B时，每个波形的2/3部分被传输到传输线100。通过这种操作，在点A的原来的0.83V的幅度被逐次传送到传输线100。
通过点B并传送到传输线100的0.69V的信号到达点C。在此点，该信号面临的每条传输线都具有50Ω的阻抗。因此，对于通过信号的50Ω传输线而言，25欧姆的正向总阻抗是失配的，这造成了信号的反射。反射系数如下：
(50Ω－25Ω)/(50Ω＋25Ω)＝0.33
通过点C的波形的电势对应于在B点的0.55V的信号幅度乘以一个透射率2/3(＝1－1/3)后再加上初始电势而得到的电势，即，
0.55V*2/3＋0.14V＝0.50(V)
在点E或G发生相似的反射。点E的电势为0.38V，点G的电势为0.30V。
这些结果示于图2A到2C。图2A显示了进出点C的信号，即来到点C的点B的信号，和离开点C的点D和点E的信号。为了清楚起见，在点A的信号也被示出。类似地，图2B显示了进出点E的信号。图2C显示了进出点G的信号。在图2A到2C中，数字201代表在图1中点A的信号波形。数字202代表在点B的波形。数字203代表在点C的波形。数字204代表在点D的波形。数字205代表在点E的波形。数字206代表在点F的波形。数字207代表在点G的波形。数字208代表在点H的波形。当信号下降时，情况相同。在信号下降时的波形示于图3A—3C中。在图3中，数字201到208分别代表在图1中所示的点A到点H的信号波形。
从上面所述可以看到，利用传统的信号传输电路不可能使来自驱动电路的在点A的指示高电平的初始信号在所有的接收电路块超出参考电压Vref(在上述条件下为0.5V)以确定信号为高电平。换句话说，由于在点B，C，E和G有较大的反射，初始信号在点A的原高电平电压被衰减到一个很低的电压电平，在接收电路超不过参考电压Vref。因此，即使发送电路21指示高电平，接收电路32，33和34也不能识别。最终经过来回反射后，在点B，C和D的电压电平将增加到非常接近在点A的电平，但只有在此时，接收电路才能识别出这是高电平。
在点C，E或G进入到每个分支线的信号如进入传输线11那样地在分支线内被反射。当反射的波形返回到分支点时，信号的2/3部分到达传输线100。这将引起在传输线100上的波形失真。
如上所述，在上述的现有技术中，反射在每个分支点发生。因反射造成的电势降低互相迭加。信号电势的上升在驱动电路的较远的地方将要延迟。这将造成延时的增加，因此妨碍了信号的快速传输，非常不利。
此外，进入到接收电路块的信号在接收电路部分被反射，然后，进入传输线100。这也造成信号波形的不利的失真，从而，降低了信号传输的可靠性。
为了加速信号传输和使在传输线100上的信号幅度更小，上述的现有技术将供电电压设置为1V。在前述讨论的电路中，为了在通常使用的3.3V的电源的情况下取得1V的幅度，驱动电路的导通电阻被设置成为100Ω的特定值以实现小幅度。
上述的特定值使得广泛使用的具有10Ω的导通电阻的晶体管无法使用。换句话说，需要使用特制的晶体管。
此外，此较高的发送电路21的导通电阻使驱动电路的功耗增加，从而，使整个功耗增加。
作为另一个与本发明相关的现有技术，美国专利NO.4，92，449可以作为参考。该专利披露了在具有多个包含一个驱动电路和一个接收电路的电路块的电路线结构中的电路块和块间信号传输线之间提供一个电阻，该块间信号传输线用于在电路块之间传递信号。设置电阻的目的在于减少在源转换操作产生的信号冲击时出现的通过电流，即，减少在内部块信号传输总线上的信号幅度。该电阻被设置为20Ω到40Ω之间。该电阻可造成在电路块内部的传输线和块间传输线之间的分支点的信号的反射。该信号反射对信号的快速传输造成不利。也就是说，该技术没有根据块间信号传输线和块内部的信号传输线之间的阻抗关系确定电阻。
另外，在块间信号传输线和电路块内部的信号传输线之间提供电阻的另一个现有技术是日本专利JP—B54—5929。在该专利中电阻只是被提供在接收电路侧的电路块和块间信号传输线之间，在具有发送电路的电路块和块间信号传输总线之间没有提供电阻。与美国专利NO.4，922，449一样，当来自发送电路的信号被传输到块间信号传输总线时，信号发生反射。如前所述，这种信号反射可造成快速信号传输难以实现。
本发明的目的就是要提供一种信号传输装置一种电路块和一种集成电路，将这些配置起来可克服前述缺点，抑制在具有分支线的传输线上的信号的电势的下降，防止在每个分支线中重复反射，保持在线上的信号幅度较小，以便快速传输信号。
为了在最佳模式取得本发明的目的，本发明所提出的一种信号传输装置，包括：
一个第一电路块，包括一个用于驱动信号的驱动电路和一个将信号从驱动电路传输到电路块外部的块内传输线，
一个第二电路块，包括一个用于接收信号的接收电路和一个将要输入的信号传输到接收电路的块内传输线，
一个块间传输线，用于在块之间传输信号，
其中，块间传输线端接一个或两个阻值等于或接近于块间传输线的特征电阻值的电阻的元件。此外，每个电阻80到83的阻值等于或接近于块内传输线的阻抗减去块间传输线的阻抗的一半而得到的值。
在一个具有多个都有驱动电路和接收电路的电路块的电路装置中，块间传输线也端接一个或两个阻值等于或接近块间传输线的特征阻抗的电阻元件。每个块间传输线都具有一个阻值等于或接近于通过将块内传输线的阻抗减去块间传输线的特征阻抗的一半而得到的值的电阻。
在具有驱动电路或接收电路集成的集成电路中所使用的具有长引线框的封装件，如方型扁平封装件(QFP)或针式格栅阵列(PGA)情形当中，终端接到块间传输线上，加有一个电阻使块间传输线和块内传输线之间阻抗匹配，而引线框的阻抗和块内传输线的阻抗是匹配的。
根据本发明，通过插入一个阻值接近于将分支线的阻抗的减去主传输线阻抗的一半得到的值的电阻，就能利用分配插入的电阻和端电阻的阻值防止在分支线内部的重复反射和传输线的幅度衰减。从而可以高速传输信号。
在块间传输线上有大量分支点存在时，由于电阻的存在，块间传输线不直接受到分支线容量(即，传输线负载容量和驱动和接收电路的容量的总和)的影响。这有效地抑制了传输线阻抗的降低。此外，由于现场插入造成的波形失真也可被抑制。
图1为传统单向传输线的示意图；
图2A到2C为显示在利用传统传输线时出现的信号波形(前沿波形)；
图3A到3C显示了利用传统传输线时出现的信号波形(后沿波形)；
图4为显示本发明的实施例1的方框图；
图5为显示驱动电路的实例的电路图；
图6为显示差分接收电路的实例的电路图；
图7A到7C为显示本发明的实施例1中的信号波形(前沿波形)图：
图8A到8C为显示本发明的实施例1中的信号波形(后沿波形)图；
图9显示当利用传统传输线时执行现场插入时产生的波形失真图；
图10显示了利用本发明的实施例1的电路时因现场插入造成的波形失真；
图11为显示本发明的实施例2的方框图；
图12A到12B为显示利用传统的传输线，当发送电路转换时产生的波形图；
图13A到13B为显示实施例2的驱动电路进行转换操作的转换的波形图；
图14为显示本发明的实施例3的方框图；
图15为显示实施例3的改进图；
图16A到16C显示了根据本发明的实施例3的电路中发生的信号波形(前沿波形)；
图17A到17C显示了本发明的实施例3的电路中产生的信号波形(后沿波形)；
图18A到18C显示了本发明的实施例1的电路中，在传输线上的阻抗变化产生的信号波形(前沿波形)；
图19A到19C显示了本发明的实施例1的电路中，在传输线上的阻抗变化产生的信号波形(后沿波形)；
图20为显示本发明的实施例3的结构电路图，其中，有一个电容取代电阻；
图21为显示本发明的实施例3的结构电路图的另一个例子，其中，有一个电容取代电阻；
图22A到22C为显示利用图20的结构电路时产生的信号波形(前沿波形)；
图23A到23C为显示利用图20的结构电路时产生的信号波形(后沿波形)；
图24显示了图4所示电路结构中产生的信号波形。
图25显示了图4中的电路结构中电阻80到83具有较小值时产生的信号波形；
图26显示了图4中的电路结构中电阻80到83具有较大值时产生的信号波形；
图27显示了本发明的实施例4的方框图；
图28为QFP封装件的截面图；
图29为PGA封装件的截面图；
图30显示了装有QFP封装件的装置的例子。
下面参照附图详细地描述本发明的实施例。
图4显示了一个基本的方框图，这是应用本发明的单向传输线的第一实施例。
在图4中，数字1代表具有驱动电路21的驱动电路块(单元)数字2到4代表具有接收电路32到34的接收电路块。所述电路块包括电阻80到83及传输线11到14。传输线100连接于电路块1—4，传输总线100的两端是电阻50和51，每个电阻的阻值等于或接近于传输线100的特征阻抗值。
在图4中，传输线100的阻抗为50Ω。分支线11—14每个的阻抗为100Ω。端电阻50和51的阻值为50Ω。端电源60和61可以提供1.5V的电压。驱动电路21导通电阻为10Ω。
当驱动电路21保持高电平输出时，驱动电路21将传输线接于一个3V电源(如图5中的62)。当驱动电路21保持低电平输出时，传输线接于地电位(如图5中的63)。在图4中，数字32—34代表接收电路。
电阻80—83都被限定为具有75Ω的阻值。限定该阻值的方法在下面描述。
在这个实施例中，可以注意到，传输线100在两端端接电阻。然而，如果需要也可以在一端只接一个电阻。此外，该实施例提供了三个接收电路块，每个接收电路块都具有一个接收电路。但是，本发明也可以应用于只包括至少一个具有接收电路的接收电路块的信号传输装置。
图5示出了图4结构中使用的发送或驱动电路21的例子。该驱动电路21是一个推挽驱动电路，包括一个上推晶体管70和一个下拉晶体管71。
上推晶体管70示于图5，为一个N沟道MOS场效应晶体管(NMOS)。但晶体管70也并不限于NMOS。例如，P沟道场效应晶体管(PMOS)也可用来作为晶体管70。
具有推挽驱动电路的低幅驱动电路的详细讨论参见前面引用的作为现有技术的“Nikkei电子”的文章。在该文章中，驱动电路利用了一个导通电阻为100Ω左右的晶体管。相反，本发明利用了一个目前可以广泛得到的导通电阻为10Ω的晶体管。本发明可以利用常规的驱动电路，因为，在本实施例中加入的电阻80到83和10Ω的晶体管的导通电阻之和接近于现有技术装置的导通电阻100Ω，使得传输总线100上的幅度与现有技术中的幅度大体相等。
例如，假定传输线100的阻抗和端电阻为50Ω，分支线阻抗为100Ω，端电源提供的电压为1.5V，并且电源向驱动电路提供3V的电压。根据这些假定，在上述的利用导通电阻为100Ω的晶体管的文章中使用的传输线上，信号幅度变为0.6V，该幅度基本上等于图4中所示的传输线100的0.68V的幅度。
通过将驱动电路21的导通电阻从100Ω降到10Ω，降低驱动电路中的功耗是可能的。例如，在上述条件下，使用100Ω导通电阻的现有技术装置的功耗为14.4mW，而本发明可以使功耗降低到1.9mW。此外，本实施例可以使用具有导通电阻10Ω或更多，例如50Ω的驱动电路。这种驱动电路可以得重上述同样的效果。
图4中的接收电路的例子被示于图6中。该接收电路为一个差分接收电路，通过将输入信号与参考电压Vref进行比较来确定输入信号是逻辑高还是逻辑低。这里使用的参考电压可以由一个集成电路内部产生。但是，如果在集成电路内部产生噪声或从外界进入的噪声引起电源发生波动，参考电压也会相应地波动。因此，最好从外界提供参考电压。而且，接收电路最好为一个NMOS型差分接收电路，用于通过NMOS的效应接收输入信号。如果该型接收电路用来作为参考电压，则使用端电源的电压。在这种情况下，参考电压等于电源电压的一半。因此，接收在参考电压附近的1V或更少的小幅度波形是可能的。
例如，在下述条件下，在接收电路的幅度为0.68V。具体地说，如果每个端电阻50，51的阻值为50Ω，每个匹配电阻80，81，82和83的阻值为75Ω，驱动电路的导通电阻为10Ω，驱动电路的供电电压为3V，端电源电压为1.5V，当驱动电路为低电平输出时，在每个接收电路的电压为1.16V(＝1.5V－(1.5V－0)*(50Ω/2)/(50Ω/2＋75Ω＋10)＝1.5－0.34)，当驱动电路处于高电平输出时，在每个接收电路的电压为1.84V(＝1.5V＋(3－1.5)*(50/2)/(50/2＋75＋10)＝1.5＋0.34)。因此，在每个接收电路的幅度为0.68V(＝1.84－1.16)。
在图4中，只是对每个电路块的一个接收电路32—34以举例的方式进行了描述。但是，本发明并不限制接收电路的个数。
在上述的信号传输电路中，电阻80到83的每个阻值都作成与块内传输线11的阻抗减去线100的阻抗的一半得到的值相等。线100的阻抗被折成一半，因为来自驱动电路块的信号在与总线100的接触点B分成两路。即，下述等式成立：
Rm＝Zs－ΩZ0/2
其中，Zs代表传输线11的阻抗，Z0代表线100的阻抗，Rm代表电阻80的阻值。
从该式可以看出，从传输线11来看，电阻80和线100的总阻抗被作成等于传输线11本身的阻抗。这样，就可以防止在分支线内部的重复反射。
电阻81到83可用同样的方法限定。这样，另外的块与前述的块1有同样的效果。
下面，描述由表达式1得到的电阻的效果，当驱动电路电路21从低电平转换到高电平输出时，传送到图4中每点的波形将参照图4的电路图进行描述。
首先，要求出当驱动电路21馈入一个低电平输出时，传输线100的电势。传输总线的电压等于将端电源电压1.5V被端电阻50和51，电阻80和驱动电路21的导通电阻分压而得到的电压。结果，当驱动电路21提供低电平输出时，在传输线上的点B的电压为：
1.5V*(75Ω＋10Ω)/(30Ω＋75Ω＋25Ω)＝1.16(V)
在图4的电路中，由驱动电路21中被驱动的信号在点B没有反射。因此，整个信号被传送到线100。当驱动电路输出从低电平转换到高电平时传送到点B的信号的电势等于将端电源电压1.5V和驱动电路21的供电电压3V被端电阻50和51，电阻80，驱动电路21的导通电阻分压所得到的电压。因此，当驱动电路21提供高电平输出时在点B的信号电势可按下式得出：
1.5V＋(3V－1.5V)*25Ω/(10Ω＋75Ω＋25Ω)＝1.84V
即，传送到点B的信号幅度为：
1.84V－1.16V＝0.68V
当传送到传输线100的幅度为0.68V的信号到达点C时，面临的是50Ω的传输线和75Ω的电阻加上100Ω的传输总线，因为该两条传输线的38，9Ω的总阻抗与信号通过的50Ω的传输线的阻抗不同，这种阻抗失配引起信号的反射。透射系数为：1—反射系数＝1－(50－39.8)/(50＋38.9)＝0.875.经过点C的信号的电势等于点B处的信号幅度0.68V乘以透射系数0.875再加上初始电势。即，该信号的电势为：
0.68V*0.875＋1.16V＝1.76V
在点B或点G发生类似的反射.在点E或G的电势分别为1.68V和1.61V。
这些结果示于图7A到图7C。图7A显示了进出点C的信号波形，即，在点B去往点C的信号波形和离开点C的在点D和E的信号的波形。图7B显示了进出点E的信号的波形。图7C显示了进出点G的信号的波形。在图7A—7C中，数字702代表在图4中点B的信号波形。数字703代表在点C的信号波形。数字704代表在点D的信号波形。数字705代表在点E的信号波形。数字706代表在点F的信号波形。数字707代表在点G的信号波形。数字708代表在点H的信号波形。当信号下降时，将发生同样的现象。此时的信号波形示于图8A到8C。在图8A到8C中，数字702—708代表如图4中从点B到点H的信号的波形。
在利用本实施例中明确描述的信号传输电路的情形中，应当懂得，在每个分支点，对来自驱动电路21的指示高电平的任何初始信号来说，超过参考电压(在上述条件中为1.5V)是可能的。因此，每个接收电路将可以识别发出的高电平信号。
通过从表达式(1)得到的值及从任何接近表达式(1)的值中得出电阻80—83的阻值即可足以得出本发明的效果。
下面通过参照图24—26进一步进行描述。图24显示了当发送电路21连续在图4的电路结构中输出脉冲波形时在图4中的点A，C，D，G和H处时间和电压关系的波形，其中，块间传输线(主传输线)100的阻抗为50Ω，块内传输线11—14的阻抗为100Ω，每个端电阻50和51的阻抗为50Ω，端电源电压为1.65V，每个电阻80—83的阻值由表达式(1)得出，为75Ω。
在图24中，数字701代表在点A的信号波形。数字703代表在点C的信号波形。数字704代表在点D的信号波形。数字707代表在点G的信号波形。数字708代表在点H的信号波形。由于曲线707和曲线708相互迭加在一起，所以肉眼分辨出两曲线是很困难的。
另一方面，图25显示了另一种情形。图25显示了当电阻80—83均改为50Ω以得到较大幅度时的波形。如图25所示，数字701，703，707和708显示了图4中A，C，D，G和H处的波形。阻值50Ω仅仅是由表达式(1)得出的75Ω的阻值的60％。从图25中可以看到，可以使用该阻值，而不会产生任何问题。
如果块内线的阻抗为75Ω，电阻80—83的阻值可被固定为75Ω用于保持信号幅度与图24的值相同。在该例中，电阻80—83的每个阻值比通过表达式(1)得到的50Ω的阻值大50％。关于这一点，应当注意，如果电阻80—83的每个阻值相对于由表达式(1)得到的值有50％的变化，仍能得到本发明的效果。
此外，为了加强本发明的效果，最好将电阻80—83的阻值设定为高于主传输线100的阻抗。另外，当传输线有许多分支线时，来自驱动电路21的信号既使在利用本实施例的情况下也不能超过参考电压。对付这种缺点的方法见实施例3所述。
每个在点C，E和G进入到传输线12—14的信号在相应的接收电路上被镜象反射，然后，返回到分支点。由于电路保持阻抗适当匹配，整个信号在同一时刻被传送到传输线100，而不在分支点产生反射。
从该图中可以明显得出，在本发明中所插入的电阻可以显著地减小因反射造成的电势降落。此外，这些电阻使距离驱动电路较远的接收电路中的信号电势的降落可以忽略。
通过在电路块内部的传输线和块间传输线之间的连接处附近插入一个具有预定值的电阻，即可以保持传输总线上的信号幅度较小并以高速传输信号。通过改变传输线100和每个块内传输线的阻抗可以设定幅度的大小。例如，如果发送电路21具有导通电阻值10Ω，假定块内传输线的阻抗为100Ω而传输线100的阻抗为25Ω，传输总线的信号幅度为：
1.5V*12.5Ω/(12.5Ω＋87.5Ω＋10Ω)*2＝0.34(V)
其中，电阻80—83具有阻值为87.5Ω。此时的波形示于图18A—18C和图19A—19C。在这些图中，数字702—708代表图4中点B到点H处的信号波形。从图中可以看出，已经取得了小幅度的波形和较小的降落。
此外，电阻80—83具有抑制传输线100因电路块中负载容量大而造成的阻抗的降低的效果。即，通过在传输线100和每个电路块1—5之间插入一个电阻，使得块间传输线即不直接受到电路块中的容量(即，传输线负载电容量和驱动及接收电路的容量的总和)。因此，抑制传输线的阻抗的降低是可以实现的。
此外，本发明的信号传输系统的另一个优越的效果在于当一个新的电路板加到传输总线工作或安装的电路板被去掉时，即，进行现场插入时的情况。例如，具有高电平的电路板被插入到传送低电平信号的传输线时。在这种情况下，由于板内的电容的电势与传输线的电势不同，电流从板流向传输线。该电流被传输到传输线。该电流被进一步以失真的波形传送到分支线内的接收电路。如果该失真波形的电位比参考电压高，接收电路认为传送的是高电平信号，从而工作失常。
为了描述该失真波形的作用，图9显示了当在传统传输线中进行现场插入时发生的波形，图10显示了在本发明的传输电路现场插入时产生的波形。从图9和图10中可以看出，因现场插入产生的波形失真在本发明中以被减小。
实施例2
下面描述实施例2，其中，本发明应用于双向传输线。
图11为显示实施例2的基本框图。电路块1—4提供了驱动电路21—24，接收电路31—34，电阻80—83，传输线11—14。传输线100接于电路块1—4并端接端电阻50和51，每个端电阻的阻值等于传输线100的特征阻抗值。
图11示出了两端接有电阻的传输线。如果需要也可以在另一端接有一个电阻。此外，图11中示出了四个块。在实际当中，本发明可以应用于任何接于两个或多个块的传输线。
示于图11中的电路块中的驱动电路21—24和接收电路31—34的布置与图5和图6中的相同。电阻80—83的阻值可按图4所示的实施例由表达式(1)限定的方式得出。此外，假定电路块1发出一个信号，在点A—H的信号波形与实施例1中的那些相同。
在实施例2中所示的在一个电路块中具有驱动电路和接收电路的结构中，通过使电阻等于或接近于由前述表达式(1)得到的阻值，即可以减少驱动电路转换时的等待时间。在图11所示的电路结构中，当驱动电路转换时信号波形发生的变化在下面进行描述。
首先，驱动电路按下述程序转换。
(1)驱动电路21输出一个高电平信号。
(2)比(1)晚10ns之后，驱动电路21转换到高阻抗状态。此时，驱动电路24输出高电平信号。
在驱动电路21转换之后，端电势使传输线上靠近驱动电路21的信号电势降落，直到驱动电路24的高电平信号到达传输线的该部分。因此，下降的波形通过传输线被传输到每个分支线。
在没有电阻的传统的传输线的情况下在每点发生的下降的波形示于图12A和12B，而本发明的传输线中估计的每点发生的下降的波形示于图13A和13B。这些图中的这些波形为包含在与具有驱动电路21的电路块1相邻的电路块2中的接收电路32的输入电路块处的波形。
从图12A和12B中可以明确看出，在传统传输线中，在分支线中的重复反射的迭加的效应和因转换驱动电路造成的信号降落引起当接收电路读输入信号时的延迟，即，要比驱动电路转换晚2Td。Td表示信号从传输线的一端传输到另一端的时间。这里，Td为6ns。
根据本发明的传输线在驱动电路被转换之后接收电路读输入信号之前，只需要Td的延迟。即，本发明提供了将驱动电路转换后，读输入信号所需的等待时间从2Td减少到Td的能力。
前述的实施例描述了高电平到高电平的转换。但该操作对任何转换如低电平到低电平，低电平到高电平，高电平到低电平都是适用的。此外，这种效果在任何组合中都是有效的，而与所要转换的驱动电路无关。
实施例3
下面的描述针对于第三实施例，该实施例对有许多分支线而每个分支线的顶端有较大容量时非常有效。图14为解释根据本实施例的单向传输总线的基本框图。图15为解释根据本实施例的双向传输总线的基本框图。在图14中，电路块1包括驱动电路21，电路块2—4包括接收电路32—34。此外，该电路块分别具有电阻80—83和传输线11—14。在图15中，电路块1—4具有发送电路21—24，接收电路31—34，电阻80—83，和传输线11—14。在图14和15中，传输线100接于电路块1—4，并端接电阻50和51，每个电阻的阻值等于传输线100的特征阻抗。
在图14和15中，传输线的两端都端接电阻，如果需要，传输线也可只在一端端接一个电阻。此外，在图14和15中，块的个数为4，在实际当中，本发明在只有两个块或更多的块也是可以的。
在图中，数字90—93代表开关，数字110—113代表电阻。
在该实施例中，将参照图14和15描述这些开关的操作和效果。该第三实施例的其他部分与实施例1和2相同，在此不在赘述。
如果分支线的顶端处的容量较大，或接有大量的分支线，在传输线的分支点的信号电势的降落会大得难以接受。甚至实施例1和2也不能抑制这种降落。
例如，考虑实施例1所示的条件，即，在图4中的电路，传输线100的阻抗为50Ω，每个分支线11—14的阻抗为100Ω，每个端电阻50和51的电阻为50Ω，每个端电源的电压为1.5V，每个电阻80—83的电阻为75Ω，发送电路21的导通电阻为10Ω，当电路21提供高电平时，驱动电路21将传输总线接于3V的电源，当该电路提供低电平时，驱动电路21将传输总线接地或0V电源。此时，如果接有7个或更多的分支线时，来自驱动电路21的高电平的初始信号在6个分支线之后将不会超过参考电压Vref。
为了克服所述的缺点，第三实施例提供了一种消除因降低的信号电势引起的延迟时间。这是通过使得在分支点流过比为补偿该点处信号电势的降低所需的电流更多的电流来实现的。
先参见图14，当驱动电路21工作时，电路1中的开关90闭合使传输线100和块内信号传输线11之间的电阻减小。这可以增加总线100上的信号幅度。上述描述对图15中的驱动电路21—24和它们的开关90—93同样适用。
例如，在每个端电阻50和51具有50Ω的阻值，每个匹配电阻80—83的阻值为75Ω，每个发送电路21—25的导通电阻为10Ω，每个开关电阻110—113的阻值为10Ω，通过闭合开关90，传输线100和分支线之间的阻值从75Ω降低到8.8Ω，传输总线上的幅度从0.68V增加到1.3V。这样就消除了因在分支点由于信号电势的降低引起的延迟。
如果在下一个周期反相的情况下以高速传输信号，开关在驱动电路输出信号开始时间晚0.3个周期后断开。这样，信号幅度可回到预定值，即，能够快速传送的小幅度。当然，延迟的设置如果合适可不同于0.3个周期。
图16A—16C和17A—17C为解释本发明效果的示意图。这些图中的波形为如图14和15中的电路使驱动电路21工作时产生的。图16A—16C显示了上升的波形，图17A—17C显示了下降的波形。为了举例的目的，电阻110—113的阻值被设定为20Ω以达到这些波形。
图16A和17A显示了进出图14中点C的信号波形，即，去往点C的在点B的波形和离开点C的在点B和E处的波形。类似地，图16B和17B显示了进出E的信号波形。图16C和17C显示了进出点G的信号波形。数字1402代表图14中所示的点B处的信号波形。数字1403代表点C处的信号波形。数字1404代表点D处的信号波形。数字1405代表点E处的信号波形。数字1406代表点G处的信号波形。数字1408代表点H处的信号波形。
使用开关使在传输线100上增加信号幅度和消除因在分支点处的信号电势的降落引起的延时成为可能。如上所述，即使传输线具有较大的负载量和大量的分支线，通过开关的控制也可实现以高速传输小幅度的信号。尽管开关控制情况没有示出，可以利用传统的开关技术，通过设置在具有驱动电路的电路块中的控制单元对开关进行控制。
利用电容器替代电阻110—113也可取得类似的效果。利用电容器的实施例示于图20和21。图20显示了图14所示的相同的布置，其中，电容器120取代了电阻110。图21显示了与图15所示的相同的布置，其中，电容器120—123取代了电阻110—113。通常，电容量最好取几十PF。
如果在电容器驱动一侧的电势因来自发送电路的信号而改变，在传输线100上电容器的电势，根据电荷守恒定律，也将会上升。因此，可以得到比只通过电阻80—83改变的幅度更大的幅度。
关于这些开关，最好闭合在单元内部的用于操作驱动电路的开关而断开其它的开关。另外，传输线100上的信号幅度因电容器线的效应而增加而后因端电阻50和51的作用在几纳秒之内回到初始幅度。因此，在驱动电路工作时，这些开关可以保持闭合。
图22A—22C和23A—23C显示了在图20中的电路图中驱动电路21工作时在每个点的上升的波形和下降的波形。在图22A—22C和23A—23C中，图22A和23A显示了进出图20中点C的信号波形，即，在点B的去往点C的信号波形，和在点D和E的离开点C的信号波形。类似地，图22B和23B显示了进出点E的信号波形。图22C和23C显示了进出点G的信号波形。在这些图中，数字2002代表在图20的点B处的信号波形。数字2003代表在点C处的信号波形。数字2004代表在点D处的信号波形。数字2005代表在点E处的信号波形。数字2006代表在点F处的信号波形。数字2007代表在点G处的信号波形。数字2008代表在点H处的信号波形。
如上所述，通过电容器的作用，传输线100上的信号幅度得以增加，从而消除了因在分支点处的信号降低引起的延时。实施例4
图27显示的实施例中，驱动电路和接收电路被集成化，以便电路块间传输线通过一个传输总线如集成电路的引线与电路块内传输线连接。
在图27中，数字5代表一个内部电路块(一个内部单元，例如一个集成电路)，被安装在电路块1(例如，安装有集成电路的板)。数字6到8代表具有接收电路32—34的内部电路块，该内部电路块被安装在电路块2—4的内部。电路块1到4具有电阻80—83和传输线11—14和41—44。传输线11—14被设计成具有与传输线41—44的特征阻抗相同或几乎相同的特征阻抗。此外，传输线100连接有电路块1—4，并且两端端接电阻50和51，其阻值等于或接近传输线100的特征阻抗。
在此实施例中，传输线也可只在一端端接一个电阻。接收电路块的必须的个数为一个或多个。
图28显示了QFP(Quad Flat Package)封装件截面。图29显示了PGA(PinGrid Array)封装件截面。在图28中，当提供驱动信号时，芯片130作为驱动电路工作，依次通过连接线140，141和引线结构120，121输出信号，当接收到该信号时，芯片130依次通过引线结构120，121和连接线140，141接收信号。在图29中，当提供驱动信号时，芯片131工作，依次通过连接线142，143封装件内线路图形170，171和I/O针脚160，161输出信号。当接收信号时，芯片依次通过I/O针脚160，161，封装件内线路图形170，171，和连接线142，143接收信号。在图28和29中，引线结构120和121，封装件内线路图形170，171，和I/O针脚160，161必需使特征阻抗如本发明所述那样匹配。
通常，所述板的特征阻抗取值为60—100Ω。因此，在大多数情况下，引线结构120，121和封装件内线路图形170，171都设计成具有特征阻抗值为60—100Ω。
下面描述上述部件如何对应于图27所示的部分，其中，发送电路21和接收电路32—34对应于芯片130和132。传输线41—44对应于引线结构120和121，封装件内线路图形170，171和I/O针脚160，161。内部电路块5—8对应于QFP封装件和PGA封装件本身。除了图28和29所示的封装形式，也可使用其它的封装形式，只要集成大体类似的元件即可。
图30显示了一个模块，其中，安装有图28的QFP封装件。图30的模块上的一块母板150上通过连接器200—203安装有4块板190—193。与图27中的部分相对比，传输线11—14对应于传输线230—233，匹配电阻80—83对应于匹配电阻210—213。电路块间传输线100对应于数据总线240。端电阻50，51对应于端电阻220，221。此外，在图30中，传输线230—233设在板的外层。但是，这些线也可以装在内层。在图30所示的结构中，安装板的个数没有限制。此外，类似的电路可只组合在一块板上而不必使用母板。
根据本实施例，为了使阻抗互相匹配，具有较大封装电容和电感如逻辑LSI的元件是更为有效的。
在该实施例中，每个内部电路块只有一个驱动电路或接收电路。如实施例2，一个内部电路块可以同时具有驱动电路和接收电路。
本发明提供了设计和生产集成电路如IC或LSI或模块如存储器的新的方法。在以前的设计和生产这种装置的方法中，所要安装的板的传输线的阻抗是完全不考虑的。根据本发明，在设计和生产这种装置的过程中，下述的设计和制造程序被采用：
(1)确定所要安装的板的传输线的阻抗。
(2)确定在板上传输线的阻抗，该板上，连接有诸如要设计的集成电路引线结构的传输线。(确定每个引线结构的阻抗。如果板上的传输线不变，进行下一个)
(3)根据设计的传输线的阻抗制造传输总线，然后，利用线焊接技术将其连接到集成电路芯片。
(4)在所述板上的正确位置安设传输线。
根据该制造方法，即可以实现制造适合于信号快速传输的集成电路和或信号传输电路。
应当理解，上述的各种结构布置只是本发明的原则的应用的简单的示意。利用本发明的原则，本领域的技术人员可以作出许多其它的结构布置，而不脱离本发明的精神和范围。

Claims (10)

1.一种信号传输装置，包括：
一个主传输线，端接有阻值接近传输线本身的特征阻抗的元件；
一个第一电路块，与所述的主传输线相连，所述的第一电路块包括一个用于驱动信号的驱动电路，及一个第一块内传输线，用于将从所述的驱动电路输出的信号传送到所述的主传输线，所述的第一块内传输线提供有一个阻值等于或接近通过将所述的第一块内传输线的阻抗减去所述主传输线的阻抗的一半得到的值的元件；以及
至少一个连接于所述主传输线的第二电路块，所述的至少一个第二电路块包括一个用于接收信号的接收电路和用于将从所述的主传输线输入的信号传送到所述的接收电路的一个第二块内传输线，所述的第二块内传输线提供了一个阻值等于或接近通过将所述的第二块内传输线的阻抗减去所述的主传输线的阻抗的一半而得到的值的元件。
2.根据权利要求1所述的信号传输装置，还包括：
一个母板，在该板上形成有所述的主传输线；
一个第一子板，接于所述的母板，所述的第一子板具有所述的第一块内传输线和所述的驱动电路安装其上；以及
一个第二子板，接于所述的母板，在所述的第二子板上装有所述的第二块内传输线和所述的接收电路。
3.根据权利要求2所述的信号传输装置，还包括：
一些用于分别连接所述的母板和所述的子板的连接器。
4.根据权利要求1所述的信号传输装置，其中，所述的第一电路块的块内传输线还包括一个电路，用于改变块间传输线中的幅度，作为从所述驱动电路输出的信号的主传输线。
5.根据权利要求4所述的信号传输装置，其中所述的用于改变信号的幅度的电路包括另外一个电阻元件，和一个开关元件，所述开关元件在一有信号驱动时马上使所述的另外的电阻，与所述的设于所述的块内传输线内的电阻构成一个并联电路，而在所述的信号驱动了一段时间之后，使所述的另一个电阻元件断开。
6.根据权利要求4所述的信号传输装置，其中所述的用于改变所述的信号幅度的电路包括一个与所述的第一块内传输线内的元件并联的电容元件和一个开关元件，所述的开关元件在一有信号驱动时，使所述的电容元件工作，而在信号被驱动了一段时间之后，使所述的电容元件不工作。
7.根据权利要求1所述的信号传输装置，其中在所述的接收电路中使用的参考电压是从所述的接收电路外部提供的。
8.根据权利要求1所述的信号传输装置，其中块内传输线的阻抗与所述的主传输线的阻抗的比值是根据送到所述的驱动电路和所述的接收电路的供电电压和所述的主传输线的信号幅度确定的。
9.根据权利要求1所述的信号传输装置，其中，所述的接收电路中使用的参考电压是由所述接收电路的内部产生的。
10.根据权利要求1所述的信号传输装置，其中所述的接收电路电路为NMOS型差分接收电路，所述的驱动电路通过一个具有开关功能的元件接于电源和地，所述的具有开关功能的元件的最小电阻等于或小于50Ω。
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Correct: Inoue Masao

False: Inoue Wakkaxiong

Number: 51

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Volume: 17

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ASS Succession or assignment of patent right

Owner name: HITACHI LTD.

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Effective date: 20110706

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Effective date of registration: 20110706

Address after: Tokyo, Japan

Patentee after: Hitachi Consumer Electronics Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Hitachi Manufacturing Co., Ltd.

ASS Succession or assignment of patent right

Owner name: LG ELECTRONICS INC.

Free format text: FORMER OWNER: HITACHI LTD.

Effective date: 20111014

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111014

Address after: Seoul, South Kerean

Patentee after: LG Electronics Inc.

Address before: Tokyo, Japan

Patentee before: Hitachi Consumer Electronics Co.,Ltd.

C17 Cessation of patent right
CX01 Expiry of patent term

Expiration termination date: 20140729

Granted publication date: 20011219