CN110415744A - 基于铁电晶体管的非易失存储器 - Google Patents

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Abstract

本发明公开了一类基于铁电晶体管的非易失存储器，包括基于铁电晶体管设计的非易失存储器的单元电路和阵列电路，其单元电路结构包括两个晶体管或三个晶体管，多个单元之间通过电气连接的方式可组合成若干行若干列的阵列布局方式。本发明利用铁电晶体管漏源电流‑栅极电压的滞回特性，完成对存储器的高效率读写操作。

Description

基于铁电晶体管的非易失存储器
技术领域
本发明涉及低功耗非易失存储器结构设计技术领域，特别涉及一种基于铁电晶体管的非易失存储器。
背景技术
当今时代下，随着信息量的日益扩大，人们为了防止存储信息丢失，对存储器的非易失性能提出了更高的要求。很多存储器，例如，DRAM(dynamic random access memory，动态随机存储器)，当过长时间没有外部供电时，存储器上存储的信息会因为电路器件能量的减少而丢失。随机存取的NVM(nonvolatile memory，非易失存储器)可以有效的解决上述问题。目前的非易失存储器有PCRAM、ReRAM、FeRAM、STT-MRAM等，但是这些存储器在数据存取消耗的能量与延时、工艺兼容性、器件耐久度、电路的设计复杂度等方面依旧有较多的不足之处。
当前，基于新型材料以及制作工艺的FeFET(ferroelectric field effecttransistor，铁电晶体管)使得设计的存储器拥有很好的工艺兼容性以及低功耗特性，并且具有较好的耐久度和适中的工作电压，例如，最近的业内发表的测试结果表明，FeFET读写操作的偏置电压可以降低到1.5V以内。这些特征表明了铁电晶体管在阵列设计、分布式数据存储(distributed data storage)、类神经网络计算(neuromorphic computing)领域拥有很大的应用潜力。进一步地，在Nonvolatile memory design based on ferroelectricFETs中设计了每个电路单元拥有两个晶体管的非易失存储阵列，实现了较高的能量效率；但是该设计读写电压较高，未能充分发挥铁电晶体管的高能量效率的潜力。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的一个目的在于提出一类基于铁电晶体管设计的电路单元，该电路单元充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
本发明的另一个目的在于，基于前述铁电晶体管设计的电路单元，提出对应的阵列电路。
为达到上述目的，本发明第一方面实施例提出了一种基于铁电晶体管设计的电路单元，包括：第一晶体管、第二晶体管、位线、第一字线与第二字线，其中，所述第一晶体管的栅极与所述第一字线相连，所述第一晶体管的漏极与所述位线相连，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述第二字线相连，所述第二晶体管的源极接地或者偏置在预设电位，且第一晶体管和第二晶体管中至少有一个晶体管是铁电晶体管。
为达到上述目的，本发明第二方面实施例提出了一种基于铁电晶体管设计的阵列电路，包括：至少一个如上述实施例所述的电路单元，且所述阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一列的电路单元的位线相连。
本发明实施例的基于铁电晶体管设计的电路单元和阵列电路，对于每个电路单元拥有两个晶体管的非易失存储器，写入操作的能量延时积可以更低，从而充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
另外，根据本发明上述实施例的基于铁电晶体管设计的阵列电路还可以具有以下附加的技术特征：
进一步地，本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行读操作时，所述电路单元的第二字线的电压使得所述电路单元的第二晶体管导通，以根据所述电路单元的第一晶体管的漏源之间电阻值大小或所述电阻值大小对所述电路单元的位线上的电压或电流的变化影响分辨所述电路单元存储的数据。
进一步地，本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行写操作时，控制所述位线和所述第一字线的电压，使所述电路单元的第一晶体管的极化特性与所需要存储的数据一致。
进一步地，本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行写操作时，位线电压偏置在高电平或者低电平，且所述第一字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压，所述第二字线的电压使得所述电路单元的第二晶体管截止。
为达到上述目的，本发明第三方面实施例提出了一种基于铁电晶体管设计的电路单元，包括：第一晶体管、第二晶体管、第三晶体管、第一位线、第二位线、第一字线、第二字线与第三字线，其中，所述第一晶体管的栅极与所述第一字线相连，所述第一晶体管的漏极与所述第二晶体管的栅极相连，所述第一晶体管的源极与所述第一位线相连，第二晶体管的漏极与第三晶体管的源极相连，所述第二晶体管的源极与所述第二字线相连，所述第三晶体管的栅极与所述第三字线相连，所述第三晶体管的漏极与所述第二位线相连，其中，所述第一晶体管、第二晶体管和第三晶体管中至少有一个晶体管是铁电晶体管。
另外，根据本发明上述实施例的基于铁电晶体管设计的电路单元还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述第一位线和所述第二位线以短接的形式合并为一条位线。
为达到上述目的，本发明第四方面实施例提出了一种基于铁电晶体管设计的阵列电路，包括：至少一个如上述实施例所述的电路单元，且所述阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一行的电路单元的第三字线也相连，同一列的电路单元的第一位线相连，同一列的电路单元的第二位线也相连。
本发明实施例的基于铁电晶体管设计的电路单元和阵列电路，对于每个电路单元拥有三个晶体管的非易失存储器，有效降低了写入操作的能量延时积，对某个电路单元的写入操作不会影响其他电路单元的正常状态，同时，电路单元只需要单一电压的维持操作，从而充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
另外，根据本发明上述实施例的基于铁电晶体管设计的阵列电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行读操作时，所述第三字线的电压使得所述第三晶体管导通，以根据所述第二晶体管的漏源之间的电阻值大小或其影响来分辨所述电路单元存储的数据。
进一步地，在本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行写操作时，控制所述第二字线和所述第一位线的电压，使所述电路单元的第二晶体管的极化特性与所需要存储的数据一致。
进一步地，在本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行写操作时，所述第一位线电压偏置在高电平或者低电平，所述第一字线的电压使得所述第一晶体管导通，所述第三字线的电压使得所述第三晶体管截止。
进一步地，在本发明的一个实施例中，其中，在对其中所述的电路单元所存储的数据进行写操作时，所述第二字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压。
进一步地，在本发明的一个实施例中，所述第一位线和所述第二位线以短接的形式合并为一条位线。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例的铁电晶体管的电路符号示意图；
图2为根据本发明实施例的铁电晶体管的一种结构的示意图；
图3为根据本发明实施例的铁电晶体管漏源电导-栅源电压滞回特性曲线的一种典型情况示意图；
图4为根据本发明实施例的包含两个晶体管的电路单元的结构以及读写操作示意图；
图5为根据本发明实施例的基于铁电晶体管设计的阵列电路的结构示意图；
图6为根据本发明实施例的第一种存储器的一种阵列结构示意图；
图7为根据本发明实施例的第一种存储器不同操作下的瞬态波形示意图；
图8为根据本发明实施例的包含三个晶体管的电路单元的结构以及读写操作示意图；
图9为根据本发明实施例的第二种存储器的一种阵列结构示意图；
图10为根据本发明实施例的第三种存储器的一种阵列结构示意图；
图11为根据本发明实施例的基于铁电晶体管设计的不同非易失存储器写入延时-平均写入能量、读取延时-平均读取能量、写入延时-动能系数三种性能的比较示意图；
图12为根据本发明实施例的基于铁电晶体管设计的不同非易失存储器之间性能指标的比较示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明实施例主要是一类基于铁电晶体管的非易失存储器，包括基于铁电晶体管设计的非易失存储器的单元电路和阵列电路，其单元电路结构包括两个晶体管或三个晶体管，多个单元之间通过电气连接的方式可组合成若干行若干列的布局方式，本发明实施例利用铁电晶体管漏源电流-栅极电压的滞回特性，完成对存储器的高效率读写操作。
下面参照附图描述根据本发明实施例提出的基于铁电晶体管设计的电路单元及存储器，首先将参照附图描述根据本发明实施例提出的基于铁电晶体管设计的电路单元。
该基于铁电晶体管设计的电路单元包括：第一晶体管、第二晶体管、位线、第一字线与第二字线。
其中，第一晶体管的栅极与第一字线相连，第一晶体管的漏极与位线相连，第一晶体管的源极与第二晶体管的漏极相连，第二晶体管的栅极与第二字线相连，第二晶体管的源极接地或者偏置在预设电位，且第一晶体管和第二晶体管中至少有一个晶体管是铁电晶体管。本发明实施例的电路单元可以充分利用铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
预设电位可以理解为第二晶体管的源极偏置在某固定电位，本领域技术人员可以根据实际情况进行设置，在此不做具体限定。
需要说明的是，铁电晶体管的电路符号如图1所示，铁电晶体管的一种结构如图2所示，铁电晶体管漏源电导-栅源电压滞回特性曲线的一种典型情况如图3所示。
下面将通过一个具体实施例对基于铁电晶体管设计的电路单元进行进一步阐述。
对于每个电路单元有两个晶体管结构的非易失存储器，如图4所示，铁电晶体管T2的栅极与字线WLW相连，漏极与位线BL相连，源极与晶体管T1的漏极相连；晶体管T1的栅极与字线WLR相连，源极偏置在固定电位0。
在没有外部能量注入的情况下，位线BL和两条写字线WLW、WLR均偏置在0电位，此时铁电晶体管的栅源电压VGS＝0，铁电晶体管工作在漏源电流-栅极电压滞回曲线的滞回区间内部。当有能量注入，在不对存储单元数据进行读写操作时，WLW电位偏置在VDD/2，WLR电位偏置于0，上述情况下铁电晶体管极化不会发生改变，即存储的信息不会改变。
在对存储单元进行读取操作时，WLR电位偏置于VDD，T1处于导通状态，WLW电位偏置在VDD/2。利用测量位线电压变化的方法判断读取的信息，如图4的(a)(b)：BL电位偏置在VDD，如果铁电晶体管是正极化状态，BL上电压会从VDD降低为0；如果是负极化状态，BL上电压始终保持在VDD。上述变化可以用电压放大器测量BL上的电压检测到。此外，还可以测量BL上电流的变化判断读取的信息，对于大规模的阵列，通过电流变化判断相比于通过电压变化判断延时更低，原因是通过电压变化判断时，BL上电容需要充放电。
在对存储单元进行写操作时，如图4的(c)(d)所示，WLR偏置在0电位，晶体管T1处于截止状态，如果往存储单元写入‘1’，将BL电位偏置在VDD，WLW上电位进行两次偏置：先偏置到VDD，再偏置到0，第一次偏置到VDD时T2原先存储的信息没有发生变化，第二次偏置到0时，T2变为负极化，即写入‘1’；如果往存储单元写入‘0’，将BL电位偏置在0，WLW进行上述同样的操作，第一次偏置到VDD时T2变为正极化，即写入‘0’，第二次偏置到0时，之前已经写入的‘0’没有发生变化。此外，将WLW上电位先偏置再0，再偏置到VDD，也能实现写入操作。
考虑电路单元晶体管各极的初始电位对读写操作正确性的影响，该原理设计的存储器可以保证读写操作的正确性，原因是WLW上的电位在读写操作之前会偏置在VDD/2，使得T2的极化状态不发生改变。
其次参照附图描述根据本发明实施例提出的基于铁电晶体管设计的阵列电路。
图5是本发明一个实施例的基于铁电晶体管设计的阵列电路的结构示意图。
如图5所示，该基于铁电晶体管设计的阵列电路包括：至少一个如上述实施例的电路单元，且阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一列的电路单元的位线相连。
进一步地，本发明的一个实施例中，其中，在对其中所述电路单元存储的数据进行读操作时，所述第二字线的电压使得所述第二晶体管导通，以根据所述第一晶体管的漏源之间电阻值大小或电阻值大小对所述位线上的电压或电流的变化影响分辨所述电路单元存储的数据。
进一步地，在对其中所述电路单元存储的数据进行写操作时，控制所述位线和所述第一字线的电压，使所述第一晶体管的极化特性与所需要存储的数据一致。
进一步地，在对其中所述电路单元存储的数据进行写操作时，所述位线电压偏置在高电平或者低电平，且所述第一字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压，所述第二字线的电压使得所述第二晶体管截止。
另外，如图6，图6是本发明的第一种存储器的一种阵列结构示意图，且第一种存储器不同操作下的瞬态波形示意图如图7所示。
根据本发明实施例提出的基于铁电晶体管设计的电路单元和阵列电路，对于每个电路单元拥有两个晶体管的非易失存储器，写入操作的能量延时积可以更低，从而充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
基于上一实施例，本发明第二个实施例提供了另一种基于铁电晶体管设计的电路单元，本实施例和上一实施例在描述内容上各有侧重，各实施例之间对于未尽述地方可相互参考。下面将对本发明第二实施例进行详细阐述。
该基于铁电晶体管设计的电路单元，包括：第一晶体管、第二晶体管、第三晶体管、第一位线、第二位线、第一字线、第二字线与第三字线。
其中，第一晶体管的栅极与第一字线相连，第一晶体管的漏极与第二晶体管的栅极相连，第一晶体管的源极与第一位线相连，第二晶体管的漏极与第三晶体管的源极相连，第二晶体管的源极与第二字线相连，第三晶体管的栅极与第三字线相连，第三晶体管的漏极与第二位线相连，其中，所述第一晶体管、第二晶体管和第三晶体管中至少有一个晶体管是铁电晶体管。
第二种具体实施方式中，每个电路单元使用了三个晶体管，且有两条位线，由图8(a)所示，晶体管T1的栅极与字线WLW相连，其漏极与铁电晶体管T2的栅极相连，源极与位线BLW相连；铁电晶体管T2的漏极与晶体管T3的源极相连，其源极与字线WLRW相连；晶体管T3的栅极与字线WLR相连，漏极与位线BLR相连；
在没有外部能量注入的情况下，或者有外部能量注入但不对存储单元数据进行读写操作时，三条字线和两条位线均偏置在0电位，此时铁电晶体管工作在漏源电流-栅极电压滞回曲线的滞回区间内部，其存储的信息不会发生改变。
在对存储单元进行读取操作时，WLR电位偏置在VDD，WLW、BLW、WLRW电位均偏置在0，T1处于截止状态，T3处于导通状态。如图8(a)所示，通过BLR上电压的变化判断电路单元存储的信息：将BLR上电压偏置在VDD，如果T2处于负极化，BLR电位始终保持在VDD；如果处于正极化，BLR电位会减小到0。判断BLR上电流的变化也可以判断出电路单元存储的信息，为实现大型存储阵列的能量延时理想化提供了一种有效的方式。
在对存储单元进行写入操作时，WLW电位偏置在VDD，WLR电位偏置在GND，T1处于导通状态，T3处于截止状态。如图8(c)(d)所示，如果往存储单元里写入‘1’，BLW电位偏置在0，WLWR上电位进行两次偏置：先偏置到VDD，再偏置到0，第一次偏置到VDD时，T2变为负极化，即写入‘1’，第二次偏置到0时，之前已经写入的‘1’没有发生变化；如果往存储单元里写入‘0’，BLW电位偏置在VDD，WLWR进行上述同样的操作，第一次偏置到VDD时T2极化状态没有发生改变，第二次偏置到0时，T2变为正极化，即写入‘0’。此外，将WLWR上电位先偏置再0，再偏置到VDD，也能实现写入操作。
其次描述根据上述实施例提出的基于铁电晶体管设计的阵列电路。
该基于铁电晶体管设计的阵列电路包括：至少一个如第二实施例的电路单元，且阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一行的电路单元的第三字线也相连，同一列的电路单元的第一位线相连，同一列的电路单元的第二位线也相连。
进一步地，在本发明的一个实施例中，其中，在对其中所述电路单元存储的数据进行读操作时，所述第三字线的电压使得所述第三晶体管导通，以根据所述第二晶体管的漏源之间的电阻值大小或其影响来分辨所述电路单元存储的数据。
进一步地，在对其中所述电路单元存储的数据进行写操作时，控制所述第二字线和所述第一位线的电压，使所述第二晶体管的极化特性与所需要存储的数据一致。
进一步地，在对其中所述电路单元存储的数据进行写操作时，所述第一位线电压偏置在高电平或者低电平，所述第一字线的电压使得所述第一晶体管导通，所述第三字线的电压使得所述第三晶体管截止。
进一步地，在对其中所述的电路单元所存储的数据进行写操作时，所述第二字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压。
另外，如图9所示，图9为第二种存储器的一种阵列结构示意图。
根据本发明实施例提出的基于铁电晶体管设计的电路单元和阵列电路，对于每个电路单元拥有三个晶体管的非易失存储器，有效降低了写入操作的能量延时积，对某个电路单元的写入操作不会影响其他电路单元的正常状态，同时，电路单元只需要单一电压的维持操作，从而充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
进一步地，本发明第二实施例中的第一位线和第二位线可以以短接的形式合并为一条位线，因此，本发明第三个实施例提供了另一种基于铁电晶体管设计的电路单元，本实施例和上述实施例在描述内容上各有侧重，各实施例之间对于未尽述地方可相互参考。下面将对本发明第三实施例进行详细阐述。
该基于铁电晶体管设计的电路单元包括：第一晶体管、第二晶体管、第三晶体管、位线、第一字线、第二字线与第三字线。
其中，第一晶体管的栅极与第一字线相连，第一晶体管的漏极与第二晶体管的栅极相连，第一晶体管的源极与位线相连，第二晶体管的漏极与第三晶体管的源极相连，第二晶体管的源极与第二字线相连，第三晶体管的栅极与第三字线相连，第三晶体管的漏极与位线相连，其中，所述第一晶体管、第二晶体管和第三晶体管中至少有一个晶体管是铁电晶体管。
第三种具体实施方式中，每个电路单元使用了三个晶体管，且只有一条位线，如图8(b)所示，晶体管T1的栅极与字线WLW相连，漏极与铁电晶体管T2的栅极相连，源极与位线BL相连；晶体管T2的漏极与晶体管T3的源极相连，源极与字线WLRW相连；晶体管T3的栅极与字线WLR相连，漏极与位线BL相连；
在没有外部能量注入的情况下，或者有外部能量注入但不对存储单元数据进行读写操作时，三条字线和位线均偏置在0电位，此时铁电晶体管工作在漏源电流-栅极电压滞回曲线的滞回区间内部，其存储的信息不会发生改变。
在对存储单元进行读取操作时，WLR电位偏置在VDD，WLW、WLRW电位均偏置在0，T1处于截止状态，T3处于导通状态。通过BL上电压的变化判断电路单元存储的信息：将BL上电压偏置在VDD，如果T2处于负极化，BL电位始终保持在VDD；如果处于正极化，BL电位会减小到0。判断BL上电流的变化也可以判断出电路单元存储的信息。
在对存储单元进行写入操作时，其工作原理和所述第二种存储器电路单元的写入操作相同，只需要将对BLW的操作变为对BL操作，其他操作保持不变，即可实现对所述第三种存储器电路单元的写入操作。对于第二种和第三种存储器，电路单元晶体管各极的初始电位对铁电晶体管的极化均不会造成影响，即不会影响电路单元读写操作的正确性。
其次描述根据上述实施例提出的基于铁电晶体管设计的阵列电路。
该基于铁电晶体管设计的阵列电路包括：至少一个如第三实施例的电路单元，且阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一行的电路结单元的第三字线也相连，同一列的电路单元的位线相连。
进一步地，在本发明的一个实施例中，其中，在对所述电路单元存储的数据进行读操作时，所述第三字线的电压使得所述第三晶体管导通，以根据所述第二晶体管的漏源之间的电阻值大小或其影响来分辨所述电路单元存储的数据。
进一步地，在对所述电路单元存储的数据进行写操作时，控制所述第二字线和所述位线的电压，使所述第二晶体管的极化特性与所需要存储的数据一致。
进一步地，在对所述电路单元存储的数据进行写操作时，所述位线电压偏置在高电平或者低电平，所述第一字线的电压使得所述第一晶体管导通，所述第三字线的电压使得所述第三晶体管截止。
进一步地，在对所述电路单元存储的数据进行写操作时，所述第二字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压。
另外，如图10所示，图10为第三种存储器的一种阵列结构示意图。
根据本发明实施例提出的基于铁电晶体管设计的电路单元和阵列电路，对于每个电路单元拥有三个晶体管的非易失存储器，有效降低了写入操作的能量延时积，对某个电路单元的写入操作不会影响其他电路单元的正常状态，同时，电路单元只需要单一电压的维持操作，从而充分利用了铁电晶体管的漏源电流-栅极电压滞回特性，设计出新型的电路结构及操作方式，达到了更低功耗非易失存储器的目的。
进一步地，在上述三个实施例的基础上，如图11和图12所示，图11是基于铁电晶体管设计的不同非易失存储器写入延时-平均写入能量、读取延时-平均读取能量、写入延时-动能系数三种性能的比较，图12是基于铁电晶体管设计的不同非易失存储器之间性能指标的比较。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种基于铁电晶体管设计的电路单元，其特征在于，包括：第一晶体管、第二晶体管、位线、第一字线与第二字线，其中，
所述第一晶体管的栅极与所述第一字线相连，所述第一晶体管的漏极与所述位线相连，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述第二字线相连，所述第二晶体管的源极接地或者偏置在预设电位，且第一晶体管和第二晶体管中至少有一个晶体管是铁电晶体管。
2.一种基于铁电晶体管设计的阵列电路，其特征在于，包括：
至少一个如权利要求1所述的电路单元，且所述阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一列的电路单元的位线相连。
3.根据权利要求2所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行读操作时，所述电路单元的第二字线的电压使得所述电路单元的第二晶体管导通，以根据所述电路单元的第一晶体管的漏源之间电阻值大小或所述电阻值大小对所述电路单元的位线上的电压或电流的变化影响分辨所述电路单元存储的数据。
4.根据权利要求2所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行写操作时，控制所述位线和所述第一字线的电压，使所述电路单元的第一晶体管的极化特性与所需要存储的数据一致。
5.根据权利要求4所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行写操作时，位线电压偏置在高电平或者低电平，且所述第一字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压，所述第二字线的电压使得所述电路单元的第二晶体管截止。
6.一种基于铁电晶体管设计的电路单元，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第一位线、第二位线、第一字线、第二字线与第三字线，其中，
所述第一晶体管的栅极与所述第一字线相连，所述第一晶体管的漏极与所述第二晶体管的栅极相连，所述第一晶体管的源极与所述第一位线相连，第二晶体管的漏极与第三晶体管的源极相连，所述第二晶体管的源极与所述第二字线相连，所述第三晶体管的栅极与所述第三字线相连，所述第三晶体管的漏极与所述第二位线相连，其中，所述第一晶体管、第二晶体管和第三晶体管中至少有一个晶体管是铁电晶体管。
7.根据权利要求6所述的电路单元，其特征在于，所述第一位线和所述第二位线以短接的形式合并为一条位线。
8.一种基于铁电晶体管设计的阵列电路，其特征在于，包括：
至少一个如权利要求6所述的电路单元，且所述阵列电路的各个单元通过电气连接的方式组合成多行多列的布局方式，其中，同一行的电路单元的第一字线相连，同一行的电路单元的第二字线相连，同一行的电路单元的第三字线也相连，同一列的电路单元的第一位线相连，同一列的电路单元的第二位线也相连。
9.根据权利要求8所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行读操作时，所述第三字线的电压使得所述第三晶体管导通，以根据所述第二晶体管的漏源之间的电阻值大小或其影响来分辨所述电路单元存储的数据。
10.根据权利要求8所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行写操作时，控制所述第二字线和所述第一位线的电压，使所述电路单元的第二晶体管的极化特性与所需要存储的数据一致。
11.根据权利要求10所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行写操作时，所述第一位线电压偏置在高电平或者低电平，所述第一字线的电压使得所述第一晶体管导通，所述第三字线的电压使得所述第三晶体管截止。
12.根据权利要求11所述的阵列电路，其特征在于，其中，
在对其中所述的电路单元所存储的数据进行写操作时，所述第二字线的电压在低电压和高电压分别停留一段时间后再恢复至原本的电压。
13.如权利要求8-12任意一项所述的阵列电路，其特征在于，所述第一位线和所述第二位线以短接的形式合并为一条位线。
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