CN111477603B - 三维集成电路及其制造方法 - Google Patents

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Abstract

本发明公开一种三维集成电路及其制造方法。所述三维集成电路包括第一晶片、第二晶片以及混合接合结构。第二晶片通过混合接合结构与第一晶片接合在一起。混合接合结构包括配置在混合接合介电层与混合接合金属层之间的阻挡层。

Description

三维集成电路及其制造方法
技术领域
本发明涉及一种封装体及其制造方法，且特别是涉及一种三维集成电路及其制造方法。
背景技术
随着电子芯片微型化以及多功能性的需求，芯片的整合变得相当复杂，而封装技术也随着其产品的需求而有所改变。近年来，开始将二维集成电路(two-dimensionalintegrated circuit，2DIC)垂直整合发展至三维集成电路(three-dimensionalintegrated circuit，3DIC)，由此改善集成电路的处理能力与功耗。然而，3DIC的制作工艺仍面临许多挑战。
发明内容
本发明的目的在于提供一种三维集成电路，其将阻挡层配置在混合接合介电层与混合接合金属层之间，以抑制金属焊垫的金属元素扩散至接合介电层中，进而避免漏电流的情况产生。
为达上述目的，本发明提供一种三维集成电路包括第一晶片、第二晶片以及混合接合结构。第二晶片通过混合接合结构与第一晶片接合在一起。混合接合结构包括配置在混合接合介电层与混合接合金属层之间的阻挡层。
在本发明的一实施例中，上述的阻挡层的材料源自于混合接合介电层与混合接合金属层，且阻挡层与混合接合介电层以及混合接合金属层直接接触。
在本发明的一实施例中，上述的阻挡层的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)、氧化钴(CoO)或其组合。
在本发明的一实施例中，上述的阻挡层的厚度介于0.5nm至1.0nm之间。
在本发明的一实施例中，上述的混合接合结构包括：第一部分、第二部分以及第三部分。第一部分包括彼此接合的第一接合金属层与第二接合金属层。第二部分包括彼此接合的第一接合介电层与第二接合介电层。第三部分包括彼此接合的第一接合金属层与第二接合介电层、彼此接合的第一接合介电层与第二接合金属层以及配置在第一接合金属层与第二接合介电层之间以及配置在第一接合介电层与第二接合金属层之间的阻挡层。
在本发明的一实施例中，上述的第一接合金属层与第二接合金属层中的至少一者的材料包括主要金属，主要金属包括锰、钴或其组合，且主要金属的含量大于50wt％。
在本发明的一实施例中，上述的第一接合介电层与第二接合介电层的材料分别包括：氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物(nitrogen-doped carbide，NDC)、碳化硅、碳氧化硅或其组合。
在本发明的一实施例中，上述的第一晶片包括内埋在第一介电层中的第一金属焊垫，第一金属焊垫电连接至第一接合金属层，且第一金属焊垫与第一接合金属层之间的界面包括平面、弧面或其组合。
在本发明的一实施例中，上述的第一金属焊垫包括：第一金属层与第一阻障层。第一阻障层包覆第一金属层的表面以隔离第一金属层与第一介电层。第一接合金属层覆盖第一金属层的顶面与第一阻障层的顶面。
在本发明的一实施例中，上述的第一金属层的材料与第一接合金属层的材料不同，且第一金属层的材料包括铜、铝、铝铜、钨或其组合。
本发明提供一种三维集成电路的制造方法，其步骤如下。提供第一晶片。通过混合接合结构将第二晶片与第一晶片接合在一起。混合接合结构包括阻挡层，其形成在混合接合介电层与混合接合金属层之间。
在本发明的一实施例中，上述的提供第一晶片的步骤包括：在第一基底上形成第一内连线结构；在第一内连线结构上依序形成第一介电层与第一接合介电层；在第一介电层与第一接合介电层中形成第一开口，以暴露出第一内连线结构；在第一开口中填入第一金属材料；对第一金属材料进行研磨制作工艺，以形成第一金属焊垫并于第一金属焊垫上形成第一凹陷；以及于第一凹陷中形成第一接合金属层，由此形成第一接合结构。
在本发明的一实施例中，上述的第一凹陷的底面包括平面、弧面或其组合。
在本发明的一实施例中，上述的第一金属焊垫的顶面低于第一接合介电层的顶面。
在本发明的一实施例中，上述的第一接合金属层的顶面与第一接合介电层的顶面实质上共平面。
在本发明的一实施例中，上述的将第二晶片与第一晶片接合在一起的步骤包括：在第二晶片上形成第二接合结构，其包括第二接合介电层与内埋在第二接合介电层中的第二接合金属层；将第一接合结构对齐第二接合结构；以及进行接合制作工艺，使得第一接合金属层与第二接合金属层彼此接合、第一接合介电层与第二接合介电层彼此接合，并在第一接合金属层与第二接合介电层之间以及第一接合介电层与第二接合金属层之间形成阻挡层。
在本发明的一实施例中，上述的阻挡层是由第一接合金属层与第二接合介电层以及第一接合介电层与第二接合金属层反应而成。
在本发明的一实施例中，上述的阻挡层的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)、氧化钴(CoO)或其组合。
在本发明的一实施例中，上述的第一接合金属层与第二接合金属层中的至少一者的材料包括主要金属，主要金属包括锰、钴或其组合，且主要金属的含量大于50wt％。
在本发明的一实施例中，上述的第一接合介电层与第二接合介电层的材料分别包括：氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合。
基于上述，本发明通过在金属焊垫上形成接合金属层，其可在晶片对晶片接合(Wafer-to-wafer bonding)有偏移的情况下，在接合金属层与接合介电层之间形成阻挡层。所述阻挡层可抑制金属焊垫中的金属元素扩散至接合介电层，进而避免漏电流的情况产生。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1E为本发明第一实施例所绘示的三维集成电路的制造流程的剖面示意图；
图2为本发明第二实施例所绘示的三维集成电路的剖面示意图；
图3为本发明第三实施例所绘示的三维集成电路的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
图1A至图1E为依照本发明第一实施例所绘示的三维集成电路的制造流程的剖面示意图。
请参照图1A至图1E，本发明第一实施例提供一种三维集成电路的制造方法，其步骤如下。首先，提供具有第一接合结构125于其上的第一晶片100(如图1D所示)。具体来说，如图1A所示，在第一基底101上形成第一内连线结构102。在一实施例中，第一基底101包括半导体基底，例如是硅基底。第一内连线结构102包括介电层104与内连线层106。在一些实施例中，内连线层106包括多层结构，其内埋于介电层104中。在本实施例中，最顶层的内连线层106可以是铝焊垫(Al pad)或铜焊垫(Cu pad)，但本发明不以此为限。在其他实施例中，最顶层的内连线层106也可以是顶金属层(topmetal layer)。在替代实施例中，内连线层106可与其下方的有源元件(例如晶体管、二极管等)或无源元件(例如电容器、电阻器等)电连接，但本发明不以此为限。
接着，在第一内连线结构102上依序形成介电层108、110、112、114(上述堆叠层可视为第一介电层)以及第一接合介电层116。在一实施例中，介电层108、110、112、114的材料各自包括氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合，其形成方法可以是热氧化法、化学气相沉积法(CVD)等。在另一实施例中，介电层108、110、112、114具有不同介电材料。举例来说，介电层108可以是氮掺杂碳化物；介电层110可以是四乙氧基硅烷(tetraethosiloxane，TEOS)；介电层112可以是氮化硅与氧化硅的复合层；而介电层114可以是TEOS。在一些实施例中，第一接合介电层116的材料包括氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合，其形成方法可以是热氧化法、CVD等。在替代实施例中，第一接合介电层116与介电层114可具有相同材料或是不同材料。举例来说，第一接合介电层116与介电层114可都为TEOS。另外，第一接合介电层116可以是氮掺杂碳化物，而介电层114则是TEOS。
形成第一接合介电层116之后，在介电层108、110、112、114与第一接合介电层116中形成第一开口10。如图1A所示，第一开口10包括沟槽10a与通孔开口10b。沟槽10a与通孔开口10b彼此连通且通孔开口10b位于通孔开口10b上。在一些实施例中，第一开口10可通过沟槽优先制作工艺(trench first process)来形成。详细地说，通过光刻制作工艺及蚀刻制作工艺图案化第一接合介电层116与介电层114，以在第一接合介电层116与介电层114中形成沟槽10a。在本实施例中，介电层112可用以当作形成沟槽10a的蚀刻停止层。接着，通过另一光刻制作工艺及蚀刻制作工艺，将外露于沟槽10a的介电层112的一部分以及介电层112下方的介电层110、108图案化，以于其中形成通孔开口10b。在此情况下，如图1A所示，通孔开口10b对应且暴露出第一内连线结构102中的内连线层106的顶面。在本实施例中，内连线层106可用以当作形成通孔开口10b的蚀刻停止层。
形成第一开口10之后，在第一开口10中形成第一阻障层118与第一金属材料120。如图1A所示，第一阻障层118共形地覆盖第一开口10的表面与第一接合介电层116的顶面，且接触第一内连线结构102中的内连线层106。在一实施例中，第一阻障层118的材料包括Ti、TiN、Ta、TaN、CoW或其组合，且其形成方法可以是镀覆法、CVD、原子层沉积法(ALD)、物理气相沉积法(PVD)等。第一金属材料120填入第一开口10中，且从第一阻障层118的表面延伸覆盖第一接合介电层116的顶面。在一实施例中，第一金属材料120的材料包括铜、铝、铝铜、钨或其组合，且其形成方法可以是镀覆法、CVD、PVD等。
请参照图1A与图1B，对第一金属材料120进行研磨制作工艺，以于第一开口10中形成第一金属焊垫122。经由图1A与图1B所示的制作工艺步骤，第一金属焊垫122可视为双重金属镶嵌结构(dual damascene structure)。在一实施例中，所述研磨制作工艺可例如是化学机械研磨(CMP)制作工艺。第一接合介电层116a可视为研磨制作工艺的研磨停止层。具体来说，如图1B所示，第一金属焊垫122包括第一阻障层118a与第一金属层120a。第一阻障层118a包覆第一金属层120a的表面，以隔离第一金属层120a与介电层108、110、112、114以及第一接合介电层116a。在上述研磨制作工艺期间，除了移除部分第一金属材料120，也移除部分第一阻障层118与部分第一接合介电层116。在此情况下，如图1B所示，第一金属焊垫122的顶面122t低于第一接合介电层116a的顶面116t。也就是说，第一凹陷12形成在第一金属焊垫122上。虽然图1B所绘示的第一金属层120a的顶面120t与第一阻障层118a的顶面118t实质上共平面，使得第一凹陷12的底面呈一平面，但本发明不以此为限。在其他实施例中，第一金属层120a的顶面120t也可低于第一阻障层118a的顶面118t。换言之，部分第一阻障层118a也可能形成在第一凹陷12的侧壁上。
请参照图1C，形成第一接合金属材料124，以填入第一凹陷12中并延伸覆盖第一接合介电层116a的顶面116t。在一实施例中，第一接合金属材料124包括主要金属，所述主要金属可例如是锰、钴或其组合，且所述主要金属的含量大于50wt％。第一接合金属材料124的形成方法可以是镀覆法、CVD、PVD等。在另一实施例中，第一接合金属材料124与第一金属层120a具有不同材料。举例来说，第一接合金属材料124可以是锰层；而第一金属层120a则可以是铜层。
请参照图1C与图1D，进行平坦化制作工艺，移除部分第一接合金属材料124，以暴露出第一接合介电层116a的顶面116t。在此情况下，第一接合金属层124a形成在第一凹陷12中，且覆盖第一金属层120a与第一阻障层118a的顶面。在一些实施例中，第一接合金属层124a的顶面124t与第一接合介电层116a的顶面116t实质上共平面。在一实施例中，所述平坦化制作工艺可以是CMP制作工艺、回蚀刻制作工艺或其组合。在形成第一接合金属层124a之后，具有第一接合结构125于其上的第一晶片100便已完成，如图1D所示。第一接合结构125包括第一接合介电层116a与内埋于第一接合介电层116a中的第一接合金属层124a。第一接合金属层124a电连接且接触第一金属焊垫122。在一些实施例中，第一晶片100可以是半导体晶片(semiconductor wafer)、半导体芯片(semiconductor chip)、半导体管芯(semiconductor die)等。
请参照图1D与图1E，提供具有第二接合结构225于其上的第二晶片200。详细地说，如图1E所示，第二晶片200包括第二基底201、第二内连线结构202、介电层208、210、212、214以及第二金属焊垫222。第二内连线结构202包括介电层204与内埋于介电层204中的内连线层206。第二接合结构225包括第二接合介电层216a以及与内埋于第二接合介电层216a中的第二接合金属层224a。第二金属焊垫222包括第二阻障层218a与第二金属层220a。在一些实施例中，第一接合金属层124a与第二接合金属层224a可具有相同材料或是不同材料。第一接合介电层116a与第二接合介电层216a也可具有相同材料或是不同材料。由于第二晶片200的配置、材料以及形成方法与第一晶片100的配置、材料以及形成方法相似，且于上述实施例中详细说明过，于此便不再赘述。
接着，将第二晶片200上下翻转，以将第二晶片200安装至第一晶片100上。具体来说，在第二晶片200接合到第一晶片100之前，先将第二接合结构225对齐第一接合结构125。之后，进行接合制作工艺，使得第一接合金属层124a与第二接合金属层224a彼此接合、第一接合介电层116a与第二接合介电层216a彼此接合，并在第一接合金属层124a与第二接合介电层216a之间以及第一接合介电层116a与第二接合金属层224a之间形成阻挡层130。在一实施例中，上述的接合制作工艺包括施加压力及热，以将第一接合结构125与第二接合结构225混合接合在一起，由此形成混合接合结构25。
值得注意的是，混合接合法涉及至少两种类型的接合法，所述至少两种类型的接合法包括金属对金属接合法以及非金属对非金属接合法(例如，介电质对介电质接合法或熔融接合法)。如图1E所示，混合接合结构25包括第一部分P1、第二部分P2以及第三部分P3。第一部分P1是通过金属对金属接合法而接合在一起的第一接合金属层124a与第二接合金属层224a。第二部分P2是通过非金属对非金属接合法而接合在一起的第一接合介电层116a与第二接合介电层216a。第三部分P3则是当上述对准有偏移(shift)时，第一接合介电层116a会与第二接合金属层224a接触且第二接合介电层216a也会与第一接合金属层124a接触，由此形成阻挡层130。
在一实施例中，阻挡层130的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)、氧化钴(CoO)或其组合。在另一实施例中，阻挡层130是由第一接合金属层124a与第二接合介电层216a以及第一接合介电层116a与第二接合金属层224a反应而成。也就是说，阻挡层130自第一接合结构125与第二接合结构225之间的接合界面25s朝着第一晶片100与第二晶片200的方向形成。在此情况下，阻挡层130可视为一自对准结构或连续结构，以抑制金属焊垫122、222中的金属元素(例如铜)经由接合界面25s扩散至混合接合介电层16中。从微观角度来看，阻挡层130横跨第一接合结构125与第二接合结构225之间的接合界面25s。换言之，阻挡层130的一部分嵌入于第一接合结构125中，而阻挡层130的另一部分则嵌入于第二接合结构225中。在替代实施例中，阻挡层130的厚度可介于0.5nm至1.0nm之间。在其他实施例中，阻挡层130的材料是源自于混合接合介电层16与混合接合金属层24，且阻挡层130与混合接合介电层16与混合接合金属层24直接接触。
简而言之，如图1E所示，第一晶片100与第二晶片200通过混合接合结构25面对面地接合(face-to-face)在一起。在本实施例中，阻挡层130配置在混合接合介电层16与混合接合金属层24之间，其可有效地抑制金属焊垫122、222中的金属元素(例如铜)扩散至混合接合介电层16，进而避免漏电流的情况产生。
图2为依照本发明第二实施例所绘示的三维集成电路的剖面示意图。
请参照图2，基本上，图2所绘示的第一晶片100a与图1D所绘示的第一晶片100相似。上述两者不同之处在于：相较于图1D的具有平坦顶面122t的第一金属焊垫122，图2的第一金属焊垫122a的顶面122t’(或第一金属焊垫122a与第一接合金属层124b之间的界面123)是呈弧面。在本实施例中，可通过调整上述的研磨制作工艺中的研磨液(slurry)的配方或是其他制作工艺参数，使得所述研磨制作工艺对第一金属材料的研磨速率较快，进而形成具有弧面122t’的第一金属焊垫122a。如图2所示，所述弧面122t’朝向第一基底101的方向凹入。另外，第一金属焊垫122a包括第一阻障层118b与第一金属层120b。第一阻障层118b的顶面118t’与第一金属层120b的顶面120t’也朝向第一基底101的方向凹入。
图3为依照本发明第三实施例所绘示的三维集成电路的剖面示意图。
请参照图3，基本上，图3所绘示的三维集成电路与图1E所绘示的三维集成电路相似。上述两者不同之处在于：图3的阻挡层130仅形成在第一接合介电层116a与第二接合金属层224a之间，而未形成在第一接合金属层124a与第二接合介电层216a之间。详细地说，当第一接合介电层116a与第二接合介电层216a具有不同材料时，则会在第一接合结构125与第二接合结构225之间的接合界面25s形成阻挡层130或不形成阻挡层130。举例来说，当第一接合介电层116a为TEOS层且第二接合介电层216a为氮掺杂碳化物时，TEOS层116a可与第二接合金属层224a(例如锰层)反应形成阻挡层130(例如氧化锰层)，以抑制第二金属焊垫222中的金属元素(例如铜)经由接合界面25s扩散至混合接合介电层16中。另一方面，氮掺杂碳化物层216a本身即可抑制第一金属焊垫122中的金属元素(例如铜)扩散，因此，可不形成阻挡层在第一接合金属层124a与第二接合介电层216a之间也可具有阻挡铜扩散的功效。此外，当第一接合介电层116a为TEOS层且第二接合介电层216a为氮掺杂碳化物时，第一接合金属层124a也可以是锰层、钴层或铜层等。
在替代实施例中，第一接合介电层116a与第二接合介电层216a可具有相同材料。举例来说，当第一接合介电层116a与第二接合介电层216a都为氮掺杂碳化物时，可不形成阻挡层于混合接合介电层16与混合接合金属层24之间也可具有阻挡铜扩散的功效。
综上所述，本发明通过在金属焊垫上形成接合金属层，其可在晶片对晶片接合有偏移的情况下，在接合金属层与接合介电层之间形成阻挡层。所述阻挡层可抑制金属焊垫中的金属元素扩散至接合介电层，进而避免漏电流的情况产生。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种三维集成电路，其特征在于，包括：
第一晶片；以及
第二晶片，通过混合接合结构与所述第一晶片接合在一起，其中所述混合接合结构包括：
混合接合介电层，包括设置于所述第一晶片 上的第一接合介电层及设置于所述第二晶片 上的第二接合介电层；
混合接合金属层，包括内埋于所述第一接合介电层的第一接合金属层及内埋于所述第二接合介电层的第二接合金属层；以及
阻挡层，其配置在所述混合接合介电层与所述混合接合金属层之间，其中所述阻挡层的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)或其组合，
其中，所述第一接合金属层与所述第二接合金属层彼此接合的部分构成第一部分，
所述第一接合介电层与所述第二接合介电层彼此接合的部分构成第二部分，
所述第一接合金属层与所述第二接合介电层彼此接合的部分、所述第一接合介电层与所述第二接合金属层彼此接合的部分以及配置在所述第一接合金属层与所述第二接合介电层之间且内嵌于所述第一接合金属层与所述第二接合介电层中的部分所述阻挡层或配置在所述第一接合介电层与所述第二接合金属层之间且内嵌于所述第一接合介电层与所述第二接合金属层中的另一部分所述阻挡层构成第三部分，且
第三部分配置于第一部分与第二部分之间。
2.如权利要求1所述的三维集成电路，其中所述阻挡层的材料源自于所述混合接合介电层与所述混合接合金属层，且所述阻挡层与所述混合接合介电层以及所述混合接合金属层直接接触。
3.如权利要求1所述的三维集成电路，其中所述阻挡层的厚度介于0.5nm至1.0nm之间。
4.如权利要求1所述的三维集成电路，其中所述第一接合金属层与所述第二接合金属层中的至少一者的材料包括主要金属，所述主要金属包括锰、钴或其组合，且所述主要金属的含量大于50wt％。
5.如权利要求1所述的三维集成电路，其中所述第一接合介电层与所述第二接合介电层的材料分别包括：氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合。
6.如权利要求1所述的三维集成电路，其中所述第一晶片包括内埋在第一介电层中的第一金属焊垫，所述第一金属焊垫电连接至所述第一接合金属层，且所述第一金属焊垫与所述第一接合金属层之间的界面包括平面、弧面或其组合。
7.如权利要求6所述的三维集成电路，其中所述第一金属焊垫包括：
第一金属层；以及
第一阻障层，包覆所述第一金属层的表面以隔离所述第一金属层与所述第一介电层，其中所述第一接合金属层覆盖所述第一金属层的顶面与所述第一阻障层的顶面。
8.如权利要求7所述的三维集成电路，其中所述第一金属层的材料与所述第一接合金属层的材料不同，且所述第一金属层的材料包括铜、铝、铝铜、钨或其组合。
9.一种三维集成电路的制造方法，包括：
提供第一晶片；以及
通过混合接合结构将第二晶片与所述第一晶片接合在一起，其中所述混合接合结构包括：
混合接合介电层，包括设置于所述第一晶片 上的第一接合介电层及设置于所述第二晶片 上的第二接合介电层；
混合接合金属层，包括内埋于所述第一接合介电层的第一接合金属层及内埋于所述第二接合介电层的第二接合金属层；以及
阻挡层，其形成在所述混合接合介电层与所述混合接合金属层之间，其中所述阻挡层的材料包括氧化锰(MnO)、硅酸锰(MnSiO)、氮氧化锰(MnON)或其组合，
其中，所述第一接合金属层与所述第二接合金属层彼此接合的部分构成第一部分，
所述第一接合介电层与所述第二接合介电层彼此接合的部分构成第二部分，
所述第一接合金属层与所述第二接合介电层彼此接合的部分、所述第一接合介电层与所述第二接合金属层彼此接合的部分以及配置在所述第一接合金属层与所述第二接合介电层之间且内嵌于所述第一接合金属层与所述第二接合介电层中的部分所述阻挡层或配置在所述第一接合介电层与所述第二接合金属层之间且内嵌于所述第一接合介电层与所述第二接合金属层中的另一部分所述阻挡层构成第三部分，且
第三部分配置于第一部分与第二部分之间。
10.如权利要求9所述的三维集成电路的制造方法，其中提供所述第一晶片的步骤包括：
在第一基底上形成第一内连线结构；
在所述第一内连线结构上依序形成第一介电层与所述第一接合介电层；
在所述第一介电层与所述第一接合介电层中形成第一开口，以暴露出所述第一内连线结构；
在所述第一开口中填入第一金属材料；
对所述第一金属材料进行研磨制作工艺，以形成第一金属焊垫并于所述第一金属焊垫上形成第一凹陷；以及
在所述第一凹陷中形成所述第一接合金属层，由此形成第一接合结构。
11.如权利要求10所述的三维集成电路的制造方法，其中所述第一凹陷的底面包括平面、弧面或其组合。
12.如权利要求10所述的三维集成电路的制造方法，其中所述第一金属焊垫的顶面低于所述第一接合介电层的顶面。
13.如权利要求10所述的三维集成电路的制造方法，其中所述第一接合金属层的顶面与所述第一接合介电层的顶面实质上共平面。
14.如权利要求10所述的三维集成电路的制造方法，其中将所述第二晶片与所述第一晶片接合在一起的步骤包括：
在所述第二晶片上形成第二接合结构，其包括所述第二接合介电层与所述第二接合金属层；
将所述第一接合结构对齐所述第二接合结构；以及
进行接合制作工艺，使得所述第一接合金属层与所述第二接合金属层彼此接合、所述第一接合介电层与所述第二接合介电层彼此接合，并在所述第一接合金属层与所述第二接合介电层之间以及所述第一接合介电层与所述第二接合金属层之间形成所述阻挡层。
15.如权利要求14所述的三维集成电路的制造方法，其中所述阻挡层是由所述第一接合金属层与所述第二接合介电层以及所述第一接合介电层与所述第二接合金属层反应而成。
16.如权利要求14所述的三维集成电路的制造方法，其中所述第一接合金属层与所述第二接合金属层中的至少一者的材料包括主要金属，所述主要金属包括锰、钴或其组合，且所述主要金属的含量大于50wt％。
17.如权利要求14所述的三维集成电路的制造方法，其中所述第一接合介电层与所述第二接合介电层的材料分别包括：氧化硅、氮化硅、氮氧化硅、氮掺杂碳化物、碳化硅、碳氧化硅或其组合。
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