KR102780353B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 개시의 일 실시예는, 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩 및, 제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩을 포함하며, 상기 제1 절연층 및 상기 제2 절연층의 표면들이 접합되어 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 절연층은 상기 접합 계면에 인접한 상기 제1 전극의 일 측면 영역에 접촉되는 부분을 갖는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 개시는 반도체 장치 및 그 제조방법에 관한 것이다.
종래, 반도체 장치는 반도체 소자나 집적 회로가 형성된 복수의 기판을 접합시킴으로써 반도체 장치의 점유 면적은 감소될 수 있다. 각 기판의 접합면에는, 절연층이 형성되고, 각 절연층이 대응하는 위치에 상호 연결을 위한 복수의 전극이 배치될 수 있다. 이러한 접합면은 평탄화하기 위한 연마공정이 적용된다.
하지만, 각 기판의 접합면을 연마하는 공정 후에도 전극과 그 주위의 접합면에 단차가 발생될 수 있고, 원하는 스펙 범위로 제어하지 못하는 경우에, 접합 후에도 보이드(void) 등의 불량이 발생되어 수율이 저하되는 문제가 있을 수 있다.
본 개시에서 해결하고자 하는 과제 중 하나는 하이브리드 접합의 신뢰성을 개선된 반도체 장치를 제공하는데 있다.
본 개시에서 해결하고자 하는 과제 중 하나는 하이브리드 접합의 신뢰성을 개선된 반도체 장치의 제조방법을 제공하는데 있다.
본 개시의 일 실시예는, 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및 제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며, 상기 제1 절연층 및 상기 제2 절연층의 표면들이 접합되어 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 절연층은 상기 접합 계면에 인접한 상기 제1 전극의 일 측면 영역에 접촉되는 부분을 갖는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및 제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며, 상기 제1 절연층 및 상기 제2 절연층의 표면들이 접합되어 상기 제1 전극 및 상기 제2 전극이 직접 연결되고, 상기 제1 배리어의 단부는 상기 접합 계면으로부터 이격되어 위치하며, 상기 제1 전극의 일 측면 영역에 접촉되는 상기 제1 절연층의 나머지 부분과 다른 물질을 포함하는 부분을 갖는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 실질적으로 평탄한 단면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및 제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 실질적으로 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며, 상기 제1 배리어의 단부는 상기 접합 계면까지 연장되고, 상기 제1 절연층 중 상기 제1 전극의 측면 영역과 접촉하는 부분은 상기 제1 절연층의 다른 부분과 상기 제1 배리어에 의해 분리되며, 상기 제1 절연층의 다른 부분과 상이한 물질을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 배치된 절연층에 개구를 형성하는 단계와, 상기 개구에 의해 노출된 표면들에 배리어를 형성하는 단계와, 상기 개구의 내부가 충전되도록 상기 배리어 상에 전극을 형성하는 단계와, 상기 전극을 화학/기계적으로 연마하는 단계 - 상기 연마된 전극의 상단부는 상기 개구의 내부에서 상기 배리어와의 갭이 발생됨 - 와, 상기 배리어의 노출된 부분을 선택적으로 제거하는 단계 - 상기 갭에서 상기 배리어가 제거되어 상기 절연층의 측면 영역이 노출되며 상기 갭은 확장됨- 와, 상기 확장된 갭과 함께 상기 개구가 충전되도록 상기 전극 상에 추가 절연층을 형성하는 단계와, 상기 전극이 상기 절연층 및 상기 추가 절연층의 표면과 실질적으로 평탄한 상단면을 갖도록 상기 결과물을 연마하는 단계;를 포함하는 반도체 장치 제조방법을 제공한다.
본 개시의 일 실시예는, 기판 상에 배치된 절연층에 개구를 형성하는 단계와, 상기 개구에 의해 노출된 표면들에 배리어를 형성하는 단계와, 상기 개구의 내부가 충전되도록 상기 배리어 상에 전극을 형성하는 단계와, 상기 전극을 화학/기계적으로 연마하는 단계 - 상기 연마된 전극의 상단부는 상기 개구의 내부에서 상기 배리어와의 갭이 발생됨 - 와, 상기 갭과 함께 상기 개구가 충전되도록 상기 전극 상에 추가 절연층을 형성하는 단계와, 상기 전극의 상단면이 상기 절연층 및 상기 추가 절연층의 표면과 상기 배리어의 상단면과 실질적으로 평탄한 표면을 갖도록 상기 결과물을 연마하는 단계;를 포함하는 반도체 장치 제조방법을 제공한다.
화학적 기계적 연마 과정에서 발생되는 보이드를 후속 공정을 통해 제거함으로써 제1 및 제2 반도체 칩 간의 접합 강도의 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 개략 분해 사시도이다.
도 2는 도 1에 도시된 반도체 장치를 나타내는 측단면도이다.
도 3은 도 2에 도시된 반도체 장치의 "A" 부분을 확대하여 나타내는 단면도이다.
도 4a 내지 도 4f는 도 3에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 5a 내지 도 5c는 본 개시의 다양한 실시예에 따른 반도체 장치(특히, 접합 구조체)를 나타내는 단면도들이다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7은 본 개시의 일 실시예에 따른 반도체 장치(특히, 접합 구조체)를 나타내는 단면도들이다.
도 8a 내지 도 8e는 도 7에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 9a 및 도 9b는 본 개시의 다양한 실시예에 따른 반도체 장치(특히, 접합 구조체)를 나타내는 단면도들이다.
도 10은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11a 내지 도 11c는 도 10에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 12a 내지 도 12c는 본 개시의 다양한 실시예에 따른 반도체 장치(특히, 접합 구조체)를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 개략 분해 사시도이며, 도 2는 도 1에 도시된 반도체 장치를 나타내는 측단면도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 반도체 장치(500)는 제1 반도체 칩(100)과 상기 제1 반도체 칩(100) 상에 적층된 제2 반도체 칩(200)을 포함한다.
상기 반도체 장치(500)는 예를 들어, 적층형 씨모스 이미지 센서(CIS)일 수 있다. 이 경우에 상기 제2 반도체 칩(200)은 피사체를 촬상하는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서와 같은 센서 칩이며, 상기 제1 반도체 칩(100)은 제2 반도체 칩(200)으로부터 촬상 화상의 화상 신호를 판독하고, 판독한 화상 신호에 대하여 다양한 신호 처리를 행하는 로직 회로 등을 갖는 로직 칩일 수 있다다.
도 1에 도시된 바와 같이, 상기 제2 반도체 칩(200)은, 픽셀 영역(PA)과 픽셀 주변 영역(PEp)을 포함할 수 있다. 픽셀 영역(PA)은 제2 반도체 칩(200)의 중앙 영역에 배치되고, 다수의 픽셀들은 2차원 배열로 구성될 수 있으며, 각각 CMOS 소자를 포함할 수 있다. 픽셀 주변 영역(PEp)은 픽셀 영역(PA)을 둘러싸도록 픽셀 영역(PA)의 외곽에 배치될 수 있다.
상기 제1 반도체 칩(100)은 로직 영역(LA)과 로직 주변 영역(PEl)을 포함할 수 있다. 로직 영역(LA)은 제2 반도체 칩(200)의 중앙 영역에 배치되고, 다수의 로직 소자들이 배치될 수 있다. 다수의 로직 소자들은 제1 반도체 칩(100)의 픽셀들로부터의 픽셀 신호들을 처리하기 위한 다양한 회로들을 구성할 수 있다. 예를 들어, 이러한 회로들은 아날로그신호 처리 회로, ADC(Analog-to-Digital Converter) 회로, 이미지 신호 처리 회로, 및 제어 회로 등을 포함할 수 있다.
본 실시예에서, 로직 주변 영역(PEl) 및 픽셀 주변 영역(PEp)은 4면의 외곽 부분 모두에 배치되고 있으나, 그에 한정되지 않으며, 로직 주변 영역(PEl) 및 픽셀 주변 영역(PEp) 중 적어도 하나는 상기 4면 중 적어도 한 면의 외곽 부분에는 로직 주변 영역(PEl)이 형성되지 않을 수 있다.
이러한 제1 및 제2 반도체 칩(100,200)은 접합되어 적층형 씨모스 이미지 센서(CIS)와 같은 하나의 반도체 장치(500)로 제공될 수 있다. 도 2에 도시된 두 칩(100,200)의 적층된 상태에서 부분 단면(D1-D1'), 즉, Y 방향에 따른 단면을 참조하여, 본 실시예에 따른 반도체 장치(500)의 구조, 특히 접합 구조체(BS)를 상세히 설명한다.
도 2를 참조하면, 상기 제1 반도체 칩(100)은 제1 기판(120)과, 상기 제1 기판(120)의 상면에 배치된 제1 접합 구조체(BS1)를 포함하고, 상기 제2 반도체 칩(200)은 제2 기판(220)과, 상기 제2 기판(220)의 하면에 배치된 제2 접합 구조체(BS2)를 포함할 수 있다.
상기 제1 기판(120)은 로직 회로가 구현된 제1 디바이스 기판(105)과, 상기 제1 디바이스 기판(105)의 상면에 위치한 제1 배선부(115)를 포함할 수 있다. 상기 제1 배선부(115)는 제1 층간 절연층들(111)과, 제1 배선 라인들(112) 및 제1 수직 콘택들(113)을 포함할 수 있다. 상기 제1 수직 콘택들(113)은 제1 배선 라인들(112) 간을 전기적으로 연결하거나 제1 배선 라인들(112)을 제1 기판(120)(예, 로직 회로)으로 전기적으로 연결할 수 있다.
이와 유사하게, 상기 제2 기판(220)은 CMOS 회로가 구현된 제2 디바이스 기판(205)과, 상기 제2 디바이스 기판(205)의 하면에 위치한 제2 배선부(215)를 포함할 수 있다. 상기 제2 배선부(215)는 제2 층간 절연층들(211)과, 제2 배선 라인들(212) 및 제2 수직 콘택들(213)을 포함할 수 있다. 상기 제2 수직 콘택들(213)은 제2 배선 라인들(212) 간을 전기적으로 연결하거나 제2 배선 라인들(212)을 제2 기판(220)(예, CMOS 회로)으로 전기적으로 연결할 수 있다.
도시하지 않았으나, 제2 디바이스 기판(205) 상면에는 컬러 필터들과 마이크로 렌즈들이 형성될 수 있다. 픽셀들이 형성된 제2 디바이스 기판(205)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제2 배선부(215)에 대하여 반대 방향에 형성된 구조를 BSI(back side illumination) 구조라고 한다. 반대로, 제2 디바이스 기판(205)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제2 배선부(215)과 동일한 방향에 형성된 구조, 즉 제2 배선부(215) 상에 컬러 필터들과 마이크로 렌즈들이 형성된 구조를 FSI(front side illumination) 구조라고 한다.
상기 제1 반도체 칩(100)의 제1 접합 구조체(BS1)는 상기 제1 기판(120)의 일 표면(예, 상면)에 배치된 제1 절연층(131)과, 상기 제1 절연층(131)에 매립되며 일 단면이 제1 절연층(131)으로부터 노출된 복수의 제1 전극(155)과, 상기 제1 절연층(131)과 상기 제1 전극(155) 사이에 배치된 제1 배리어(152)를 포함한다. 상기 제1 절연층(131)은 평탄한 표면을 가지며, 상기 제1 절연층(131)의 표면은 상기 제1 전극(155)의 상단면(이하, '표면'이라고도 함)과도 실질적으로 평탄한 공면을 가질 수 있다. 상기 각 제1 전극(155)은 상기 제1 기판(120)의 제1 배선부(115)를 통하여 로직 회로 등에 접속될 수 있다.
이와 유사하게, 상기 제2 반도체 칩(200)의 제2 접합 구조체(BS2)는 상기 제2 기판(220)의 일 표면(예, 하면)에 형성되는 제2 절연층(231)과, 상기 제2 절연층(231)에서 상기 제2 전극(255)과 대응하는 위치에 매립되어 일 단면이 제2 절연층(231)으로부터 노출된 복수의 제2 전극(255)과, 상기 제2 절연층(231)과 상기 제2 전극(255) 사이에 배치된 제2 배리어(252)를 포함한다. 상기 제2 절연층(231)은 평탄한 표면을 가지며, 상기 제2 절연층(231)의 표면은 상기 제2 전극(255)의 하단면(이하, '표면'이라고도 함)과도 실질적으로 평탄한 공면을 가질 수 있다. 각 제2 전극(255)은, 예를 들어 제2 기판(220)의 제2 배선부(215)를 통하여 CMOS 회로에 접속될 수 있다.
예를 들어, 상기 제1 및 제2 전극(155,255) 중 적어도 하나는 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 상기 제1 및 제2 배리어(152,252)는 도전성 배리어이며, 상기 제1 및 제2 배리어(152,252) 적어도 하나는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다.
본 실시예에서, 상기 제1 및 제2 절연층(131,231)과 제1 및 제2 배선부(115,215) 사이에는 각각 식각정지층(116,216)이 포함될 수 있다. 예를 들어, 식각정지층(116,216)은 실리콘 질화물 또는 알루미늄 질화물을 포함할 수 있다.
예를 들어, 상기 제1 및 제2 절연층(131,231)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있으며, 서로 다른 물질을 갖는 복층 구조를 가질 수도 있다. 본 실시예에 채용된 제1 및 제2 절연층(131,231)은 각각 서로 다른 물질을 포함하는 제1 절연막(131a,231a)과 제2 절연막(131b,231b)을 포함할 수 있다. 예를 들어, 제1 절연막(131a,231a)은 실리콘 산화물이며, 제2 절연막(131b,231b)은 실리콘 산질화물, 실리콘 탄질화물 또는 실리콘 질화물일 수 있다.
도 2에 도시된 바와 같이, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 상부에 배치되어 제1 반도체 칩(100)과 결합할 수 있다. 즉, 제1 및 제2 접합 구조체(BS1,BS2), 즉 제1 절연층(131) 및 제1 전극(155)과, 제2 절연층(231) 및 제2 전극(255) 각각이 서로 마주하고 상기 제2 도록 제1 및 제2 반도체 칩(100,200)을 배치하여 서로 결합할 수 있다.
본 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은, 상기 제1 및 제2 절연층(131,231)의 각 접합면이 연마되어 평탄화된 후에, 접착제를 사용하지 않고 직접 접합된다. 이러한 접합 과정에서, 상기 제1 및 제2 절연층(131,231) 사이의 분자간력에 의한 수소 결합에 의해 예비 접합될 수 있으며. 이어, 상기 제1 및 제2 절연층(131,231)에 열처리를 적용함으로써 제1 및 제2 절연층(131,231) 사이의 공유 결합과 함께 제1 전극(155)과 제2 전극(255)의 접합(예, Cu-Cu 접합)에 의해 상기 제1 및 제2 반도체 칩(100,200)은 접합될 수 있다. 이러한 열처리 공정은 일정 압력 조건에서 수행될 수 있다. 상기 제1 및 제2 전극(155,255)의 접합도 다른 접합매개(예, 공융 금속)없이 직접 연결되어 일체화된 상호 연결 구조를 형성할 수 있다.
이와 같이, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 상기 제1 및 제2 전극(155,255)의 직접 접합(direct bonding)에 의해 상호 연결되며, 그에 따라 제2 반도체 칩(200)으로부터의 이미지 신호들이 제2 반도체 칩(200)의 로직 회로로 전달될 수 있다.
본 실시예에 따른 제1 및 제2 반도체 칩(100,200)의 접합은 제1 및 제2 절연층(131,231)의 접합(즉, 유전체 접합)과 함께, 제1 및 제2 전극(155,255)의 접합(즉, 메탈 접합)과 함께 구현되므로, 하이브리드 접합(hybrid bonding)이라고도 한다. 이러한 본딩은 실제로 칩 레벨(chip-level)에서 구현되기보다는, 웨이퍼 레벨(wafer-level), 즉 복수의 제1 반도체 칩(100)을 포함한 웨이퍼와 복수의 제2 반도체 칩(200)를 포함한 웨이퍼의 적층/접합 공정으로 구현될 수 있다.
예를 들어, 복수의 제1 반도체 칩(100)을 포함한 웨이퍼와 복수의 제2 반도체 칩(200)을 포함한 웨이퍼를 접합하고, 이후에 절단(sawing) 공정 등을 통해 다수의 개별 적층 칩 구조체들로 분리시킬 수 있다. 적층 칩 구조체들 각각은 도 1에 도시된 반도체 장치(500)와 같이, 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함한 2층 구조를 가질 수 있다.
본 실시예에 채용된 접합 구조체(BS)에서, 상기 제1 및 제2 절연층 중 적어도 하나의 절연층은 상기 접합 계면에 인접한 관련 전극(들)의 일 측면 영역에 접촉되는 부분을 가질 수 있다. 상기 적어도 하나의 절연층은 상기 접합 계면에 인접한 상기 관련 전극(들)의 일 측면 영역과의 계면에서 보이드가 존재하지 않도록 그 측면영역에 밀착되어 형성됨으로써 견고한 접합강도를 보장할 수 있다.
도 3은 도 2에 도시된 반도체 장치(500)의 "A" 부분을 확대하여 본 단면도이다.
도 2와 도 3을 참조하면, 상기 제1 절연층(131)은 상기 제1 및 제2 절연층(131,231)이 접합된 접합 계면(BL)에 인접한 상기 제1 전극(155)의 일 측면 영역(SA)에 접촉되는 부분(131S)을 갖는다. 이와 유사하게, 상기 제2 절연층(231)은 상기 접합 계면(BL)에 인접한 상기 제2 전극(255)의 일 측면 영역(SA)에 접촉되는 부분(231S)을 갖는다. 도 3에 도시된 바와 같이, 상기 제1 및 제2 배리어(152,252)의 단부(152T,252T)는 상기 접합 계면(BL)으로부터 이격되어 위치한다. 이격된 간격(d1)은 배리어에 대한 습식 식각 공정 조건(도 4d 참조)에 의존할 수 있다. 예를 들어, 상기 간격(d1)은 1㎚∼100㎚ 범위일 수 있으며, 특정 예에서는 2㎚∼20㎚ 범위일 수 있다. 그 간격만큼 노출된 상기 제1 및 제2 전극(155,255)의 일 측면 영역(SA)은 각각 제1 및 제2 절연층(131,231)과 밀착될 수 있다. 이로써, 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255) 주위에 보이드가 존재하지 않으며 접합강도를 강화시킬 수 있다.
본 실시예에서, 상기 제1 및 제2 절연층(131,231)은 각각 앞서 설명한 바와 같이, 제1 절연막(131a,231a)과 제2 절연막(131b,231b)을 포함할 수 있다. 이 경우에, 도 3에 도시된 바와 같이, 상기 제1 및 제2 배리어의 단부(152T,252T)는 상기 제2 절연막(131b,231b) 내에 위치할 수 있다. 또한, 상기 제1 절연층(131,231) 중 상기 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255)의 측면 영역들(SA)에 접촉하는 부분들(131S,231S)은 상기 제2 절연막(131b,231b)일 수 있다.
본 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 모두 동일한 형태의 보이드 프리(void-free) 구조를 가지만, 이에 한정되지 않으며, 상기 제1 및 제2 반도체 칩들(100,200) 중 하나의 반도체 칩만이 상술된 보이드 프리 구조를 취할 수 있고, 다른 하나의 반도체 칩은 다른 형태의 보이드 프리 구조 또는 종래와 같은 구조를 가질 수도 있다. 이러한 다양한 실시예에 대해서는 도 6a 내지 도 6c를 참조하여 후술하기로 한다.
본 실시예에서, 제1 반도체 칩(100)에는 로직 영역만을 포함하는 것으로 예시되었으나, 일부 실시예에서는, 제1 반도체 칩(100)은 로직 영역 외에 메모리 영역을 더 포함할 수 있다. 메모리 영역에는 메모리 소자들이 배치될 수 있다. 예컨대, 메모리 소자들은 DRAM(Dynamic Random Access Memory) 및/또는 MRAM(Magnetic Random Access Memory)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(500)는 제1 및 제2 반도체 칩(100,200)의 2층 구조로 예시되어 있으나, 다른 실시예에서는, 반도체 장치는 3개 이상의 반도체 칩이 적층된 구조를 가질 수 있다.
예를 들어, 일부 실시예에 따른 적층형 CIS는, 로직 소자들이 배치된 제1 반도체 칩과 상기 제1 반도체 칩의 상부에 배치되며 픽셀 및 CMOS 센서를 구비한 제2 반도체 칩 외에도, 상기 제1 반도체 칩의 하부에 배치된 제3 반도체 칩을 포함할 수 있다. 상기 제3 반도체 칩은 메모리 소자를 포함할 수 있다. 이 경우에도, 제1 내지 제3 반도체 칩 사이의 2개의 접합 구조체 중 적어도 하나는 본 실시예에 따른 접합 구조체를 가질 수 있다.
도 4a 내지 도 4f는 도 3에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 본 제조공정은 도 1 및 도 2에 도시된 반도체 장치(500)중 제1 반도체 칩(100)의 제1 접합 구조체(BS1)를 형성하는 공정으로서, 제1 기판(120)의 웨이퍼 레벨에서 수행되는 공정으로 이해할 수 있다.
도 4a를 참조하면, 제1 기판(120) 상에 배치된 제1 절연층(131)에 개구(H)를 형성한다.
상기 제1 기판(120)의 일면으로부터 노출된 제1 배선 라인(112)을 덮도록 제1 절연층(131)을 형성한다. 본 실시예에 채용된 제1 절연층(131)은 상기 제1 기판(120) 상에 배치된 제1 절연막(131a)과 상기 제1 절연막(131a) 상에 배치된 제2 절연막(131b)을 포함할 수 있다. 예를 들어, 제1 절연막(131a)은 실리콘 산화물이며, 제2 절연막(131b)은 실리콘 산질화물, 실리콘 탄질화물 또는 실리콘 질화물일 수 있다.
상기 개구(H)는 상기 제1 배선 라인(112)의 일부가 노출되도록 형성될 수 있다. 앞서 설명한 바와 같이, 상기 제1 배선 라인(112)은 상기 제1 기판(120)의 로직 소자 등에 연결될 수 있다. 상기 개구(H)는 홀 또는 트렌치 형태로 형성될 수 있다. 제1 배선 라인(112) 상에 식각 정지막(116)이 구비된 경우에, 식각 정지막(116)을 제거하여 제1 배선 라인(112)을 노출시킬 수 있다.
이어, 도 4b를 참조하면, 상기 개구(H)의 내부에 제1 배리어(152)와 제1 전극(155)을 순차적으로 형성한다.
상기 개구(H)에 노출된 내부 표면들과 상기 제1 절연층(131)의 상면 상에 제1 배리어(152)를 컨포멀하게 형성한다. 예를 들어, 상기 제1 배리어(152)는 Ta, TaN, Mn, MnN, WN, Ti, TiN 또는 그 조합을 포함할 수 있다. 상기 개구(H)의 내부가 충전되도록 상기 제1 배리어 상에 제1 전극을 형성한다. 예를 들어, 상기 제1 전극(155)은 Cu, Co, Mo, Ru, W 또는 그 합금을 포함할 수 있다. 일부 실시예에서, 상기 제1 배리어(152)는 TaN이며, 상기 제1 전극(155)은 Cu일 수 있다.
다음으로, 도 4c를 참조하면, 화학/기계적 연마(chemical mechanical polishing: CMP) 공정을 이용하여 상기 제1 전극(155)을 연마한다.
본 공정에서, CMP 공정을 이용하여 제1 절연층(131) 상에 위치한 제1 전극(155)의 부분을 제거한다. 이러한 CMP 과정에서, 제1 전극(155)의 상단은 제1 절연층(131)의 상면과 평탄한 표면을 갖는 것이 바람직하나, 실제로는 제1 절연층(131)과 단차가 발생될 수 있다.
한편, 제1 절연층(131)의 물질과 상기 제1 전극(155)의 메탈 사이의 갤버닉 부식(galvanic corrosion)이 발생되어, 그 결과 도 4c에 도시된 바와 같이, CMP 공정 후에 제1 전극(155)의 상단(155T') 모서리 부분이 제거된 형태를 갖게 될 수 있다. 이로 인해, 제1 전극(155)의 상단(155T') 주위의 제1 절연층(131)과 제1 갭(G1)을 가질 수 있다. 이러한 갭(G1)은 전극 주위에 잔류하여 접합 공정 후에 보이드를 발생시키는 원인이 된다.
이어, 도 4d를 참조하면, 상기 제1 배리어(152)의 노출된 부분을 선택적으로 제거한다.
본 공정은 제1 배리어(152)를 선택적으로 식각할 수 있는 습식 식각에 의해 수행될 수 있다. 예를 들어, 제1 배리어(152)가 TaN인 경우에, 그 주위에 위치한 제1 절연층(131) 및 다른 메탈인 제1 전극(155)이 손상되지 않도록 제1 배리어(152) 물질을 선택적으로 제거하기 위한 습식 식각 공정이 수행될 수 있다.
상기 제1 배리어(152) 중 상기 제1 절연층(131)의 상면에 위치한 부분과 개구(H)의 내부에 노출된 부분도 함께 제거될 수 있다. 습식 식각 공정으로 제거되므로, 상기 제1 배리어(152)는 상기 제1 갭(G1)에서 노출되지 않았던 부분까지, 즉 제1 절연층(131)과 제1 전극(155) 사이의 부분까지 일정 깊이(d1)로 추가적으로 제거될 수 있다. 이에 한정되지 않으나, 추가적으로 제거된 깊이(d1)는 예를 들어 100㎚ 이하 범위일 수 있다.
그 결과, 제1 전극(155)의 상단(155T')과 제1 절연층(131) 사이의 제1 갭(G1)은 확장된 제2 갭(G2)으로 제공될 수 있다. 예를 들어, 확장된 제2 갭(G2)은 도 4c의 제1 갭(G1)에 비해, 그 폭은 제거된 제1 배리어(152)의 두께만큼 증가하고, 그 높이는 추가적으로 제거된 깊이(d1)만큼 증가할 수 있다.
다음으로, 도 4e를 참조하면, 상기 개구(H)가 충전되도록 상기 전극(155) 상에 추가 절연층(131b')을 형성한다.
상기 개구(H)가 추가 절연층(131b')에 의해 충전되는 과정에서 상기 확장된 갭(G2)도 함께 충전될 수 있다. 특히, 앞선 공정에서 제2 갭(G2)은 충분한 사이즈(예, 수십 ㎚ 이상)로 확장되므로, 확장된 제2 갭(G2)은 일반적인 절연층 형성공정(예, CVD 증착 등)을 채워질 수 있다. 추가 절연층(131b')은 제1 배리어(152) 없이 상기 제1 전극(155)의 상단면(155T) 및 그 인접한 일 측면 영역에 접촉될 수 있다.
예를 들어 상기 추가 절연층(131b')은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있으며, 본 실시예에서는 상기 추가 절연층(131b')은 상기 제2 절연막(131b)과 동일한 물질일 수 있다. 상기 추가 절연층(131b')은 이에 한정되지 않고, 주위의 다른 절연층(예, 제2 절연막(131b))의 물질과 다른 물질로 형성할 수도 있다(도 6a 및 도 6b 참조).
이어, 도 4f를 참조하면, 앞선 공정에서 얻어진 결과물을 연마하여 상기 제1 전극(155)의 상단면(155T)이 노출된 접합 표면(BP)을 형성한다.
본 공정에서, 상기 접합 표면(BP)에서, 상기 제1 전극(155)은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 상단면(155T)을 가질 수 있다. 상기 제1 배리어(152)의 단부(152T)는 상기 접합 표면(BP)으로부터 이격되어 위치할 수 있다. 본 연마 과정 후에 상기 추가 절연층(131b')은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 표면을 갖는 부분(131S)으로 잔류할 수 있다. 잔류한 부분(131S)은 상기 제1 절연층(131)의 일부로 이해될 수 있으며, 상기 접합 표면(BP)에 인접한 상기 제1 전극(155)의 일 측면 영역에 제1 배리어(152) 없이 직접 접촉될 수 있다.
도 5a 내지 도 5c는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 5a를 참조하면, 본 실시예에 따른 반도체 장치는, 일 측의 반도체 칩(예, 제2 반도체 칩(200))의 접합 구조체에 보이드(v)를 존재하는 점을 제외하고, 도 1 내지 도 3에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 반도체 칩(100)은 앞선 실시예에서 설명된 바와 같이 보이드 프리 구조를 갖는다. 구체적으로, 제1 배리어(152)의 단부(152T)가 접합 계면으로부터 이격되며, 그 이격된 영역에서 상기 제1 절연층(131)은 상기 접합 계면에 인접한 상기 제1 전극(155)의 일 측면 영역에 접촉되는 부분(131S)을 갖는다.
반면에, 본 실시예에 채용된 제2 반도체 칩(200)은 종래와 유사하게 제2 전극 주위에 보이드를 갖는다. 구체적으로, 제2 배리어(252)의 단부(252T')가 접합 계면까지 연장되며, 상기 접합 계면에 인접한 영역에서 상기 제2 배리어(252)와 상기 제1 전극(155)의 일 측면 영역 사이에 보이드(v)가 발생하게 된다.
본 실시예의 경우에도, 제2 반도체 칩(200)의 접합 표면에 보이드(v)가 존재하더라도, 다른 일측인 제1 반도체 칩(100)의 접합 표면에서는 보이드가 제거되므로, 전체적인 접합 강도를 개선할 수 있다.
도 5b를 참조하면, 본 실시예에 따른 반도체 장치는, 제1 및 제2 전극이 다소 미스 얼라인된 점을 제외하고, 도 1 내지 도 3에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예들과 같이, 도 3에 도시된 제1 및 제2 전극(155,255)이 정확히 정렬되어 접합 구조체를 형성한 형태로 예시되어 있으나, 본 실시예와 같이, 허용 오차 범위에서 제1 및 제2 전극(155,255)은 다소 엇갈리도록 접합될 수 있다. 이러한 다소 엇갈린 상태에서도, 제1 및 제2 반도체 칩(100,200)은 모두 보이드 프리 구조를 가지므로, 견고한 접합을 보장할 수 있으며, 제1 및 제2 전극(155,255)의 메탈 접합을 위한 열 압착에서 보이드의 확장으로 인한 불량 문제를 효과적으로 방지할 수 있다.
도 5c를 참조하면, 본 실시예에 따른 반도체 장치는, 접합 대상인 제1 및 제2 전극이 다른 점을 제외하고, 도 1 내지 도 3에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
접합 대상인 제1 및 제2 전극(155,255)은 반드시 동일한 사이즈를 갖지 않을 수 있다. 본 실시예와 같이, 제2 전극(255)이 제1 전극(155)의 폭(W1)보다 큰 폭(W2)을 가질 수 있다. 도 5a와 유사하게, 제1 반도체 칩(100)은 상술된 실시예와 같이 보이드 프리 구조를 갖는 반면에, 제2 반도체 칩(200)은 제2 배리어(252)의 단부(252T")가 접합 계면까지 연장되며, 상기 접합 계면(BL)에 인접한 영역에서 상기 제2 배리어(252)와 상기 제1 전극(155)의 일 측면 영역 사이에 보이드가 발생할 수 있다.
본 실시예의 경우에도, 제2 반도체 칩(200)의 접합 표면에 보이드(v)가 존재하더라도, 다른 일측인 제1 반도체 칩(100)의 접합 표면에서는 보이드가 제거되므로, 전체적인 접합 강도를 개선할 수 있다.
앞선 실시예에 따른 제조공정(도 4a 내지 도 4f)에서, 확장된 갭을 충전하는 추가 절연층을 제1 절연층과 다른 물질을 사용할 수 있다. 이를 도 6a 및 도 6b의 공정을 참조하여 설명한다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이며, 도 4d 공정 후에 도입되는 공정들로 이해될 수 있다.
도 6a를 참조하면, 확장된 갭(G2)과 함께 개구(H)가 충전되도록 상기 전극(155) 상에 추가 절연층(131c)을 형성한다.
추가 절연층(131c)은 제1 절연층(131), 특히 제2 절연막(131b)과 다른 절연 물질로 형성할 수 있다. 예를 들어, 제1 절연막(131a)이 실리콘 산화물이며, 제2 절연막(131b)이 실리콘 탄질화물일 때에, 상기 추가 절연층(131c)은 실리콘 산화물일 수 있다. 물론, 제1 절연막(131a)의 물질과도 달리, 상기 추가 절연층(131c)은 실리콴 산질화물 또는 실리콘 질화물 등으로 형성될 수도 있다. 추가 절연층(131c)은 제1 배리어(152) 없이 상기 제1 전극(155)의 상단면(155T) 및 그 인접한 측면 영역에 접촉될 수 있으며, 주위에 제2 절연막(131b)과도 구분될 수 있다.
이어, 도 6b를 참조하면, 앞선 공정에서 얻어진 결과물을 연마하여 상기 제1 전극(155)의 상단면(155T)이 노출된 접합 표면(BP)을 형성한다.
본 공정에서, 상기 접합 표면(BP)에서, 상기 전극(155)은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 상단면(155T)을 가질 수 있다. 상기 제1 배리어(152)의 단부(152T)는 상기 접합 표면(BP)으로부터 이격되어 위치할 수 있다. 이격된 영역에서, 접합 표면(BP)에 인접한 상기 제1 전극(155)의 일 측면 영역은 추가 절연층의 잔류 부분(131S)과 접촉될 수 있다. 이러한 부분(131S)은 상기 제1 절연층(131)과 다른 물질을 포함할 수 있다.
또한, 본 공정에서 수행되는 연마의 두께에 따라 제1 전극(155)의 상단부 형상은 앞선 실시예와 다를 수 있다. 앞선 실시예에서는 충분히 연마를 수행하여 최종적인 제1 전극(155)의 상단부가 거의 수직인 측면을 갖는 형태로 예시되어 있으나(도 4f 참조), 본 실시예와 같이, 연마 깊이에 따라 제1 전극(155)의 상단 모서리부가 제거된 영역(C)은 최종 구조에도 잔류할 수 있다.
도 7은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치는, 제1 절연층(131)이 단일한 절연물질로 형성된 점을 제외하고, 도 1 내지 도 3에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예와 유사하게, 상기 제1 반도체 칩(100)의 제1 접합 구조체는 상기 제1 기판(120)의 일 표면에 배치된 제1 절연층(131)과, 상기 제1 절연층(131)에 매립되며 일 단면이 제1 절연층(131)으로부터 노출된 복수의 제1 전극(155)과, 상기 제1 절연층(131)과 상기 제1 전극(155) 사이에 배치된 제1 배리어(152)를 포함한다. 상기 제1 절연층(131)은 평탄한 표면을 가지며, 상기 제1 절연층(131)의 표면은 상기 제1 전극(155)의 상단면(155T)과도 실질적으로 평탄한 공면을 가질 수 있다. 상기 각 제1 전극(155)은 상기 제1 기판(120)의 제1 배선부(115)를 통하여 로직 회로 등에 접속될 수 있다.
이와 유사하게, 상기 제2 반도체 칩(200)의 제2 접합 구조체는 상기 제2 기판(220)의 일 표면(예, 하면)에 형성되는 제2 절연층(231)과, 상기 제2 절연층(231)에서 상기 제2 전극(255)과 대응하는 위치에 매립되어 일 단면이 제2 절연층(231)으로부터 노출된 복수의 제2 전극(255)과, 상기 제2 절연층(231)과 상기 제2 전극(255) 사이에 배치된 제2 배리어(252)를 포함한다. 상기 제2 절연층(231)은 평탄한 표면을 가지며, 상기 제2 절연층(231)의 표면은 상기 제2 전극(255)의 상단면과도 실질적으로 평탄한 공면을 가질 수 있다. 각 제2 전극(255)은, 예를 들어 제2 기판(220)의 제2 배선부(215)를 통하여 CMOS 회로에 접속될 수 있다.
상기 제1 및 제2 절연층(131,231)은 앞선 실시예와 달리, 단일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 절연층(131,231)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다.
상기 제1 절연층(131)은 접합 계면(BL)에 인접한 상기 제1 전극(155)의 일 측면 영역에 접촉되는 부분(131S)을 갖는다. 이와 유사하게, 상기 제2 절연층(231)은 상기 접합 계면(BL)에 인접한 상기 제2 전극(255)의 일 측면 영역에 접촉되는 부분(231S)을 갖는다. 이로써, 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255) 주위에 보이드가 존재하지 않으며 접합강도를 강화시킬 수 있다.
도 8a 내지 도 8e는 도 9에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 8a를 참조하면, 제1 절연층(131)에 개구(H)에 제1 배리어(152)와 제1 전극(155)을 순차적으로 형성한다.
본 실시예에 채용된 제1 절연층(131)은 단일한 물질로서 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 개구(H)는 상기 제1 배선 라인(112)의 일부가 노출되도록 형성될 수 있다. 앞서 설명한 바와 같이, 상기 제1 배선 라인(112)은 상기 기판(120)의 로직 소자 등에 연결될 수 있다. 상기 개구(H)에 노출된 내부 표면들과 상기 제1 절연층(131)의 상면 상에 제1 배리어(152)를 컨포멀하게 형성하고, 이어 상기 개구(H)의 내부가 충전되도록 상기 제1 배리어(152) 상에 제1 전극(155)을 형성한다. 일부 실시예에서, 상기 제1 배리어(152)는 TaN이며, 상기 제1 전극(155)은 Cu일 수 있다.
다음으로, 도 8b를 참조하면, CMP 공정을 이용하여 상기 제1 전극(155)을 연마한다.
본 공정에서, CMP 공정을 이용하여 제1 절연층(131) 상에 위치한 제1 전극(155)의 부분을 제거한다. 이러한 CMP 과정에서, 제1 절연층(131)과 단차가 발생될 수 있으며, 갤버닉 부식으로 인해 제1 전극(155)의 상단(155T') 모서리 부분이 제거된 형태를 가질 수 있다. 이로 인해, 제1 전극(155)의 상단(155T') 주위의 제1 절연층(131)과 제1 갭(G1)을 가질 수 있다. 이러한 제1 갭(G1)은 제1 전극(155) 주위에 잔류하여 접합 공정 후에 보이드를 발생시키는 원인이 될 수 있다.
이어, 도 8c를 참조하면, 상기 제1 배리어(152)의 노출된 부분을 선택적으로 제거한다.
본 공정은 제1 배리어(152)를 선택적으로 식각할 수 있는 습식 식각에 의해 수행될 수 있다. 상기 제1 배리어(152) 중 상기 제1 절연층(131)의 상면에 위치한 부분과 개구(H)의 내부에 노출된 부분도 함께 제거될 수 있다. 습식 식각 공정으로 제거되므로, 상기 제1 배리어(152)는 상기 갭(G1)에서 노출되지 않았던 부분까지, 즉 제1 절연층(131)과 제1 전극(155) 사이의 부분까지 일정 깊이(d1)로 추가적으로 제거될 수 있다. 그 결과, 제1 전극(155)의 상단(155T')과 제1 절연층(131) 사이의 제1 갭(G1)은 확장된 제2 갭(G2)으로 제공될 수 있다.
다음으로, 도 8d를 참조하면, 상기 개구(H)가 충전되도록 상기 제1 전극(155) 상에 추가 절연층(131b')을 형성한다.
상기 개구(H)가 추가 절연층(131b')에 의해 충전되는 과정에서 상기 확장된 제2 갭(G2)도 함께 충전될 수 있다. 특히, 앞선 공정에서 제2 갭(G2)은 충분한 사이즈(예, 수십㎚ 이상)로 확장되므로, 확장된 제2 갭(G2)은 일반적인 절연층 형성공정(예, CVD 증착 등)을 채워질 수 있다. 추가 절연층(131b')은 제1 배리어(152) 없이 상기 제1 전극(155)의 상단면(155T) 및 그 인접한 측면 영역에 접촉될 수 있다.
이어, 도 8e를 참조하면, 앞선 공정에서 얻어진 결과물을 연마하여 상기 전극(155)의 상단면(155T)이 노출된 접합 표면(BP)을 형성한다.
본 공정에서, 상기 접합 표면(BP)에서, 상기 전극(155)은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 상단면(155T)을 가질 수 있다. 상기 제1 배리어(152)의 단부(152T)는 상기 접합 표면(BP)으로부터 이격되어 위치할 수 있다. 본 연마 과정 후에 상기 추가 절연층(131b')은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 표면을 갖는 부분(131S)으로 잔류할 수 있다. 상기 접합 표면(BP)에 인접한 상기 제1 전극(155)의 일 측면 영역에 제1 배리어(152) 없이 직접 접촉될 수 있다.
도 9a 및 도 9b는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 9a를 참조하면, 본 실시예에 따른 반도체 장치는, 제2 반도체 칩(200)의 접합 구조체에 보이드(v)를 존재하면서 제1 반도체 칩(100)과 미스 얼라인된 점을 제외하고, 도 7에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 7에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 반도체 칩(100)은 앞선 실시예에서 설명된 바와 같이 보이드 프리 구조를 갖는다. 구체적으로, 제1 배리어(152)의 단부(152T)가 접합 계면으로부터 이격되며, 그 이격된 영역에서 상기 제1 절연층(131)은 상기 접합 계면(BL)에 인접한 상기 제1 전극(155)의 일 측면 영역에 접촉되는 부분(131S)을 갖는다.
반면에, 본 실시예에 채용된 제2 반도체 칩(200)은 제2 전극(255) 주위에 보이드를 갖는다. 구체적으로, 제2 배리어(252)의 단부(252T')가 접합 계면(BL)까지 연장되며, 상기 접합 계면(BL)에 인접한 영역에서 상기 제2 배리어(252)와 상기 제1 전극(155)의 일 측면 영역 사이에 보이드(v)가 발생하게 된다. 또한, 본 실시예에서, 허용 오차 범위에서 제1 및 제2 전극(155,255)은 다소 엇갈리도록 접합될 수 있다.
본 실시예의 경우에도, 제2 반도체 칩(200)의 접합 표면에 보이드(v)가 존재하며 다소 엇갈리게 정렬되더라도, 다른 일측인 제1 반도체 칩(100)의 접합 표면에서는 보이드가 제거되므로, 전체적인 접합 강도를 개선할 수 있다.
도 9b를 참조하면, 본 실시예에 따른 반도체 장치는, 제1 및 제2 전극(155,255)의 일 측면 영역에 접촉한 절연층 부분(131S',231S')이 각각 제1 및 제2 절연층(131,231)과 상이한 물질로 형성되는 점을 제외하고, 도 7에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 7에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 및 제2 반도체 칩(100,200)은 모두 보이드 프리 구조를 갖는다. 구체적으로, 제1 및 제2 배리어(152,252)의 단부(152T,252T)가 접합 계면으로부터 각각 이격되며, 그 이격된 영역에서 상기 제1 및 제2 절연층(131,231)은 각각 상기 접합 계면(BL)에 인접한 상기 제1 및 제2 전극(155)의 일 측면 영역들에 각각 접촉되는 부분들(131S',231S')을 갖는다. 이러한 접촉되는 부분들(131S',231S')은 각각 제1 및 제2 절연층들(131,231)과 상이한 물질을 포함할 수 있다. 이러한 구조는 앞선 제조공정에서, 도 8d에서 충전되는 추가적인 절연층(131b')을 제1 절연층(131)과 다른 물질로 사용함으로써 도 9b에 예시된 반도체 장치를 제조할 수 있다.
앞선 실시예들과 달리, 배리어를 습식 에칭하지 않고, 메탈에 대한 CMP 공정에서 발생된 갭을 절연 물질로 충전하는 방식으로 구현할 수도 있다. 이러한 실시예는 도 10에 도시되어 있다.
도 10은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 10을 참조하면, 접합된 제1 및 제2 반도체 칩(100,200)가 도시되어 있다. 상기 제1 반도체 칩(100)은 제1 기판(120)과, 상기 제1 기판(120) 상에 배치되며 평탄한 표면을 갖는 제1 절연층(131)과, 상기 제1 절연층(131)에 매립되어 상기 제1 절연층(131)의 상기 표면과 실질적으로 평탄한 단면을 갖는 제1 전극(155)과, 상기 제1 절연층(131)과 상기 제1 전극(155) 사이에 배치된 제1 배리어(152)를 포함한다.
이와 유사하게, 상기 제2 반도체 칩(200)은 제2 기판(220)과, 상기 제2 기판(220) 상에 배치되며 평탄한 표면을 갖는 제2 절연층(231)과, 상기 제2 절연층(231)에 매립되어 상기 제2 절연층(231)의 상기 표면과 실질적으로 평탄한 단면을 갖는 제2 전극(255)과, 상기 제2 절연층(231)과 상기 제2 전극(255) 사이에 배치된 제2 배리어(252)를 포함한다.
본 실시예에 채용된 제1 및 제2 절연층(131,231)은 각각 서로 다른 물질을 포함하는 제1 절연막(131a,231a)과 제2 절연막(131b,231b)을 포함할 수 있다. 예를 들어, 제1 절연막(131a,231a)은 실리콘 산화물이며, 제2 절연막(131b,231b)은 실리콘 산질화물, 실리콘 탄질화물 또는 실리콘 질화물일 수 있다.
상기 제1 절연층(131) 및 상기 제2 절연층(2321의 표면들은 접합되어 접합 계면(BL)을 제공할 수 있다. 상기 제1 전극(155) 및 상기 제2 전극(255)이 연결될 수 있다.
상기 제1 배리어(155)의 단부는 상기 접합 계면(BL)까지 연장되며, 상기 제1 절연층(131) 중 상기 제1 전극(155)의 일 측면 영역과 접촉하는 부분(131F)은 상기 제1 절연층(131)의 다른 부분(131a,131b)과 상기 제1 배리어(152)에 의해 분리될 수 있다. 이와 유사하게, 상기 제2 배리어(255)의 단부는 상기 접합 계면(BL)까지 연장되며, 상기 제2 절연층(231) 중 상기 제2 전극(255)의 일 측면 영역과 접촉하는 부분(231F)은 상기 제2 절연층(231)의 다른 부분(231a,231b)과 상기 제2 배리어(252)에 의해 분리될 수 있다.
달리 표혀하면, 도 10에 도시된 바와 같이, 상기 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255)의 측면 영역들은 오목한 부분(C)을 가지며, 그 오목한 부분(C)에 절연 부분(131F,231F)에 의해 충전될 수 있다.
이로써, 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255) 주위에 보이드가 존재하지 않을 수 있으며 접합강도를 강화시킬 수 있다.
본 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 모두 동일한 형태의 보이드 프리 구조를 갖지만, 이에 한정되지 않으며, 상기 제1 및 제2 반도체 칩들 중 하나의 반도체 칩만이 상술된 보이드 프리 구조를 취할 수 있고, 다른 하나의 반도체 칩은 다른 형태의 보이드 프리 구조 또는 종래와 같은 구조를 가질 수도 있다. 이러한 다양한 실시예에 대해서는 도 12a 내지 도 12c를 참조하여 후술하기로 한다.
도 11a 내지 도 11c는 도 10에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 11a를 참조하면, 상술된 실시예에 따른 제조 방법 중 도 4c에 해당하는 공정으로서, CMP 공정을 이용하여 상기 제1 전극(155)을 연마한다.
본 공정에서, CMP 공정을 이용하여 제1 절연층(131) 상에 위치한 제1 전극(155)의 부분을 제거한다. 이러한 CMP 과정에서, 제1 전극(155)의 상단은 제1 절연층(131)과 단차가 발생될 수 있으며, 갤버닉 부식으로 인해 CMP 공정 후에 제1 전극(155)의 상단(155T') 모서리 부분이 제거된 형태를 갖게 될 수 있다. 이로 인해, 제1 전극(155)의 상단(155T') 주위의 제1 절연층(131)과 갭(G1)을 가질 수 있다.
다음으로, 도 11b를 참조하면, 상기 개구(H)가 충전되도록 상기 전극(155) 상에 추가 절연층(131b')을 형성한다.
상기 개구(H)가 추가 절연층(131c)에 의해 충전되는 과정에서 상기 갭(G1)도 함께 충전될 수 있다. 앞선 실시예(도 4e)와 달리, 추가적인 식각공정 없이 배리어(152)가 잔류하므로, 갭(G1)은 매우 좁은 간격(d2)을 가질 수 있다. 예를 들어, 갭(G1)의 간격(d2)은 2㎚ 이하(나아가, 1㎚ 이하)일 수 있다. 따라서, 갭(G1)을 충전하기 위해서 추가 절연층(131c) 형성공정은 원자층 증착(atomic layer deposition, ALD)을 이용할 수 있다. 일부 실시예에서, 제1 및 제2 절연막은 CVD 공정과 같은 통상의 증착공정으로 형성되는 반면에, 추가 절연층(131c)은 ALD 공정에 의해 형성되므로, 서로 동일한 물질로 형성하더라도 추가 절연층(131c)은 제1 및 제2 절연막(131a,131b)과 다른 막질을 가질 수 있다.
이어, 도 11c를 참조하면, 앞선 공정에서 얻어진 결과물을 연마하여 상기 전극(155)의 상단면(155T)이 노출된 접합 표면(BP)을 형성한다.
본 공정에서, 상기 접합 표면(BP)에서, 상기 전극(155)은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 상단면(155T)을 가질 수 있다. 상기 제1 배리어(152)의 단부(152T)는 상기 접합 표면(BP)으로부터 이격되어 위치할 수 있다. 본 연마 과정 후에 상기 추가 절연층은 상기 제1 절연층(131)의 표면과 실질적으로 평탄한 표면을 갖는 부분(131F)으로 잔류할 수 있다. 잔류한 부분(131F)은 상기 제1 절연층(131)의 일부로 이해될 수 있으며, 상기 접합 표면(BP)에 인접한 상기 제1 전극(155)의 일 측면 영역에 직접 접촉된 잔류한 부분(131F)은 제1 배리어(152)에 의해 다른 제1 절연층(131) 부분과 분리될 수 있다.
도 12a 내지 도 12c는 본 개시의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 12a를 참조하면, 본 실시예에 따른 반도체 장치는, 제2 반도체 칩(200)의 접합 구조체에 보이드(v)를 존재하면서 제1 반도체 칩(100)과 미스 얼라인된 점을 제외하고, 도 10에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 10에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 반도체 칩(100)은 앞선 실시예에서 설명된 바와 같이 보이드 프리 구조를 갖는다. 구체적으로, 제1 배리어(152)의 단부는 접합 계면(BL)까지 연장되며, 제1 배리어(152)에 의해 상기 접합 계면(BL)에 인접한 상기 제1 전극(155)의 일 측면 영역에 접촉되는(또는 충전된) 부분(131F)은 상기 제1 절연층(131)의 다른 부분과 분리될 수 있다.
이와 유사하게, 본 실시예에 채용된 제2 반도체 칩(200)은 제2 전극(255) 주위에 보이드(V)를 갖는다. 구체적으로, 제2 배리어(252)의 단부(252T')가 접합 계면(BL)까지 연장되며, 상기 접합 계면(BL)에 인접한 영역에서 상기 제2 배리어(252)와 상기 제2 전극(255)의 일 측면 영역 사이에 보이드(v)가 발생하게 된다.
또한, 본 실시예에서, 제1 및 제2 전극(155,255)은 허용 오차 범위에서 다소 엇갈리도록 접합될 수 있다.
본 실시예의 경우에도, 제2 반도체 칩(200)의 접합 표면에 보이드(v)가 존재하며 다소 엇갈리게 정렬되더라도, 다른 일측인 제1 반도체 칩(100)의 접합 표면에서는 보이드가 제거되므로, 전체적인 접합 강도는 개선될 수 있다.
도 12b를 참조하면, 본 실시예에 따른 반도체 장치는, 제1 및 제2 절연층(131)이 단일한 절연물질로 형성된 점과, 일 측면 영역에 접촉하는 충전 부분(131F',231F')이 제1 및 제2 절연층(131,231)과 상이한 물질로 형성되는 점을 제외하고, 도 10에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 10에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
상기 제1 및 제2 절연층(131,231)은 앞선 실시예와 달리, 단일한 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 절연층(131,231)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함할 수 있다.
제1 및 제2 배리어(152,252)의 단부는 각각 접합 계면(BL)까지 연장되며, 제1 및 제2 배리어(152,252)에 의해, 상기 접합 계면(BL)에 인접한 상기 제1 및 제2 전극(155,255)의 측면 영역들에 접촉되는 충전 부분(131F',231F')은 상기 제1 및 제2 절연층(131,231)과 각각 분리될 수 있다. 충전 부분(131F',231F')은 각각 상기 제1 및 제2 절연층(131,231)의 물질과 상이한 물질일 수 있다.
구체적으로, 앞선 설명된 제조공정 중 추가 절연층 형성공정(도 11b 참조)에서, 추가 절연층(131c)은 제1 절연층(131)과 상이한 물질을 사용함으로써 본 실시예에 따른 형태가 얻어질 수 있다.
도 12c를 참조하면, 본 실시예에 따른 반도체 장치는, 제1 반도체 칩가 다른 형태의 보이드 프리 구조를 채용하는 점을 제외하고, 도 10에 도시된 실시예와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 10에 도시된 실시예의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 제1 반도체 칩(100)은 제2 반도체 칩(200)과는 상이한 형태로서 도 3에서 설명된 보이드 프리 구조를 갖는다. 구체적으로, 제1 배리어(152)의 단부(152T)는 접합 계면(BL)으로부터 각각 이격되며, 그 이격된 영역에서 상기 제1 절연층(131)은 각각 상기 접합 계면(BL)에 인접한 상기 제1 전극(155)의 일 측면 영역에 접촉되는 부분(131S)을 갖는다.
반면에, 제2 반도체 칩(200)은 앞선 실시예에서 설명된 바와 같이 보이드 프리 구조를 갖는다. 구체적으로, 제2 배리어(252)의 단부는 접합 계면(BL)까지 연장되며, 제2 배리어(252)에 의해 상기 접합 계면(BL)에 인접한 상기 제2 전극(255)의 측면 영역에 접촉되는 부분(231F')은 상기 제2 절연층(231)과 분리될 수 있다.
이로써, 접합 계면(BL)에 인접한 제1 및 제2 전극(155,255) 주위에 보이드가 존재하지 않으며 접합강도를 강화시킬 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (22)

  1. 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및
    제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며,
    상기 제1 절연층 및 상기 제2 절연층의 표면들은 접합되어 접합 계면을 제공하며, 상기 제1 전극 및 상기 제2 전극이 연결되고,
    상기 제1 배리어의 단부는 상기 접합 계면으로부터 이격되어 위치하고,
    상기 제1 절연층은 상기 제1 기판 상에 배치된 제1 절연막과 상기 제1 절연막 상에 배치된 제2 절연막을 포함하며, 상기 제1 배리어의 단부는 상기 제2 절연막 내에 위치하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 배리어의 단부가 상기 접합 계면으로부터 이격된 간격은 1㎚∼100㎚ 범위인 반도체 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 절연층 중 상기 접합 계면에 인접한 상기 제1 전극의 일 측면 영역에 접촉하는 부분은 상기 제2 절연막인 반도체 장치.
  7. 제6항에 있어서,
    상기 접합 계면에 인접한 상기 제2 전극의 일 측면 영역과 상기 제2 배리어의 단부 사이에 보이드가 위치하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 전극의 상기 일 측면 영역에 접촉하는 상기 제2 절연막의 부분은 상기 접합 계면에서 상기 제2 전극의 상기 표면의 일부를 덮는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 절연막은 실리콘 산화물을 포함하며, 상기 제2 절연막은 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 질화물로부터 선택된 절연물질을 포함하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 제2 절연막 중 상기 제1 전극의 일 측면 영역과 직접 접촉하는 부분은 상기 제2 절연막의 나머지 다른 부분과 다른 물질을 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 절연층은 상기 접합 계면에 인접한 상기 제2 전극의 일 측면 영역에 접촉되는 부분을 갖는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 전극의 일 방향에 따른 폭은 상기 제1 전극의 상기 일 방향에 따른 폭보다 크고,
    상기 제1 전극의 일 측면 영역에 접촉되는 상기 제1 절연층의 부분은 상기 접합 계면에서 상기 제2 전극의 상기 표면의 일부를 덮는 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 기판은 상기 제1 기판과 전기적으로 연결되는 배선부를 포함하고, 상기 배선부와 상기 제1 절연층 사이에 식각 정지층이 배치되는 반도체 장치.

  16. 제15항에 있어서,
    상기 식각 정지층은 상기 제1 배리어의 측면과 접촉하는 반도체 장치.
  17. 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및
    제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며,
    상기 제1 절연층 및 상기 제2 절연층의 표면들은 접합되어 접합 계면을 제공하며, 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 절연층은 상기 접합 계면에 인접한 상기 제1 전극의 일 측면 영역에 접촉되는 부분을 갖고,
    상기 제1 배리어의 단부는 상기 접합된 표면으로부터 이격되어 위치하며, 상기 제1 전극의 일 측면 영역에 접촉되는 상기 제1 절연층의 부분은 상기 제1 절연층의 나머지 다른 부분과 동일한 물질을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 배리어의 단부가 상기 접합 계면으로부터 이격된 간격은 1㎚∼100㎚ 범위인 반도체 장치.
  19. 제1 기판과, 상기 제1 기판 상에 배치되며 평탄한 표면을 갖는 제1 절연층과, 상기 제1 절연층에 매립되어 상기 제1 절연층의 상기 표면과 평탄한 표면을 갖는 제1 전극과, 상기 제1 절연층과 상기 제1 전극 사이에 배치된 제1 배리어를 갖는 제1 반도체 칩; 및
    제2 기판과, 상기 제2 기판 하부에 배치되며 평탄한 표면을 갖는 제2 절연층과, 상기 제2 절연층에 매립되어 상기 제2 절연층의 상기 표면과 평탄한 표면을 갖는 제2 전극과, 상기 제2 절연층과 상기 제2 전극 사이에 배치된 제2 배리어를 갖는 제2 반도체 칩;을 포함하며,
    상기 제1 절연층 및 상기 제2 절연층의 표면들은 접합되어 접합 계면을 제공하며, 상기 제1 전극 및 상기 제2 전극이 연결되고,
    상기 제1 배리어의 단부는 상기 접합 계면까지 연장되고, 상기 제1 절연층 중 상기 제1 전극의 일 측면 영역과 접촉하는 부분은 상기 제1 절연층의 다른 부분과 상기 제1 배리어에 의해 분리되는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 절연층 중 상기 제1 전극의 일 측면 영역과 접촉하는 부분의 일부는 2㎚ 이하의 폭을 갖는 반도체 장치.
  21. 제19항에 있어서,
    상기 제1 절연층은 상기 제1 기판 상에 배치된 제1 절연막과 상기 제1 절연막 상에 배치된 제2 절연막을 포함하고,
    상기 제1 절연층 중 상기 제1 전극의 일 측면 영역과 접촉하는 부분은 상기 제2 절연막 중 일부이며, 상기 제2 절연막 중 일부는 상기 제1 절연막의 다른 부분과 상기 제1 배리어에 의해 분리되는 반도체 장치.
  22. 제19항에 있어서,
    상기 제1 절연층 중 상기 제1 전극의 일 측면 영역과 접촉하는 부분의 일부는 상기 제1 절연층의 다른 부분과 상이한 물질을 포함하는 반도체 장치.


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