CN112366178B - 阵列基板的制备方法及阵列基板 - Google Patents

阵列基板的制备方法及阵列基板 Download PDF

Info

Publication number
CN112366178B
CN112366178B CN202011239652.2A CN202011239652A CN112366178B CN 112366178 B CN112366178 B CN 112366178B CN 202011239652 A CN202011239652 A CN 202011239652A CN 112366178 B CN112366178 B CN 112366178B
Authority
CN
China
Prior art keywords
layer
metal barrier
barrier layer
copper electrode
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011239652.2A
Other languages
English (en)
Other versions
CN112366178A (zh
Inventor
刘净
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
TCL China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TCL China Star Optoelectronics Technology Co Ltd filed Critical TCL China Star Optoelectronics Technology Co Ltd
Priority to CN202011239652.2A priority Critical patent/CN112366178B/zh
Publication of CN112366178A publication Critical patent/CN112366178A/zh
Application granted granted Critical
Publication of CN112366178B publication Critical patent/CN112366178B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Thin Film Transistor (AREA)

Abstract

本发明提供一种阵列基板的制备方法及阵列基板。所述阵列基板的制备方法包括在铜电极层下方设置金属阻挡层，且铜电极层厚度为
Figure DDA0002768002090000011
所述金属阻挡层为
Figure DDA0002768002090000013
或者所述铜电极层厚度为
Figure DDA0002768002090000012
所述金属阻挡层为
Figure DDA0002768002090000014
本申请提供的阵列基板的制备方法通过减少金属阻挡层的厚度，可有效实现阵列基板量产过程中薄铜产品和厚铜产品的湿刻蚀兼容性，降低量产薄铜产品向厚铜产品切换时的新增制造费用，并减少蚀刻后金属残留。

Description

阵列基板的制备方法及阵列基板
技术领域
本申请涉及液晶显示技术领域，具体涉及一种阵列基板的制备方法及阵列基板。
背景技术
随着信息技术的进步，显示屏已逐渐向高品质化和高功能化的方向发展。显示屏的功能越多，画质越高，薄膜晶体管阵列(Thin Film Transistor,TFT)电路就越复杂，金属线越长，从而造成信号的延迟。目前，因为铜具有更好的电导率和更低的阻抗，面板工艺中铜制程已经取代了铝制程。通常，会在铜金属线和玻璃基板之间加上薄薄的一层金属阻挡层材料，从而增加铜电极与玻璃基板的黏附性。
为了进一步减少TFT复杂电路上的信号延迟，厚铜技术(铜厚大于
Figure BDA0002768002070000011
)已经被运用至高端显示面板制造工艺中，如8K显示技术、铟镓锌氧化物(Indium Gallium ZincOxide，IGZO)显示技术、有机发光半导体(Organic Light-Emitting Diode，OLED)显示技术。但是，厚铜产品的湿刻蚀特性与薄铜产品存在较大差异。量产化的湿刻蚀工艺中，在保证相同的CD loss(金属线上方光阻宽度与湿蚀刻后金属线宽的差值)条件下，厚铜产品因拥有更厚的金属铜厚，蚀刻后更容易出现刻蚀不尽的问题，导致金属残留的存在，从而影响面板生产工艺的整体良率。
发明内容
为改善现有技术的缺陷，本申请提供一种阵列基板的制备方法及阵列基板。所述阵列基板的制备方法通过减小厚铜产品中金属阻挡层的厚度，可以大大提高量产时薄铜产品和厚铜产品的湿刻蚀兼容性，降低量产薄铜产品向厚铜产品切换时的新增制造费用，并减少蚀刻后金属残留。
本申请提供如下技术方案：
第一方面，本申请提供一种阵列基板的制备方法，包括如下步骤：
S1.提供一基板；
S2.在所述基板上设置一第一金属阻挡层；
S3.在所述第一金属阻挡层表面设置一第一铜电极层；以及
S4.蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层；
其中，所述栅导体层包括栅极、栅线和栅焊盘，所述第一铜电极层厚度为
Figure BDA0002768002070000021
所述第一金属阻挡层为
Figure BDA0002768002070000022
或者所述第一铜电极层厚度为
Figure BDA0002768002070000023
所述第一金属阻挡层为
Figure BDA0002768002070000024
在本申请的制备方法中，所述第一铜电极层厚度为
Figure BDA0002768002070000025
所述第一金属阻挡层为
Figure BDA0002768002070000026
并且，所述步骤S4包括：
S4a在所述第一铜电极层上涂布光阻、显影；以及
S4b湿法蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层。
在本申请的制备方法中，所述第一铜电极层厚度为
Figure BDA0002768002070000027
所述第一金属阻挡层为
Figure BDA0002768002070000028
并且，所述步骤S4包括：
S4c在所述第一铜电极层上涂布光阻、显影、烘烤；以及
S4d湿法蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层。
在本申请的制备方法中，所述制备方法在所述步骤S4之后还包括如下步骤：
S5在所述栅导体层上设置一栅极绝缘层，以覆盖所述栅导体层；
S6在所述栅极绝缘层上依次设置一活性层和一欧姆接触层；以及
S7在所述欧姆接触层上设置数据线、数据焊盘、源极和漏极；
其中，所述数据线、数据焊盘、源极和漏极中的至少一种包括由下至上堆叠的第二金属阻挡层和第二铜电极层。
在本申请的制备方法中，所述第二铜电极层上还设置有第三金属阻挡层。
在本申请的制备方法中，所述第一金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
在本申请的制备方法中，所述第二金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
在本申请的制备方法中，所述第三金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
在本申请的制备方法中，所述活性层的材料为非晶硅或者氧化物半导体。所述的制备方法制备得到的阵列基板。
第二方面，本申请还提供如第一方面所述的阵列制备的制备方法制备得到的阵列基板。
有益效果：本申请提供一种阵列基板的制备方法，包括在铜电极层下方设置金属阻挡层，且铜电极层厚度为
Figure BDA0002768002070000031
所述金属阻挡层为
Figure BDA0002768002070000032
或者所述铜电极层厚度为
Figure BDA0002768002070000033
所述金属阻挡层为
Figure BDA0002768002070000034
本申请提供的阵列基板的制备方法通过减少金属阻挡层的厚度，可有效实现阵列基板量产过程中薄铜产品和厚铜产品的湿刻蚀兼容性，降低量产薄铜产品向厚铜产品切换时的新增制造费用，并减少蚀刻后金属残留。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。
图1为本申请提供的第一种阵列基板的制备方法流程图；
图2为本申请提供的第一种阵列基板的结构示意图；
图3为本申请提供的第二种阵列基板的制备方法流程图；
图4为本申请提供的第二种阵列基板的结构示意图；
图5为本申请提供的第三种阵列基板的制备方法流程图；
图6为本申请提供的第三种阵列基板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本申请提出了一种阵列基板的制备方法，包括
S1.提供一基板；
S2.在所述基板上设置一第一金属阻挡层；
S3.在所述第一金属阻挡层表面设置一第一铜电极层；以及
S4.蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层；
其中，所述栅导体层包括栅极、栅线和栅焊盘，所述第一铜电极层厚度为
Figure BDA0002768002070000041
所述第一金属阻挡层为
Figure BDA0002768002070000042
或者所述第一铜电极层厚度为
Figure BDA0002768002070000043
所述第一金属阻挡层为
Figure BDA0002768002070000044
当所述第一铜电极层厚度为
Figure BDA0002768002070000045
所述第一金属阻挡层为
Figure BDA0002768002070000046
时，所述步骤S4包括：
4a在所述第一铜电极层上涂布光阻、显影；
4b湿法蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层。
在一些实施方式中，所述制备方法在所述步骤S4之后还包括如下步骤：
S5在所述栅导体层上设置一栅极绝缘层，以覆盖所述栅导体层；
S6在所述栅极绝缘层上依次设置一活性层和一欧姆接触层；以及
S7在所述欧姆接触层上设置数据线、数据焊盘、源极和漏极；
其中，所述数据线、数据焊盘、源极和漏极中的至少一种包括由下至上堆叠的第二金属阻挡层和第二铜电极层。
本申请通过减小厚铜电极层下方金属阻挡层的厚度，提高阵列基板量产时厚铜产品(铜电极层厚度为
Figure BDA0002768002070000047
)和薄铜产品(铜电极层厚度为
Figure BDA0002768002070000048
)在湿法蚀刻工艺中的兼容性，可以有效降低厚铜产品和薄铜产品之间工艺转换的成本，并且厚铜产品在涂布光阻、显影后省略烘烤过程，进一步减少蚀刻后的金属残留风险。
现结合具体实施例对本申请的技术方案进行描述。
实施例1
如图1和图2所示，本实施例提供一种阵列基板的制备方法，所述阵列基板为TFT基板110，其制备方法包括如下步骤：
S1.提供一基板110；
所述基板110为玻璃基板或树脂等其他材质的透明基板。
S2.在所述基板110上设置一第一金属阻挡层121；
首先，可以采用溅射、电镀、热蒸发或其他金属成膜方法，在所述基板110上形成第一金属阻挡层121，所述第一金属阻挡层121的金属材料选自钼(Mo)、钼的二元合金或者钼的三元合金中的一种或多种。其中，所述钼的二元合金为钼和钛的合金，所述钼的三元合金包括钼和钛，且第三种金属元素为选自铝、铬和镍中的至少一种。在一些实施方案中，钼的二元合金中，钛的质量百分含量为0.5-0.85％；在另一些实施方案中，所述钼的三元合金中，钛的质量百分含量为0.5-0.85％，铝或铬或镍的质量百分含量为0.5-0.85％，其余为钼。
S3.在所述第一金属阻挡层121表面设置一第一铜电极层122；
采用溅射、热蒸发、电镀或其他金属成膜方法，在所述第一金属阻挡层121表面设置第一铜电极层122。
S4.蚀刻所述第一铜电极层122和所述第一金属阻挡层121，形成栅导体层；
该步骤包括采用湿法蚀刻工艺根据栅导体层图案蚀刻所述第一铜电极层122和所述第一金属阻挡层121，形成双层结构的栅导体层。
在所述制备方法中，所述栅导体层包括栅极123、栅线和栅焊盘124，所述第一铜电极层122厚度为
Figure BDA0002768002070000051
时，所述第一金属阻挡层121为
Figure BDA0002768002070000052
或者所述第一铜电极层122厚度为
Figure BDA0002768002070000053
时，所述第一金属阻挡层121为
Figure BDA0002768002070000054
在一些实施方案中，当所述第一铜电极层122厚度为
Figure BDA0002768002070000055
时，所述第一金属阻挡层121为
Figure BDA0002768002070000056
此时所述步骤S4包括：
S4a在所述第一铜电极层122上涂布光阻、显影；以及
S4b湿法蚀刻所述第一铜电极层122和所述第一金属阻挡层121，形成栅导体层。
该步骤具体包括在第一铜电极层122表面形成光阻(光刻胶)，采用刻画有图形的掩膜版对光刻胶进行曝光和显影，形成光刻胶掩膜，再根据光刻胶掩膜图案对所述第一铜电极层122和所述第一金属阻挡层121进行刻蚀，形成栅极123、栅线(图中未示出)和栅焊盘124的图形。需要说明的是，在本步骤中，通过曝光和显影形成光刻胶掩膜后，可以不经过烘烤，直接进行刻蚀，由于采用铜电极层的厚度较大，不经烘烤的光刻胶硬度可以保证对第一铜电极层122和第一金属阻挡层121良好的刻蚀，减少金属残留，提高阵列基板良率。此外，本领域技术人员可以理解，本步骤中还可以包括蚀刻完成后去除或剥离光刻胶掩膜的步骤。
在一些实施方案中，当所述第一铜电极层122厚度为
Figure BDA0002768002070000061
时，所述第一金属阻挡层121为
Figure BDA0002768002070000062
此时所述步骤S4包括：
S4c在所述第一铜电极层122上涂布光阻、显影和烘烤；以及
S4d湿法蚀刻所述第一铜电极层122和所述第一金属阻挡层121，形成栅导体层。
该步骤具体包括在第一铜电极层122表面形成光阻(光刻胶)，采用刻画有图形的掩膜版对光刻胶进行曝光和显影，形成光刻胶掩膜，再根据光刻胶掩膜图案对所述第一铜电极层122和所述第一金属阻挡层121进行刻蚀，形成栅极123、栅线和栅焊盘124的图形。需要说明的是，在本步骤中，光刻胶掩膜版的形成经过烘烤，包括在显影前烘烤和显影后烘烤，烘烤后再进行刻蚀，由于铜电极层的厚度较小，经烘烤的光刻胶硬度更高，可以保证薄铜产品良好的蚀刻效果，并达到生产线在切换厚铜产品和薄铜产品时的良好兼容性。此外，本领域技术人员可以理解，本步骤中还可以包括蚀刻完成后去除或剥离光刻胶掩膜的步骤。
本实施例还提供上述方法得到的阵列基板，如图2所示，所述阵列基板包括基板110，以及依次设置在基板110上的第一金属阻挡层121和第一铜电极层122组成的栅导体层，所述栅导体层包括栅极123、栅线(图中未示出)和栅焊盘124；其中，所述第一铜电极层122厚度为
Figure BDA0002768002070000063
时，所述第一金属阻挡层121为
Figure BDA0002768002070000064
或者所述第一铜电极层122厚度为
Figure BDA0002768002070000065
时，所述第一金属阻挡层121为
Figure BDA0002768002070000066
实施例2
本实施例提供一种阵列基板的制备方法，如图3和图4所示，其与实施例1的阵列基板制备方法的区别仅在于，在步骤S4之后还进一步包括如下步骤：
S5在所述栅导体层上设置一栅极绝缘层125，以覆盖所述栅导体层；
可以采用化学气相沉积(PCVD)等方法在所述栅导体层上沉积一栅极123绝缘层，具体来说可以采用等离体子增强化学气相沉积(PECVD)工艺来沉积所述栅极123绝缘层。所述栅极绝缘层125的沉积厚度可以为
Figure BDA0002768002070000071
其中，栅极绝缘层125可以选用氮化物(例如SiNx)或者氧化物(例如SiOx)等材料。
S6在所述栅极绝缘层125上依次设置一活性层206和欧姆接触层205；
首先，在完成所述栅极绝缘层125沉积工艺后，继续形成一活性层206，可以采用PECVD等方法形成厚度为
Figure BDA0002768002070000072
的活性材料层和欧姆接触层205。然后，在活性材料层上形成光刻胶，再用刻画有图形的掩膜版对光刻胶进行曝光和显影，形成光刻胶掩膜，再根据光刻胶掩膜图案对所述活性材料层进行刻蚀，形成活性层206图案。其中，所述活性层206为非晶硅或氧化物半导体层，所述氧化物半导体层可以选自氧化铟镓锌、氧化铟锡锌、氧化铪铟锌或氧化铟锌中的至少一种。所述欧姆接触层205可以是本领域已知的掺杂半导体材料，例如N型掺杂硅。
S7在所述欧姆接触层205上设置数据线212、数据焊盘213、源极210和漏极211；
其中，所述数据线212、数据焊盘213、源极210和漏极211中的至少一种包括由下至上堆叠的第二金属阻挡层201和第二铜电极层202；
首先，可以采用溅射、电镀、热蒸发或其他金属成膜方法，在所述基板110上形成第二金属阻挡层201，所述第二金属阻挡层201的金属材料选自钼(Mo)、钼的二元合金或者钼的三元合金中的一种或多种。其中，所述钼的二元合金为钼和钛的合金，所述钼的三元合金包括钼和钛，且第三种金属元素为选自铝、铬和镍中的至少一种。在一些实施方案中，钼的二元合金中，钛的质量百分含量为0.5-0.85％；在另一些实施方案中，所述钼的三元合金中，钛的质量百分含量为0.5-0.85％，铝或铬或镍的质量百分含量为0.5-0.85％，其余为钼。
采用溅射、热蒸发、电镀或其他金属成膜方法，在所述第二金属阻挡层201表面设置第二铜电极层202。
该步骤包括采用湿法蚀刻工艺根据图案蚀刻所述第二铜电极层202和所述第二金属阻挡层201，形成双层金属层结构的数据线212、数据焊盘213、源极210和漏极211。
在所述制备方法中，所述第二铜电极层202厚度为
Figure BDA0002768002070000081
时，所述第二金属阻挡层201为
Figure BDA0002768002070000082
或者所述第二铜电极层202厚度为
Figure BDA0002768002070000083
时，所述第二金属阻挡层201为
Figure BDA0002768002070000084
在一些实施方案中，当所述第二铜电极层202厚度为
Figure BDA0002768002070000085
时，所述第二金属阻挡层201为
Figure BDA0002768002070000086
此时所述步骤S4包括：
S4a在所述第二铜电极层202上涂布光阻、显影；以及
S4b湿法蚀刻所述第二铜电极层202和所述第二金属阻挡层201，形成数据线212、数据焊盘213、源极210和漏极211。
该步骤具体包括在第二铜电极层202表面形成光阻(光刻胶)，采用刻画有图形的掩膜版对光刻胶进行曝光和显影，形成光刻胶掩膜，再根据光刻胶掩膜图案对所述第二铜电极层202和所述第二金属阻挡层201进行刻蚀，形成数据线212、数据焊盘213、源极210和漏极211的图形。需要说明的是，在本步骤中，通过曝光和显影形成光刻胶掩膜后，可以不经过烘烤，直接进行刻蚀，由于采用铜电极层的厚度较大，不经烘烤的光刻胶硬度可以保证对第二铜电极层202和第二金属阻挡层201良好的刻蚀，减少金属残留，提高阵列基板良率。此外，本领域技术人员可以理解，本步骤中还可以包括蚀刻完成后去除或剥离光刻胶掩膜的步骤。
在一些实施方案中，当所述第二铜电极层202厚度为
Figure BDA0002768002070000087
时，所述第二金属阻挡层201为
Figure BDA0002768002070000088
此时所述步骤S4包括：
S4c在所述第二铜电极层202上涂布光阻、显影和烘烤；以及
S4d湿法蚀刻所述第二铜电极层202和所述第二金属阻挡层201，形成数据线212、数据焊盘213、源极210和漏极211。
该步骤具体包括在第二铜电极层202表面形成光阻(光刻胶)，采用刻画有图形的掩膜版对光刻胶进行曝光和显影，形成光刻胶掩膜，再根据光刻胶掩膜图案对所述第二铜电极层202和所述第二金属阻挡层201进行刻蚀，形成数据线212、数据焊盘213、源极210和漏极211的图形。需要说明的是，在本步骤中，光刻胶掩膜版的形成经过烘烤，包括在显影前烘烤和显影后烘烤，烘烤后再进行刻蚀，由于铜电极层的厚度较小，经烘烤的光刻胶硬度更高，可以保证薄铜产品良好的蚀刻效果，并达到生产线在切换厚铜产品和薄铜产品时的良好兼容性。此外，本领域技术人员可以理解，本步骤中还可以包括蚀刻完成后去除或剥离光刻胶掩膜的步骤。
在一些实施方案中，所述第一金属阻挡层121的厚度和/或材料与所述第二金属阻挡层201相同；当然，二者的厚度和材料也可以均不相同，或者仅厚度或材料其中之一相同。
本实施例还提供所述制备方法制备的阵列基板，如图4所示，包括基板110，以及由下至上依次设置在基板110上的栅导体层、栅极绝缘层125、活性层206、欧姆接触层205、数据线212、数据焊盘213、源极210和漏极211，其中所述栅导体层包括第一金属阻挡层121、第一铜电极层122形成的栅极123、栅线和栅焊盘124，所述数据线212、数据焊盘213、源极210和漏极211包括第二金属阻挡层201和第二铜电极层202。
实施例3
本发明实施例还提供一种阵列基板的制备方法，如图5和图6所示，其与实施例2提供的阵列基板的制备方法的区别仅在于：在所述第二铜电极层202上设置第三金属阻挡层203。所述第三金属阻挡层203的设置步骤与所述第二金属阻挡层201相同。在一些实施方案中，所述第三金属阻挡层203的厚度和/或材料与所述第二金属阻挡层201相同；当然，二者的厚度和材料也可以均不相同，或者仅厚度或材料其中之一相同。其中，所述第二铜电极层202厚度为
Figure BDA0002768002070000091
时，所述第二金属阻挡层201为
Figure BDA0002768002070000092
或者所述第二铜电极层202厚度为
Figure BDA0002768002070000093
时，所述第二金属阻挡层201为
Figure BDA0002768002070000094
在一些实施方案中，当所述阵列基板含有所述第三金属阻挡层203时，先设置第二金属阻挡层201、第二铜电极层202和第三金属阻挡层203，然后再进行蚀刻。
本实施例还提供所述制备方法制备的阵列基板，如图6所示，包括基板110，以及由下至上依次设置在基板110上的栅导体层、栅极绝缘层125、活性层206、欧姆接触层205、数据线212、数据焊盘213、源极210和漏极211，其中所述栅导体层包括第一金属阻挡层121、第一铜电极层122形成的栅极123、栅线和栅焊盘124，所述数据线212、数据焊盘213、源极210和漏极211包括第二金属阻挡层201、第二铜电极层202和第三金属阻挡层203。
本申请提供的阵列基板的制备方法还可以包括设置像素电极、钝化层等结构的步骤。
以上对本申请实施例所提供的一种阵列基板的制备方法以及阵列基板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (8)

1.一种阵列基板的制备方法，其特征在于，包括如下步骤：
S1.提供一基板；
S2.在所述基板上设置一第一金属阻挡层；
S3.在所述第一金属阻挡层表面设置一第一铜电极层；以及
S4.蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层；
其中，所述栅导体层包括栅极、栅线和栅焊盘，所述第一铜电极层厚度为5000-10000Å，所述第一金属阻挡层为50-200Å，或者所述第一铜电极层厚度为2000-5000Å，所述第一金属阻挡层为200-500Å；
所述第一铜电极层厚度为5000-10000Å，所述第一金属阻挡层为50-200Å，并且，所述步骤S4包括：
S4a在所述第一铜电极层上涂布光阻、显影；以及
S4b湿法蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层；
所述第一铜电极层厚度为2000-5000Å，所述第一金属阻挡层为200-500Å，并且，所述步骤S4包括：
S4c在所述第一铜电极层上涂布光阻、显影、烘烤；以及
S4d湿法蚀刻所述第一铜电极层和所述第一金属阻挡层，形成栅导体层。
2.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述制备方法在所述步骤S4之后还包括如下步骤：
S5在所述栅导体层上设置一栅极绝缘层，以覆盖所述栅导体层；
S6在所述栅极绝缘层上依次设置一活性层和一欧姆接触层；以及
S7在所述欧姆接触层上设置数据线、数据焊盘、源极和漏极；
其中，所述数据线、数据焊盘、源极和漏极中的至少一种包括由下至上堆叠的第二金属阻挡层和第二铜电极层。
3.根据权利要求2所述的阵列基板的制备方法，其特征在于，所述第二铜电极层上还设置有第三金属阻挡层。
4.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述第一金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
5.根据权利要求2所述的阵列基板的制备方法，其特征在于，所述第二金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
6.根据权利要求3所述的阵列基板的制备方法，其特征在于，所述第三金属阻挡层的材料选自钼、钼的二元合金或者钼的三元合金中的一种或多种。
7.根据权利要求2所述的阵列基板的制备方法，其特征在于，所述活性层的材料为非晶硅或者氧化物半导体。
8.由权利要求1-7任一项所述的制备方法制备得到的阵列基板。
CN202011239652.2A 2020-11-09 2020-11-09 阵列基板的制备方法及阵列基板 Active CN112366178B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011239652.2A CN112366178B (zh) 2020-11-09 2020-11-09 阵列基板的制备方法及阵列基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011239652.2A CN112366178B (zh) 2020-11-09 2020-11-09 阵列基板的制备方法及阵列基板

Publications (2)

Publication Number Publication Date
CN112366178A CN112366178A (zh) 2021-02-12
CN112366178B true CN112366178B (zh) 2023-03-28

Family

ID=74509347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011239652.2A Active CN112366178B (zh) 2020-11-09 2020-11-09 阵列基板的制备方法及阵列基板

Country Status (1)

Country Link
CN (1) CN112366178B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582892A (zh) * 2022-03-04 2022-06-03 广州华星光电半导体显示技术有限公司 阵列基板及显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326082A (zh) * 2020-04-14 2020-06-23 Tcl华星光电技术有限公司 背板单元及其制造方法、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374643B1 (ko) * 2000-12-26 2003-03-04 삼성전자주식회사 하부 단차를 이용한 무노광 패턴 형성방법
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
CN103295970B (zh) * 2013-06-05 2015-04-29 京东方科技集团股份有限公司 阵列基板、其制造方法及显示装置
CN104952932A (zh) * 2015-05-29 2015-09-30 合肥鑫晟光电科技有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
CN105652541B (zh) * 2016-01-20 2018-11-23 深圳市华星光电技术有限公司 阵列基板的制作方法及液晶显示面板
CN109524357A (zh) * 2018-09-11 2019-03-26 惠科股份有限公司 一种阵列基板的制程方法和显示面板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326082A (zh) * 2020-04-14 2020-06-23 Tcl华星光电技术有限公司 背板单元及其制造方法、显示装置

Also Published As

Publication number Publication date
CN112366178A (zh) 2021-02-12

Similar Documents

Publication Publication Date Title
US10192904B2 (en) Array substrate and manufacturing method thereof, display device
CN102034750B (zh) 阵列基板及其制造方法
KR101522481B1 (ko) 어레이 기판을 제조하는 방법, 어레이 기판 및 표시 장치
CN103000628B (zh) 显示装置、阵列基板及其制作方法
KR101533098B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
CN102709234B (zh) 薄膜晶体管阵列基板及其制造方法和电子器件
CN103700665B (zh) 金属氧化物薄膜晶体管阵列基板及其制作方法、显示装置
US10290822B2 (en) Thin film transistor including recessed gate insulation layer and its manufacturing method, array substrate, and display device
CN103236440B (zh) 薄膜晶体管、阵列基板及其制造方法、显示装置
CN105070684B (zh) 阵列基板的制备方法、阵列基板及显示装置
CN102646717B (zh) 阵列基板和其制造方法以及显示装置
WO2014206035A1 (zh) 阵列基板及其制作方法、显示面板和显示装置
CN105590896A (zh) 阵列基板的制作方法及制得的阵列基板
WO2021036840A1 (zh) 显示基板及其制造方法、显示装置
CN103412450A (zh) 阵列基板及其制作方法和显示装置
CN105742292A (zh) 阵列基板的制作方法及制得的阵列基板
CN102832254B (zh) 一种阵列基板及其制造方法、显示面板
CN103700670B (zh) 阵列基板及其制作方法、显示装置
CN103531640A (zh) 薄膜晶体管、阵列基板及其制造方法和显示装置
WO2013139135A1 (zh) 阵列基板及其制作方法、显示装置
CN104952932A (zh) 薄膜晶体管、阵列基板及其制作方法、显示装置
US10879278B2 (en) Display substrate, manufacturing method therefor, and display device
CN104934443A (zh) 阵列基板及其制造方法、显示装置
CN103545252B (zh) 阵列基板及其制备方法、液晶显示装置
WO2015024337A1 (zh) 阵列基板及其制作方法和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant