JP4565573B2 - 液晶表示パネルの製造方法 - Google Patents

Description

本発明は、液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示パネルの製造方法に関する。

液晶表示装置は、液晶表示パネルＰＮＬと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。図１６は、典型的な縦電界型（所謂ＴＮ型）の液晶表示装置の概略構成例を説明する断面模式図である。通常、アクティブ・マトリクス型の液晶表示装置を構成する液晶表示パネルは、第１基板（アクティブ・マトリクス基板あるいは薄膜トランジスタ基板）で構成される第１パネルＰＮＬ１と、第２基板（対向基板あるいはカラーフィルタ基板）で構成される第２パネルＰＮＬ２との間に液晶ＬＣを封入して形成され
る。

第１パネルＰＮＬ１を構成する第１基板ＳＵＢ１の内面には、薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴで駆動される画素電極ＰＸを有し、最上層には第１配向膜ＯＲＩ１が成膜され、液晶配向制御能が付与されている。また、外面（背面）には第１偏光板ＰＯＬ１が貼付されている。一方、第２パネルＰＮＬ２を構成する第２基板ＳＵＢ２の内面には、カラーフィルタＣＦ、隣接画素のカラーフィルタとの間を区画する遮光層（ブラックマトリクス）ＢＭ、対向電極ＣＴを有し、最上層には第２配向膜ＯＲＩ２が成膜され、液晶配向制御能が付与されている。また、外面（表面）には、偏光軸を第１偏光板ＰＯＬ１の偏光軸とはクロスニコル配置した第２偏光板ＰＯＬ２が貼付されている。なお、細かな構成は図示を省略した。

第１基板ＳＵＢ１に薄膜トランジスタＴＦＴを作り込む製造工程では、当該基板上に、先ず、クロム等の金属膜からなる平行配置された複数のゲート配線およびこの各ゲート配線から画素毎に延びるゲート電極が形成される。その後、絶縁層、能動層（シリコン半導体層）、データ配線、ドレイン電極およびソース電極、画素電極、保護膜、配向膜などを形成し、配向膜に液晶配向制御能を付与して第１基板が形成される。第１基板ＳＵＢ１の背面には、バックライトＢＬＫが設置されている。なお、この液晶表示パネルを駆動するための回路は図示していない。

図１７は、図１６で説明した液晶表示パネルの１画素の構成例とこの画素を構成する薄膜トランジスタの構成例を説明する図である。すなわち、図１７（ａ）は画素の平面図、図１７（ｂ）は、図１６（ａ）のＧ−Ｇ’線に沿った断面図である。図１７（ａ）に示したように、１画素は隣接したゲート配線とデータ配線で囲まれる領域に形成される。この画素領域内で、薄膜トランジスタＴＦＴはゲート配線ＧＬとデータ配線ＤＬとの交差部に配置されている。また、画素を構成する画素電極ＰＸがコンタクトホールＴＨを通して薄膜トランジスタＴＦＴのソース電極ＳＤ１に接続され、また補助容量配線ＣＬとの間で補助容量を形成している。なお、ソース電極とドレイン電極は動作中に入れ替わるが、ここではソース電極をＳＤ１、ドレイン電極をＳＤ２と固定して説明する。

図１７（ｂ）において、薄膜トランジスタＴＦＴは、第１基板ＳＵＢ１の表面に形成された下地膜ＵＷの上に形成されている。ゲート配線ＧＬから延びるゲート電極ＧＴを覆ってゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩ上に能動層としてのシリコン（Ｓｉ）半導体層ＳＩとオーミックコンタクト層（ｎ+Ｓｉ）ＮＳ（単にコンタクト層とも言う）、ソース電極ＳＤ１及びドレイン電極ＳＤ２が順次積層される。下地膜ＵＷは、窒化シリコンと酸化シリコンの積層膜で形成される。

このゲート配線ＧＬおよびゲート電極ＧＴを覆ってシリコン・ナイトライド（ＳｉＮｘ）を好適とするゲート絶縁膜ＧＩが成膜され、その上にゲート配線ＧＬと交差する複数のデータ配線ＤＬが形成される。なお、このデータ配線ＤＬと同時にソース電極ＳＤ１とドレイン電極ＳＤ２が同層で形成される。

この画素はフルカラー表示の場合は各単色（赤、緑、青）の副画素となるが、ここでは単に画素と称する。画素を構成する薄膜トランジスタＴＦＴは、上記したように、ゲート電極ＧＴと、このゲート電極の上にパターニングされたシリコン半導体膜ＳＩと、シリコン半導体膜の上層に分離して形成されたオーミックコンタクト層（ｎ+シリコン）ＮＳと、分離したオーミックコンタクト層のそれぞれに接続したソース電極とドレイン電極とで構成される。

この薄膜トランジスタの上層には保護膜ＰＡＳが成膜され、その上にＩＴＯを好適とする画素電極ＰＸがパターニングされて、保護膜ＰＡＳに開けたコンタクトホールＴＨでソース電極ＳＤ１に接続している。なお、画素電極ＰＸと保護膜ＰＡＳを覆って第１配向膜（図１６参照）が成膜されるが図示はしていない。

一方、図示しない他方の基板には、フルカラーの場合は３色のカラーフィルタと平滑層（オーバーコート層、図１６には示していない）を介した対向電極（図１６参照）が形成される。そして、対向電極を覆って第２配向膜（図１６参照）が成膜され、上記した一方の基板であるアクティブ・マトリクス基板と重ねあわせ、その間隙に液晶が封入される。

上記した薄膜トランジスタ基板の配線等をインクジェット法で形成するものが特許文献１に開示されている。特許文献１では、薄膜トランジスタＴＦＴのゲート電極を、導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタＴＦＴのソース電極及びドレイン電極を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。
特開２００３−３１８１９３号公報

薄膜トランジスタ基板への薄膜トランジスタの作り込みには、（１）ゲート電極形成、（２）能動層アイランド形成、（３）ソース・ドレイン電極形成、（４）コンタクトホール形成、（５）画素電極形成の各工程にホトリソプロセスを用いている。これらのホトリソプロセスは、メタル等のスパッタ工程、レジスト塗布とマスク露光・現像工程、エッチング工程、レジスト剥離・洗浄工程の繰り返しである。しかし、このような工程を繰り返すホトリソプロセスでは、露光マスクを用いた大規模な製造設備が必要で、製品コストの引き下げを阻害する要因ともなっている。

近年、上記のような工程に替えて、インクジェットを用いた直描が提案されている。インクジェット直描を採用することにより、薄膜トランジスタ形成の簡素化が図られ、製造設備の削減と生産効率の大幅な向上が可能となり、液晶表示装置のコストダウンが期待されている。

具体的には、薄膜トランジスタのゲート配線とゲート電極、データ配線を含めたソース電極とドレイン電極をインクジェット直描で行うことでホトリソプロセス数を削減することが可能とされている。しかし、依然として尚３回のホトリソプロセスを必要としている。

本発明の目的は、薄膜トランジスタの製造プロセスにおいて、さらにインクジェット直描工程を適用することでホトリソプロセス数を可能な限り削減して製造工程を簡略化し、液晶表示装置のさらなるコストダウンを実現した液晶表示パネルの製造方法と液晶表示パネルを提供することにある。

上記目的を達成するために、本発明は、液晶表示パネルのゲート配線とゲート電極、データ配線を含めたソース電極とドレイン電極の何れかの工程、又はそれらの幾つかの工程にインクジェット直描プロセスを導入することに加えて、能動層アイランド形成にインクジェット直描プロセスを用いた方法で製造することを特徴とする。

本発明により、低コストで液晶表示パネルを得ることができる。

以下、本発明の最良の実施の形態を、実施例の図面を参照して詳細に説明する。

図１は、本発明の液晶表示パネルを構成する第１基板（薄膜トランジスタ基板）の製造プロセスの実施例１の要部を説明する工程図で、ゲート形成から能動層アイランドの形成までの工程図を示す。なお、ゲート形成はゲート配線とゲート電極の形成を含む。実施例１では、ゲート電極の形成をホトリソプロセスで行い、能動層アイランドは第１の導電性インクの直描で形成したソース電極とドレイン電極をエッチングマスクに利用してパターニングする。

図２乃至図６は、図１のプロセスにおける要部構造の説明図である。なお、図４は図３のＡ−Ａ'線に沿った断面図、図６は図５のＢ−Ｂ'線に沿った断面図である。以下、図２乃至図６を参照して図１の工程を説明する。図１（a）のゲート形成では、ゲート形成用メタル（クロム、アルミニウム、あるいは銅等）をスパッタしてメタル薄膜を成膜する（Ｐ−１）。このメタル薄膜の上に感光性レジストを塗布し、露光マスクを用いた露光、現像するホト工程でレジストのゲートパターンを形成する（Ｐ−２）。レジストから露出したメタルをエッチングして感光性レジストで覆われた部分のみを残す（Ｐ−３）。感光性レジストを剥離し、洗浄してゲート（ゲート配線とゲート電極）を形成する（Ｐ−４）。

そして、図１（ｂ）の能動層アイランドとソース電極およびドレイン電極形成工程では、図２に平面を示したように、ゲート形成後、ゲート配線ＧＬとゲート電極ＧＴの上層にゲート絶縁膜ＧＩ、シリコン半導体層ＳＩ、コンタクト層となるｎ⁺シリコン層ＮＳを、この順にＣＶＤ法で成膜する（３層ＣＶＤ）（Ｐ−５）。この上層に、図３（ａ）のように、ソース電極材料（ソース電極とドレイン電極およびデータ配線材料）インク（第１の導電性インク）をインクジェット直描してソース直描パターンＤＬ，ＳＤ１Ａ，ＳＤ２Ａを形成する（Ｐ−６）。図１（ｂ）にはソース直描プロセスとして示す。

この上にＩＴＯを好適とする透明導電性粒子を含む第２の導電性インクをインクジェット直描してキャップ層ＣＡＰを形成する（図３（ｂ）および図４参照）。このとき、キャップ層ＣＡＰはチャネル部分のコンタクト層ＮＳの上にも塗布される。キャップ層ＣＡＰを形成したソース電極とドレイン電極およびチャネル部分をマスクとして、先ずコンタクト層（ｎ⁺シリコン層）ＮＳをエッチングし、次にシリコン半導体層ＳＩをエッチングして能動層アイランドを形成する（Ｐ−７）（図５、図６参照）。

前記第１の導電性インクには、溶媒に銀粒子又は銅粒子などの低抵抗金属粒子を分散して含み、第２の導電性インクとしては、溶媒に透明導電性粒子又は金属粒子を分散して含むものを用いることができる。また、第１の導電性インクに含む低抵抗金属粒子は銀粒子又は銅粒子の何れか、又はそれらの混合粒子が好適であり、第２の導電性インクに含む透明導電性粒子はＩＴＯ又はＩＺＯ、もしくはＩＺＴＯなどの金属酸化物粒子を用い、金属粒子としてニッケル粒子を用いることができる。

図７は、本発明の液晶表示パネルを構成する第１基板（薄膜トランジスタ基板）の製造プロセスの実施例１の要部を説明する図１に続く工程図で、層間絶縁膜・コンタクトホール形成から画素電極・チャネルのギャップ形成までの工程図を示す。また、図８〜図１２は、図７の工程の要部構造の説明図である。以下、図８乃至図１２を参照して図７の工程を説明する。

図７（ａ）において、キャップ層ＣＡＰを形成したソース電極とドレイン電極およびチャネル部分をマスクとしてエッチング加工して形成した能動層アイランドを覆って層間絶縁膜を形成する（Ｐ−８）。この層間絶縁膜に感光性レジストを塗布し、露光マスクを用いて露光し、能動層アイランドのソース電極とドレイン電極部分のキャップ層部分の層間絶縁膜を可溶化し（Ｐ−９）、現像して当該部分のエッチングを行い（Ｐ−１０）、ソース電極とドレイン電極部分のキャップ層部分を露出させる（図８参照）。

図８（ａ）は図７のプロセス（Ｐ−１０）で形成されたソース電極とドレイン電極部分を含む画素部分の要部平面図、図８（ｂ）は図８（ａ）のデータ配線ＤＬ部分のＣ―Ｃ'線に沿った断面図、図８（ｃ）は図８（ａ）の薄膜トランジスタ部分のＤ―Ｄ'線に沿った断面図である。図７のプロセス（Ｐ−１０）により、ソース電極とドレイン電極部分のキャップ層ＣＡＰが露出され、他の部分は層間絶縁膜ＩＮＳで覆われている。ただし、このとき、図９、図１０に示したように、データ配線ＤＬの端子部分（図９）、およびゲート配線ＧＬの端子部分（図１０）もキャップ層ＣＡＰが露出されるようにホト処理とエッチング処理が同時に行われる。

次に、図７（ｂ）における画素、ギャップ形成工程は画素電極の形成とソース電極とドレイン電極の分離加工工程である。先ず、図７のプロセス（Ｐ−１０）の後にＩＴＯを好適とする透明導電膜を全面スパッタする（Ｐ−１１）。なお、ＩＴＯに代えてＩＺＯ、ＩＺＴＯなどを用いることができる。その上に、図１１（ａ）に示したように、感光性レジストＲＧを塗布し、データ配線、ゲート配線、チャネル部分のＩＴＯを露出させるホトリソプロセス（単にホトとも言う）を施す（Ｐ−１２）。図１１（ｂ）に図１１（ａ）のＥ‐Ｅ'線に沿った断面を、図１１（ｃ）に図１１（ａ）のＦ‐Ｆ'線に沿った断面を示す。

露出した部分のＩＴＯをエッチングして（Ｐ−１３）、チャネル部分のキャップ層ＣＡＰを除去する。キャップ層やデータ配線端子およびゲート配線端子部分にニッケル膜をキャップ層として使用した場合はこの部分のエッチングを行う（Ｐ−１４）。これにより、チャネル部分のＩＴＯをソース電極ＳＤ１の部分とドレイン電極ＳＤ２の部分に分離する。このとき、画素領域に画素電極としてのＩＴＯが分離される。この画素電極はソース電極ＳＤ１と一体になっている。その後、コンタクト層ＮＳをエッチングしてギャップを形成し（Ｐ−１５）、不要となった感光性レジストを剥離して薄膜トランジスタを完成する。この状態を図１２に示す。このとき、ギャップの間隔ｄはキャップ層ＣＡＰの間隔となり、図４に示したインクジェット直描によるソース電極ＳＤ１Ａとドレイン電極ＳＤ２Ａのインク膜の間隔Ｄよりかなり狭くなる。例えば、間隔Ｄは１０μｍ以上であるのに対し、間隔ｄは４μｍ以下とすることができ、高速の薄膜トランジスタを実現でき、高精細表示が可能となる。

図１３は、本発明の効果を説明するための工程比較図である。図１３の従来技術の工程Ａと本発明の工程Ｂは、ゲート形成工程と層間絶縁膜、ホール形成工程は同じで、能動層アイランド、ソース・ドレイン（Ｓ―Ｄ）電極形成工程と画素形成工程が異なる。工程Ａと工程Ｂにおけるゲート形成工程では、ゲートメタルスパッタ→ホト→メタルエッチング→レジストの剥離・洗浄でゲート配線とゲート電極が形成される。

工程Ａでは、その能動層アイランド、ソース・ドレイン（Ｓ―Ｄ）電極形成工程は、３層ＣＶＤ→ホト→コンタクト層エッチング→レジストの剥離と洗浄→ソースメタルスパッタ→ホト→メタルエッチング→ギャップエッチング→レジスト剥離・洗浄の各工程を経る
。また、同じく層間絶縁膜、ホール形成工程では、層間絶縁膜を成膜→ホト→エッチングで必要なコンタクトホールが形成される。そして、画素形成工程では、ＩＴＯスパッタ→ホト→エッチング→レジスト剥離・洗浄が施される。

一方、本発明の工程Ｂは、上記と同様のゲート形成工程に続くアイランド・Ｓ―Ｄ形成工程では、３層ＣＶＤ→ソース電極のインクジェット直描→コンタクト層エッチングが施される。そして、層間絶縁膜、ホール形成工程の後の画素形成工程では、ＩＴＯスパッタ→ホト→エッチング→ギャップエッチング→レジスト剥離・洗浄が施される。

図１３に示した上記の従来技術の工程Ａと本発明の工程Ｂを比較すると、アイランド・Ｓ―Ｄ形成工程ではホト工程を使用しないため、露光マスクの数が削減でき、低コストで液晶表示装置を製造できる。

図１４は、本発明の効果を説明するための他の工程比較図である。図１４の従来技術の工程Ｃと本発明の工程Ｂも、ゲート形成工程と層間絶縁膜、ホール形成工程は同じで、能動層アイランド、ソース・ドレイン（Ｓ―Ｄ）電極形成工程と画素形成工程が異なる。工程Ｃと工程Ｂにおけるゲート形成工程では、図１３と同様に、ゲートメタルスパッタ→ホト→メタルエッチング→レジストの剥離・洗浄でゲート配線とゲート電極が形成される。

工程Ｃでは、その能動層アイランド、ソース・ドレイン（Ｓ―Ｄ）電極形成工程は、３層ＣＶＤ→ソースメタルスパッタ→ホト→メタルエッチング→コンタクト層エッチング→アッシング→メタルエッチング→ギャップエッチング→レジストの剥離と洗状の各工程を経る。また、同じく層間絶縁膜、ホール形成工程では、層間絶縁膜を成膜→ホト→エッチングで必要なコンタクトホールが形成される。そして、画素形成工程では、ＩＴＯスパッタ→ホト→エッチング→レジスト剥離・洗浄が施される。

一方、本発明の工程Ｂは、図１３と同様で、ゲート形成工程に続くアイランド・Ｓ―Ｄ形成工程では、３層ＣＶＤ→ソースのインクジェット直描→コンタクト層エッチングが施される。そして、層間絶縁膜、ホール形成工程の後の画素形成工程では、ＩＴＯスパッタ→ホト→エッチング→ギャップエッチング→レジスト剥離・洗浄が施される。

図１４に示した上記の従来技術の工程Ａと本発明の工程Ｂを比較すると、アイランド・Ｓ―Ｄ形成工程ではホト工程を使用しないため、露光マスクの数が削減でき、低コストで液晶表示装置を製造できる。

図１５は、アクティブ・マトリクス型液晶表示装置の等価回路を説明する図である。図１５（ａ）は液晶表示パネル全体の回路図、図１５（ｂ）は図１５（ａ）における画素部ＰＸＬの拡大図である。図１５（ａ）において、表示パネルＰＮＬには多数の画素部ＰＸＬがマトリクス配列されており、各画素部ＰＸＬはゲート配線駆動回路ＧＤＲで選択され、データ配線駆動回路ＤＤＲからの表示データ信号に応じて点灯される。

すなわち、ゲート配線駆動回路ＧＤＲによって選択されたゲート配線ＧＬに対応して、データ配線駆動回路ＤＤＲからデータ配線ＤＬを通して液晶表示パネルＰＮＬの画素部ＰＸＬにおける薄膜トランジスタＴＦＴに表示データ（電圧）が供給される。

図１５（ｂ）に示したように、画素部ＰＸＬを構成する薄膜トランジスタＴＦＴは、ゲート配線ＧＬとデータ配線ＤＬとの交差部に設けられる。薄膜トランジスタＴＦＴのゲート電極ＧＴはゲート配線ＧＬに接続し、薄膜トランジスタＴＦＴのドレイン電極ＳＤ２には、データ配線ＤＬが接続されている。

薄膜トランジスタＴＦＴのソース電極ＳＤ１は液晶（素子）ＬＣの画素電極ＰＸに接続される。液晶ＬＣは、画素電極ＰＸと共通電極ＣＴとの間にあって、画素電極ＰＸに供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量Ｃａがドレイン電極ＳＤ２と補助容量配線ＣＬとの間に接続されている。

以上の説明中、インクジェット直描で形成する配線や電極、あるいはアイランド形成層等は、インクジェットでインクを塗布した後に、乾燥し、焼成を施して薄膜とする。

本発明の液晶表示パネルを構成する第１基板の製造プロセスの実施例１の要部を説明する工程図である。 図１のプロセスにおける要部構造の説明図である。 図１のプロセスにおける要部構造の説明図である。 図１のプロセスにおける要部構造の説明図である。 図１のプロセスにおける要部構造の説明図である。 図１のプロセスにおける要部構造の説明図である。 本発明の液晶表示パネルを構成する第１基板（薄膜トランジスタ基板）の製造プロセスの実施例１の要部を説明する図１に続く工程図である。 図７のプロセスにおける要部構造の説明図である。 図７のプロセスにおける要部構造の説明図である。 図７のプロセスにおける要部構造の説明図である。 図７のプロセスにおける要部構造の説明図である。 図７のプロセスにおける要部構造の説明図である。 本発明の効果を説明するための工程比較図である。 本発明の効果を説明するための他の工程比較図である。 アクティブ・マトリクス型液晶表示装置の等価回路を説明する図である。 典型的は縦電界型（所謂ＴＮ型）の液晶表示装置の概略構成例を説明する断面模式図である。 図１６で説明した液晶表示パネルの１画素の構成例とこの画素を構成する薄膜トランジスタの構成例を説明する図である。

ＳＵＢ１・・・第１基板（薄膜トランジスタ基板）、ＳＵＢ２・・・第２基板（カラーフィルタ基板）、ＧＬ・・・ゲート配線、ＧＴ・・・ゲート電極、ＧＩ・・・ゲート絶縁膜、ＮＳ・・・ｎ+コンタクト層、ＳＩ・・・シリコン半導体層、ＴＣＦ・・・透明導電膜、ＲＧ・・・ホトレジスト、ＣＡＰ・・・キャップ層。

Claims (4)

1. マトリクス配列した複数の画素の画素毎に薄膜トランジスタを形成した第１基板と、カラーフィルタを形成した第２の基板と、前記第１の基板と第２の基板との貼り合わせ間隙に液晶を封入した液晶表示パネルの製造方法であって、
   前記第１基板にゲート配線とゲート電極を形成し、その上にゲート絶縁膜を成膜後、半導体層を成膜し、該半導体層の上層にコンタクト層を成膜して能動層を形成し、
   前記能動層の上に、インクジェット直描により前記薄膜トランジスタのソース電極とドレイン電極およびデータ配線となる第１の導電性インクを塗布して第１の導電膜を形成し、
   前記第１の導電膜の上、および当該第１の導電膜の前記ソース電極と前記ドレイン電極となる当該第１の導電膜の間の前記コンタクト層の上に、インクジェット直描により第２の導電性インクを塗布してキャップ層となる第２の導電膜を形成し、
   前記第１の導電膜と前記第２の導電膜をマスクとして前記コンタクト層と前記半導体層をエッチング除去して能動層アイランドを形成し、
   前記能動層アイランドを覆って層間絶縁膜を形成し、
   前記層間絶縁膜に感光性レジストを塗布し、露光マスクを用いて露光し、現像し、前記能動層アイランド上の前記層間絶縁膜をエッチング除去して前記第２の導電膜を露出し、
   露出した前記第２の導電膜を覆って透明導電膜を全面スパッタし、その上に感光性レジストを塗布し、
   前記感光性レジストを露光し、現像して前記ソース電極とドレイン電極の間の前記透明導電膜を露出させ、前記露出した部分の前記透明導電膜をエッチング除去して前記ソース電極の部分とドレイン電極の部分とに分離し、
   前記透明導電膜が除去された部分の前記第２の導電膜と前記コンタクト層を順次エッチング除去して、前記ソース電極と前記ドレイン電極の間の前記半導体層にチャネルを形成するためのギャップを設けることを特徴とする液晶表示パネルの製造方法。
2. 請求項１において、
   前記第１の導電性インクは、溶媒に低抵抗金属粒子を分散して含み、
   前記第２の導電性インクは、溶媒に透明導電性粒子又は金属粒子を分散して含むことを特徴とする液晶表示パネルの製造方法。
3. 請求項２において、
   前記第１の導電性インクに含む低抵抗金属粒子は、銀粒子又は銅粒子の何れか又はそれらの混合粒子であり、
   前記第２の導電性インクに含む透明導電性粒子は金属酸化物粒子で、金属粒子はニッケル粒子であることを特徴とする液晶表示パネルの製造方法。
4. 請求項１において、
   前記透明導電膜はＩＴＯ又はＩＺＯ、もしくはＩＺＴＯの何れかであることを特徴とする液晶表示パネルの製造方法。

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