CN1124890A - 可变长度译码装置用的同步复原方法及其装置 - Google Patents

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Abstract

本发明提供一种可变长度译码器用的同步复原方法及其装置。该装置包括：按顺序输出一定比特数的数据的FIFO存储器；对输入的数据进行可变长度译码的可变长度译码器；当数据块终端信号的个数超过已设定的阈值时产生差错信号的检错器；根据读出信号把由FIFO存储器送来的数据传送到前述可变长度译码器的接口部分；以及控制可变长度译码器使之进行译码操作的控制器。

Description

可变长度译码装置用的 同步复原方法及其装置
本发明涉及可变长度译码，特别是涉及既使在可变长度编码过的数字数据中发生传输差错的情况下也能保持用可变长度译码器进行信号处理的同步的同步复原方法及其装置。
可变长度编码方式是有代表性的无丢失编码方法，关于图像信号的编码，这种编码方式是与采用DCT或DPCM的编码相结合而被拓宽使用。这种可变长度编码方法是对发生频度多的符号分配短码字，对发生频度少的符号分配更长的码字，从而减少整体数据传输率。这种方法一般被用于当前ISO/CCITT推进标准化过程中的MPEG方式和美国开发的HDTV方式等的图像编码方法。下面的论文中就披露了一般的可变长度编码及译码方法：
1.Shaw-Min Lei和Ming-Ting Sun的″数字HDTV应用的平均信息量编码系统″IEEE Trans.on circuits&systems for VidioTechnology，Vol.No.1，March 1991。
2.Ming-Ting Sun，″电路和系统的VLSI结构和实施″Singapore，pp200-203，May，1991。
通常，图像信号的可变长度译码器产生对应于由锯齿扫描所产生的扫描电平对的VLC码字，众所周知，扫描电平对由连续的″0″的个数即扫描长度和非″0″电平构成。由可变长度编码器所产生的VLC码字与各种题头及其他附加信息和复合而形成连续的比特串，由译码方收到的连续的比特串被分成为一定的大小(如24比特)，然后写入FIFO存储器。可变长度译码器从FIFO存储器中读取一定比特数的数据，进行可变长度译码，再根据结束了可变长度译码的比特数决定是否读取下一个一定比特数的数据。
更详细说，可变长度译码器按顺序检测对应于所读出的比特中的VLC码字的扫描长度对，对所检出的扫描长度对，首先输出扫描长度大小的″0″，然后输出电平。而且，如果经可变长度译码的比特数达到一定的比特数，可变长度译码器就从FIFO存储器中读取一定比特数的新数据，这时，由于比特串包含有可变长度的VLC码字，所以，每个瞬间被可变长度译码的比特数同样也是可变的，换句话说，由于可变长度译码时不知通VLC符号后期间的边界，所以，直到以前的VLC码字被译码之后才能准确地知道当前要译码的VLC码字的长度。因此，只有在把当前的VLC码字准确译码的情况下，可变长度译码器才能根据其下一个VLC码字译码后的当前的LVC码字的比特数准确地译码，所以，在比特串中发生传输差错的情况下，由于可变长度译码器对产生差错的部分用有错的VLC码字进行译码动作，所以，此后继续进行错误的译码动作。这种误动作在从FIFO存储器中读出数据的动作中引起异常，这样，可变长度译码器就不能使输入数据的译码同步。
本发明的目的是为解决前述的现有技术的缺点，而提供一种先检出传输差错，再根据检出的结果在规定的期间之后能进行正常的可变长度译码的同步复原方法。
本发明的其他目的是提供一种根据传输差错的检测在规定期间之后能进行正常的可变长度译码的同步复原装置。
为达到上述本发明的目的，对根据表示已经设定了大小的第1数据块终端的数据块终端信号和包含比前述第1数据块大的第2数据块的数据格式存储可变长度编码过的数据、再在加上读出信号时从先前存储的比特中按顺序输出一定比特数的数据的FIFO存储器提供的数据进行译码的装置用的同步复原方法包括如下步骤：(a)把所加的数据进行可变长度译码，输出由可变长度译码所得到的数据块终端信号，然后在可变长度译码中所使用的数据的比特数达到一定比特数时产生数据请求信号。(b)判断前述步骤(a)所输出的数据块终端信号是否在基于数据格式所进行的正确的可变长度译码时间进行过译码。(c)由前述步骤(b)的判断结果所得到的正确的可变长度译码的时间未被译码的数据块终端信号的个数超过已经设定的阈值时，产生差错信号。(d)如果在步骤(c)不产生差错信号，产生取决于由步骤(a)所产生的数据请求信号的读出信号。(e)如果在步骤(c)产生差错信号，不管前述数据请求信号，在从前述FIFO存储器中读出被检出差错信号的第2数据块的全部数据之前，产生读出信号。(f)控制步骤(a)，使之对相应于前述步骤(c)的差错信号的第2数据块的数据不进行可变长度译码，而对被检出差错信号的第2数据块的下一个第2数据块的数据进行可变长度译码。
为了达到本发明的其他目的，根据表示已设定了大小的第1数据块终端的数据块终端信号和包含比前述第1数据块大的第2数据块的数据格式，接收经可变长度编码的数据再进行可变长度译码的同步复原装置包括：存储所收到的经可变长度编码的数据，再在加上读出信号时从先前存储的比特中按顺序输出一定比特数的数据的FIFO存储器；把所加的数据进行可变长度译码并输出由可变长度译码得到的数据块终端信号，然后在可变长度译码中所使用的数据的比特数达到一定比特数时，产生数据请求信号的可变长度译码器；判断由前述可变长度译码器所加的数据块终端信号是否在取决于数据格式的正确的可变长度译码时间进行过译码，在由判断结果得到的在正确的可变长度译码的时间不进行译码的数据块终端信号的个数超过已设定的阈值的情况下，产生差错信号的检错器；根据读出信号把前述FIFO存储器所施加的数据传送到前述可变长度译码器，如果前述检错器没送来差错信号，根据来自可变长度译码器的数据请求信号产生读出信号，若前述检错器送来差错信号的话，不管来自前述可变长度译码器的数据请求信号，而在从前述FIFO存储器中读出被检出差错信号的第2数据块的全部数据之前产生读出信号的接口部分；若前述检错器送来差错信号的话，控制前述可变长度译码器使之中断译码操作，而把检出有前述差错信号的第2数据块的数据加到前述可变长度译码器时，使前述可变长度译码器进行译码操作的控制部分。
附图简要说明：
图1是普通的数字系统的编码、译码装置的概略方框图。
图2是普通的数字数据各窗口的数据处理格式的说明图。
图3是按照本发明的同步复原装置的概略方框图。
图4A-F是为说明按照本发明的同步复原装置的数字数据传输时产生差错的情况下的动作的时序图。
图5是图3的可变长度译码的VLD接口部分的详细电路图。
以下根据附图详细说明本发明的优选实施例。
作为普通的图象编码技术，有信源编码和平均信息量编码，信源编码是用图像信号中内在的沉长性对图像信号进行数字压缩，而采用DCT、副频带DPCM、量化等。平均信息量编码是一种把由信源编码压缩了的数据用统计产生概率进一步进行压缩的方法，可变长度编码就是这种无丢失编码的有代表性的方法。数字ATV系统就采用这两种编码方法，它根据数据处理的胀大程度把画面分成为多个窗口来进行处理。图1-图2表示了其中之一例。
图1是具有普通的数字数据编码部分及译码部分的数字系统的方框图。图1中，数字图像输入信号被输入到由编码部分1的分隔器10分开的各信源编码器20A-20D中，各信源编码器20A-20D的输出信号经各可变长度编码器30A-30D输入到多路转换器40。多路转换器40把经编码的各窗口的数据复合成一个比特串，然后送到译码部分2。由于各窗口所产生的比特量互不相同，所以，多路转换器40先把区分各窗口数据的附加数据输入到比特串中，然后送到译码部分2。这样传送来的比特串再用译码部分2的信号分离器50分离成为四个窗口，然后输入到各可变长度译码器60A-60D。各可变长度译码器60A-60D所译码过的信号由信源译码器70A-70D再次译码后，由多路转换器80复合，然后作为译码后的图像输出。
图2表示把一个画面分割成为四个窗口的情况，一个窗口由15个MMB构成，一个MMB由4个数据片组成，一个数据片由多个数据块构成。
在图1的系统使用图2所示的数据结构的情况下，编码部分1按照MMB1，MMB2，MMB3，MMB4，MMB5，…MMB60的顺序多路传送属于四个窗口的数据，译码部分2再把这个顺序的MMB逆转换。第1窗口内的MMB由信源编码器20A、可变长度编码器30A、可变长度译码器60A和信源译码器70A来处理，第2窗口的MMB即MMB2，MMB6，…MMB58由信源编码器20B、可变长度译器30B、可变长度译码器60B和信源译码器70B来处理，其余窗口的MMB以同样的方式来处理。
另一方面，因为各窗口的各自数据产生量是不一定的，所以为了使各MMB的数据量成为一次写入到FIFO存储器的比特数(例如24比特)的倍数，就要在该MMB的终端部分进行补位，而且，为了减少数据产生量而防止达到下溢，也要对一定的数据追加补位。
本实施例中是采用把一定个数的比特值″0″插入MMB终端部分的方式。因为可变长度编码的这种补位是本领域普通技术人员能容易设计的公知技术，所以本实施例中仅在有必要用到它的时候才予以说明。
本发明提供的装置是在经可变长度编码并经补位的比特串中有传输差错的情况下，根据其差错的检出可以从存在传输差错的MMB的下一个MMB开始正常译码的装置，根据图3～图5进一步详细说明本发明的实施例。
图3的装置是根据一定的数据格式进行可变长度译码的装置，图3的装置所加上的比特串同样也要根据前述的数据格式进行可变长度编码和补位。
如图4A所示，根据一定的数据格式所形成的各图像帧的比经特串的顺序是帧标题数据FRMH、 MMB1的标题数据MMBH1信息数据MMBD1，MMB2的标题数据MMBH2及信息数据MMBD2。帧标题数据FRMH有32比特的帧开始码(FSC)，各MMB的标题数据MMBH有MMB开始码(MSC)，而比特串内的各MMB内的一个数据片有110个EOB码字，EOB码字附在经编码的数据的各数据块的后端，该比特串以24比特单位写入读出FIFO存储器100。因此，在各MMB的数据的比特数不是24比特的倍数的情况下，在MMB的终端部分就加入有补位的1-23个比特值″0″。
每当从VLD接口部200施加读出信号READ时，FIFO存储器100从先前存储的比特中把24比特的数据输出到VLD接口部200。
在图3的装置处理没有传输差错的比特串时，被切换到VLD接口部分200的数据表示在图4A上，而图4F表示了处理有传输差错的比特串时的切换到VLD接口部200的数据。图4A和图4F中六角形所示的一个数据间隔意味着每3次读出信号存储在VLD接口部200的数据量。
在图3的装置处理没有传输差错的比特串时，控制部500根据前述的数据格式产生开始信号START和复位信号INIT。而且控制部分500产生可以使可变长度译码器300操作的控制信号和其他控制信号并提供给可变长度译码器300。VLD接口部分200根据来自控制部分500的开始信号START和复位信号INIT产生读出信号READ。另外，根据是否已加上可变长度译码器300的操作所产生的数据请求信号RQST和来自检错器400的差错信号ERROR来使读出信号READ的产生间隔变化。VLD接口部分200同样也把FIFO存储器100提供的数据供给可变长度译码器300，下面根据图5进一步详细说明这个VLD接口部分200的动作。
如图5所示，VLD接口部200由数据锁存器200、FSC/MSC检测器230、号码输出器250和控制信号发生器260构成，控制器500首先根据已定义的比特串的规格产生图4B的开始信号START，控制部500所产生的开始信号START施加于FSC/MSC检测器230和控制信号发生器260，经或非门231加在FSC/MSC检测器230的触发器236和237的复位端的低电平脉冲使触发器236，237清零，从而使其输出值为″0″。
如果加上图4B所示的开始信号START的第1高电平脉冲的话，控制信号发生器260内的RS—触发器261被复位信号/RST清零，根据加在S端的开始信号START，经输出端Q输出二进位值″1″。触发器265通过或门264锁存由RS—触发器261所加上的二进位值″1″，由触发器265锁存的二进位值″1″被输出到FIFO存储器100和触发器266，触发器265输出的二进位值″1″被用作FIFO存储器100用的读出信号READ，另外，触发器266的输出被用作控制多路转换器221，223，225，234，235用的选择信号SEL。 FIFO存储器100根据来自VLD接口部分200的读出信号READ把所存储的数据每次24比特输出到VLD接口部分200，如果FIFO存储器100把每次24比特的数据加到数据锁存器220的话，触发器222，224，226就每次24比特按顺序锁存所提供的数据。FSC/MSC检测器230从触发器222的输出数据和加在多路转换器221上的数据中检出帧开始码或MMB开始码。
更具体地说，比较器232比较触发器222的输出数据和MMB开始码″000001H″，若两数据相同，输出二进制值″1″，不同则输出二进制值″0″。另外，比较器233比较帧开始码″00000100H″的一部分″00H″和加在多路转换器221上的数据。检出帧开始码时，比较器232、233都输出二进制值″1″。
另一方面，检出MMB开始码时，只有比较器232输出二进制值″1″，如果检出了帧开始码或MMB开始码，RS—触发器261被复位，控制信号发生器260就不再产生读出信号READ。因此，VLD接口部分200自动取消加在帧标题数据FRMH或MMB标题数据MMBH中的补位数据。
在FSC/MSC检测器230检出帧开始码的情况下，帧开始码随后的帧号码被锁存在号码输出器250内的触发器255中，根据帧开始码的检出而从比较器232输出的二进制值″1″经多路转换器234和触发器236之后，在控制信号RS—触发器261的复位端R，RS—触发器261根据该信号通过输出端Q输出二进制值″0″。结果，由于RS—触发器261输出二进制值″0″，若经过由RS—触发器261和触发器265造成的延时，控制信号发生器260就不再产生读出信号READ。
另一方面，如果72比特的数据被锁存在数据锁存器220中的话，控制部分500就把图4B所示的第2高电平脉冲供给图5的装置。由于开始信号START信号的第二高电平脉冲再次使RS—触发器261输出二进制″1″，所以直到新的72比特的数据被锁存在数据锁存器220内，控制信号发生器260才产生读出信号READ。根据该读出信号，把图4A的MMB1的标题数据MMBH1锁存在数据锁存器220内，这时，FSC/MSC检测器230内的比较器232、233检测MMB开始码，触发器236锁存二进制值″1″。由于触发器236中锁存有二进制值″1″，控制信号发生器260内的RS—触发器261就通过输出端Q输出二进制值″0″，而且随在MMB开始码后面的MMB号码被锁存在号码输出器250内的触发器256中。如果图4A的MMB1的标题数据MMBH1被锁存在数据锁存器220内的话，控制器500就把图4C的复位信号INIT的第1高电平脉冲供给FSC/MSC检测器230的触发器236，触发器236根据清零端上所加的该复位信号被清零。此后，因为触发器222加到比较器232的数据不含有与MMB开始码相同的数据，所以直到MMB2的MMB开始码或帧开始码的一部分被检测出来为止，二进值″0″都加在门263上，结果，控制信号发生器260可以产生对应于来自可变长度译码器300的数据请求信号RQST的读出信号READ。
如果把VLD接口部分200所锁存的数据提供到可变长度译码器300的话，可变长度译码器300就对所供给的数据进行可变长度译码。更具体地说，可变长度译码器300先检测出对应于可变长度码字的扫描电平时，再输出扫描电平对的扫描长度大小的连续的″0″，然后输出具有扫描电平对的电平。
每当经可变长度译码的数据的比特数达到一定比特数时，可变长度译码器300就产生数据请求信号RQST，并把它输出到VLD接口部分200。反复进行这种动作，可变长度译码器300就把MMB1的信息数据MMBD1进行了可变长度译码。可变长度译码器300把可变长度译码所得到的每个数据块的EOB码输出到检错器400，该检错器400判断在EOB码的译码时刻是否准确得到了EOB码。当比特串不含有传输差错时，检错器400判断由可变长度译码器送来的EOB码为译码时刻被正确译码了。这时，由于差错信号ERROR不被送到VLD接口部分200和控制部分500，所以，图3的装置就根据由FIFO存储器100供给的数据正常进行可变长度译码。如果MMB1的数据全部供给VLD接口部分200之后，再把MMB2的数据供给VLD接口部分200的话，VLD接口部分200的FSC/MSC检测器230检测MMB2的MMB开始码，而且，如果MMB2的MMB标题数据MMBH2锁存在数据锁存部分220内的话，控制器500就把图4C的复位信号INIT的第2高电平脉冲供给VLD接口部分200，供给VLD接口部分200的数据一面经过前述的过程，一面继续被送到可变长度译码器，并由可变长度译码器300进行可变长度译码。
由VLD接口部分200供给可变长度译码300的数据中存在传输差错的情况下，其部分数据就不能被正确译码，这时检错器400就对所产生的EOB码计数，图4D表示了有传输差错的比特串的区间即差错区间的一个例子。
当所计数的EOB码的个数超过已规定的阈值时，检错器400产生差错信号ERROR，在此，阈值数据能隐含在差错隐含部分(未示出)的数据量来适当选择，所产生的差错信号ERROR被供给到VLD接口部分200、控制部分500和差错隐含部分(未示出)。如果检错器400把图4E所示的差错信号ERROR加在VLD接口部分200，或门267就把图4E的差错信号ERROR的高电平脉冲供给RS—触发器261的S端，RS—触发器261根据输入的高电平脉冲输出二进制值″1″，在触发器236通过或门262送来二进制值″1″之前，RS—触发器261一直保持其二进制″1″。
另一方面，在图4E所示的差错信号ERROR加在控制部分500的情况下，控制部分500控制可变长度译码器300，中断其译码动作。
因此，既使通过VLD接口部分200提供来自FIFO存储器的数据，可变长度译码器300也不把所输入的数据译码，可变长度译码器300也不产生数据请求信号RQST。这种情况下，由控制信号发生器260产生的读出信号READ取决于RS—触发器261的输出，所以就减少了由取决于来自可变长度译码器300的数据请求信号RQST的读出信号READ所产生的时间间隔。这一方面是由于根据可变长度译码器300在译码时间所用的比特数来产生数据请求信号RQST，另一方面是由于根据使图5的装置动作的方框(未示出)来产生由RS—触发器261产生的读出信号READ。
图4F表示的是MMB1内含有传输差错的情况下由VLD接口部分200供给可变长度译码器300的数据。
在FIFO存储器100供给MMB2的标题数据MMBH2之前，VLD接口部200持续产生读出信号READ，并从FIFO中读出数据。如果紧接MMB1后面的MMB2的标题数据MMBH2供到VLD接口部分200，比较器232就输出二进制″1″，该二进制值″1″通过触发器236和或门262被加到RS—触发器261，结果，由于RS—触发器261输出二进制″0″，触发器265就不再产生读出信号READ。
因此，在从控制部分500送来图4C所示的复位信号INIT的第2高电平脉冲之前，VLD接口部分200锁存MMB2前端的数据。另一方面，在前述复位信号INIT加到VLD接口部分200的时刻，控制部分500控制可变长度译码器300使之再次开始译码操作，用这种方式，图3的装置取代对含有传输差错的各个MMB内的数据不进行可变长度译码，而保持对其下一个MMB的同步。
如上所述，在由于传输差错而不进行正常可变长度译码的情况下，按照本发明的同步复原装置强行读出含有传输差错的MMB的数据，由于在从FIFO存储器100读出其下一个MMB的标题数据之前作完动作，所以不仅可以从其下一个MMB正常地进行可变长度译码，而且保持了信号处理的同步。

Claims (6)

1.一种根据表示已设定了大小的第1数据块终端的数据块终端信号和包含比前述第1数据块大的第2数据块的数据格式接收经可变长度编码的数据再进行可变长度译码的同步复原装置，包括：
存储所收到的经可变长度译码的数据，再在加上读出信号时从先前存储的比特中按顺序输出一定比特数的数据的FIFO存储器；
把所加的数据进行可变长度译码并输出由可变长度译码得到的数据块终端信号，然后在可变长度译码中所使用的数据的比特数达到一定的比特数时产生数据请求信号的可变长度译码器；
判断由前述可变长度译码器所加的数据块终端信号是否在取决于数据格式的正确的可变长度译码时间进行过译码，由判断结果得到的在正确的可变长度译码时间不进行译码的数据块终端信号的个数超过已设定的阈值时，产生差错信号的检错器；
根据读出信号把前述FIFO存储器所施加的数据传送到前述可变长度译码器，如果前述检错器没送来差错信号，根据来自可变长度译码器的数据请求信号产生读出信号，若前述检错器送来差错信号，则不管来自前述可变长度译码器的数据请求信号，而在从前述FIFO存储器中读出被检出差错信号的第2数据块的全部数据之前产生读出信号的接口部分；以及
如果前述检错器送来差错信号，就控制前述可变长度译码器使之中断译码动作，而在把检出有前述错差信号的第2数据块的数据加到前述可变长度译码器时，使前述可变长译码器进行译码操作的控制部分。
2.根据权利要求1的同步复原装置，其特征在于前述检错器把每个第2数据块所得到的数据块终端信号的个数与已设定的阈值相比较。
3.根据权利要求1的同步复原装置，其特征在于差错信号加在前述接口部分时，产生具有比根据前述数据请求信号所产生的读出信号少的时间间隔的读出信号。
4.一种对根据表示已设定了大小的第1数据块终端的数据块终端信号和包含比前述第1数据块大的第2数据块的数据格式存储可变长编码过的数据再在加上读出信号时从先前存储的比特中按顺序输出一定比特数的数据的FIFO存储器提供的数据进行译码的装置用的同步复原方法，包括如下步骤：
(a)把所加的数据进行可变长度译码，输出由可变长度译码所得到的数据块终端信号，然后在可变长度译码中所使用的数据的比特数达到一定比特数时产生数据请求信号；
(b)判断前述步骤(a)所输出的数据块终端信号是否在基于数据格式所进行的正确的可变长度译码时间进行过译码；
(c)由前述(b)的判断结果所得到的正确的可变长度译码时间未被译码的数据块终端信号的个数超过已设定的阈值时产生差错信号；
(d)如果在步骤(c)不产生差错信号的话，产生取决于由步骤(a)所产生的数据请求信号的读出信号；
(e)如果在步骤(c)产生差错信号，则不管前述数据请求信号，在从前述FIFO存储器中读出被检出差错信号的第2数据块的全部数据之前产生读出信号；以及
(f)控制步骤(a)使之对相应于前述步骤(c)的差错信号的第3数据块的数据不进行可变长度译码，而对被检出差错信号的第2数据块的下一个第2数据块的数据进行可变长度译码。
5.根据权利要求4的同步复原方法，其特征在于前述步骤(c)把每个第2数据块所得的数据块终端信号的个数与已设定的阈值相比较。
6.根据权利要求4的同步复原方法，其特征在于前述步骤(e)在前述步骤(c)产生差错信号时产生具有比根据前述数据请求信号所产生的读出信号少的时间间隔的读出信号。
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