CN114709169B - 半导体器件的制作方法以及半导体器件 - Google Patents

半导体器件的制作方法以及半导体器件

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Abstract

本申请提供了一种半导体器件的制作方法以及半导体器件，该方法包括：提供键合结构，键合结构包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构；去除部分的层叠结构，使得台阶区域的远离键合界面的部分表面裸露，剩余的层叠结构形成多个间隔的半导体部，半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各第一导电部的远离台阶区域的部分表面裸露；在键合结构的裸露表面上形成介质层；形成多个第一导电结构以及多个第二导电结构，第一导电结构贯穿介质层且与第一预定表面一一对应接触，第二导电结构贯穿介质层且与第二导电部的远离绝缘介质部的表面一一对应接触。该方法有利于减小半导体结构尺寸。

Description

半导体器件的制作方法以及半导体器件
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件的制作方法以及半导体器件。
背景技术
目前随着3D NAND X-stacking(X-堆叠)技术发展，存储层数不断增加，要求CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)wafer(晶圆)的尺寸要不断缩小。CMOS wafer面积逐渐成为制约Die Size(管芯尺寸)的关键因素。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请实施例提供一种半导体器件的制作方法以及半导体器件，以至少部分解决现有技术中3D NAND CMOS wafer面积难以缩小的问题。
根据本申请实施例的一个方面，提供了一种半导体器件的制作方法，包括：提供键合结构，所述键合结构包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露，所述第一预定表面为所述第一导电部的远离所述台阶区域的部分表面；在所述键合结构的裸露表面上形成介质层；形成多个第一导电结构以及多个第二导电结构，所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。
可选地，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，包括：刻蚀所述层叠结构，形成多个孔洞，所述孔洞使得部分的第二预定表面裸露，所述第二预定表面为所述台阶区域的远离所述键合界面的表面，剩余的所述第一导电层形成多个所述第一导电部，剩余的所述绝缘介质层形成多个预备绝缘介质部，剩余的所述第二导电层形成多个第二预备导电部；依次去除部分的各所述第二预备导电部以及部分的各所述预备绝缘介质部，使得对应的各所述第一预定表面裸露，剩余的所述预备绝缘介质部形成所述绝缘介质部，剩余的所述第二预备导电部形成所述第二导电部。
可选地，刻蚀所述层叠结构，形成多个贯穿至所述台阶区域的远离所述键合界面的表面的孔洞，包括：在所述层叠结构的裸露表面上形成第一掩膜层；以所述第一掩膜层为掩膜，刻蚀所述层叠结构，以形成多个所述孔洞；去除所述第一掩膜层。
可选地，依次去除部分的各所述预备绝缘介质部以及部分的各所述第二预备导电部，使得对应的所述第一预定表面裸露，包括：在形成有所述孔洞的所述键合结构的裸露表面上形成牺牲层，所述牺牲层填充各所述孔洞；在所述牺牲层的裸露表面上形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述牺牲层以及所述层叠结构，以使得各所述预备绝缘介质部的远离所述第一导电部的部分表面裸露，剩余的各所述第二预备导电部形成各所述第二导电部；去除部分的各所述预备绝缘介质部，使得各所述第一预定表面裸露，剩余的各所述预备绝缘介质部形成所述绝缘介质部；去除剩余的所述牺牲层。
可选地，形成多个第一导电结构以及多个第二导电结构，包括：对形成有所述介质层的所述键合结构进行刻蚀，以形成多个第一凹槽以及多个第二凹槽，所述第一凹槽贯穿至所述第一预定表面，所述第二凹槽贯穿至所述第二导电部的远离所述绝缘介质部的表面；分别在所述第一凹槽中以及所述第二凹槽中填充导电材料，对应形成第一导电柱以及第二导电柱；在所述第一导电柱的裸露表面上形成第一金属部，所述第一金属部以及所述第一导电柱构成所述第一导电结构，且在所述第二导电柱的裸露表面上形成第二金属部，所述第二金属部以及所述第二导电柱构成所述第二导电结构，其中，所述第一金属部与所述第二金属部不接触。
可选地，提供键合结构，包括：提供第一待键合结构，所述第一待键合结构包括依次设置的所述半导体结构以及第一待键合层，所述半导体结构包括第一基底；提供第二待键合结构，所述第二待键合结构包括依次设置的第二基底、所述层叠结构、所述台阶区域以及第二待键合层；以所述第一待键合层和所述第二待键合层为键合界面，键合所述第一待键合结构以及所述第二待键合结构，键合后的所述第一待键合层和所述第二待键合层形成所述键合界面；至少去除部分的所述第二基底，使得所述层叠结构的远离所述台阶区域的表面裸露，形成所述键合结构。
可选地，所述任意一种半导体器件的制作方法，所述第一导电层以及所述第二导电层的材料分别包括多晶硅，所述绝缘介质层的材料包括氧化硅，所述第一导电结构以及所述第二导电结构的材料分别包括钨。
根据本申请实施例的另一个方面，还提供了一种半导体器件，包括：依次设置的半导体结构、键合界面、台阶区域、多个间隔的半导体部、介质层、多个第一导电结构以及多个第二导电结构，其中，所述半导体部包括设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露，所述第一预定表面为所述第一导电部的远离所述台阶区域的部分表面；所述介质层位于所述台阶区域以及各所述半导体部的远离所述键合界面的表面上；所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。
可选地，所述第一导电结构包括接触设置的第一导电柱以及第一金属部，所述第一金属部位于所述第一导电柱的远离所述半导体部的表面上，所述第二导电结构包括接触设置的第二导电柱以及第二金属部，所述第二金属部位于所述第二导电柱的远离所述半导体部的表面上。
根据本申请实施例的另一个方面，还提供了一种存储器，所述存储器包括采用任一种所述的制作方法形成的半导体器件或者所述的半导体器件以及存储阵列，所述存储阵列与所述半导体器件相连接。
可选地，所述存储器包括三维NAND存储器。
根据本申请实施例的另一个方面，还提供了一种存储系统，所述存储系统包括控制器以及所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
根据本申请实施例的另一个方面，还提供了一种电子设备，所述电子设备包括所述的存储器。
可选地，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
应用本申请实施例的技术方案，所述半导体器件的制作方法中，首先提供包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构的键合结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；其次，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露；然后，在所述键合结构的裸露表面上形成介质层；最后，形成多个第一导电结构以及多个第二导电结构，其中，所述第一导电结构贯穿所述介质层并与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层并与所述第二导电部的远离所述绝缘介质部的表面(即所述第二导电部的上表面)接触。所述半导体器件的制作方法，通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
附图说明
构成本申请实施例的一部分的说明书附图用来提供对本申请实施例的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请实施例的半导体器件的制作方法的流程示意图；
图2示出了根据本申请实施例的半导体器件的制作方法在形成键合结构后的结构示意图；
图3示出了根据本申请实施例的半导体器件的制作方法在形成第一掩膜层后的结构示意图；
图4示出了根据本申请实施例的半导体器件的制作方法在形成孔洞后的结构示意图；
图5示出了根据本申请实施例的半导体器件的制作方法在形成第二掩膜层后的结构示意图；
图6示出了根据本申请实施例的半导体器件的制作方法在形成第二导电部后的结构示意图；
图7示出了根据本申请实施例的半导体器件的结构示意图。
其中，上述附图包括以下附图标记：
10、半导体结构；101、第一导电层；102、绝缘介质层；103、第二导电层；20、键合界面；201、第一导电部；202、绝缘介质部；203、第二导电部；30、台阶区域；40、层叠结构；401、第一掩膜层；402、第二掩膜层；403、牺牲层；404、孔洞；50、介质层；60、第一导电结构；61、第二导电结构；600、第一导电柱；601、第二导电柱；602、第一金属部；603、第二金属部；70、源极接触结构；700、第三导电柱；701、第四导电柱；702、第三金属部；80、接触孔接出结构；800、第五导电柱；801、第四金属部。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请实施例的说明书和权利要求书及所述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，本申请实施例的主要目的在于提供一种半导体器件的制作方法以及半导体器件，以至少部分解决现有技术中3D NAND CMOS wafer面积难以缩小的问题。
根据本申请实施例的一种典型的实施例，提供了一种半导体器件的制作方法。图1是根据本申请实施例的半导体器件的制作方法的流程图，如图1所示，该半导体器件的制作方法包括以下步骤：
步骤S101，提供如图2所示的键合结构，所述键合结构包括依次设置的半导体结构10、键合界面20、台阶区域30以及层叠结构40，所述层叠结构40包括依次设置的第一导电层101、绝缘介质层102以及第二导电层103；
步骤S102，如图3至图7所示，去除部分的所述层叠结构40，使得所述台阶区域30的远离所述键合界面20的部分表面裸露，剩余的所述层叠结构40形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部201、绝缘介质部202以及第二导电部203，且各所述第一导电部201的第一预定表面裸露，所述第一预定表面为所述第一导电部201的远离所述台阶区域30的部分表面；
步骤S103，如图7所示，在所述键合结构的裸露表面上形成介质层50；
步骤S104，形成多个第一导电结构60以及多个第二导电结构61，得到如图7所示的结构，所述第一导电结构60贯穿所述介质层50且与所述第一预定表面一一对应接触，所述第二导电结构61贯穿所述介质层50且与所述第二导电部203的远离所述绝缘介质部202的表面一一对应接触。
所述半导体器件的制作方法中，首先提供包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构的键合结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；其次，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露；然后，在所述键合结构的裸露表面上形成介质层；最后，形成多个第一导电结构以及多个第二导电结构，其中，所述第一导电结构贯穿所述介质层并与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层并与所述第二导电部的远离所述绝缘介质部的表面(即所述第二导电部的上表面)接触。所述半导体器件的制作方法，通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
在实际的应用过程中，所述键合结构为CMOS wafer与阵列(Array)wafer键合后得到的结构，其中，CMOS wafer包括所述半导体结构，Array wafer包括所述台阶区域以及所述层叠结构，本申请实施例的所述方法，通过将CMOS wafer中的至少部分电容结构转移到Array wafer的背面，方便了对CMOS wafer尺寸的小型化，较好地解决了现有技术中3DNAND CMOS wafer面积难以缩小的问题。并且，所述方法将Array wafer的台阶区域对应的所述层叠结构利用起来，形成所述电容结构，保证了Array wafer的利用率较高。
为了较为容易地形成各导电部，一种具体的实施例中，去除部分的所述层叠结构，使得所述台阶区域30的远离所述键合界面20的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，包括：如图4所示，刻蚀所述层叠结构，形成多个孔洞404，所述孔洞404使得部分的第二预定表面裸露，所述第二预定表面为所述台阶区域30的远离所述键合界面20的表面，剩余的所述第一导电层101形成多个所述第一导电部201，剩余的所述绝缘介质层102形成多个预备绝缘介质部，剩余的所述第二导电层103形成多个第二预备导电部；如图6所示，依次去除部分的各所述第二预备导电部以及部分的各所述预备绝缘介质部，使得对应的各所述第一预定表面裸露，剩余的所述预备绝缘介质部形成所述绝缘介质部202，剩余的所述第二预备导电部形成所述第二导电部203。所述刻蚀过程将所述层叠结构形成多个间隔的半导体部，即形成了多个电容结构的上、下极板以及上下极板中间的绝缘层，方便了后续在键合结构的背面形成多个电容结构。
一种具体的实施例中，刻蚀所述层叠结构，形成多个贯穿至所述台阶区域的远离所述键合界面的表面的孔洞，包括：如图3以及图4所示，在所述层叠结构的裸露表面上形成第一掩膜层401；以所述第一掩膜层为掩膜，刻蚀所述层叠结构，以形成多个所述孔洞404；去除所述第一掩膜层。所述过程形成了多个电容结构的下极板，从而进一步地方便后续形成电容结构。
根据本申请实施例的再一种具体的实施例，依次去除部分的各所述预备绝缘介质部以及部分的各所述第二预备导电部，使得对应的所述第一预定表面裸露，包括：如图4以及图5所示，在形成有所述孔洞404的所述键合结构的裸露表面上形成牺牲层403，所述牺牲层403填充各所述孔洞404，可选的，所述牺牲层403可以填满各所述孔洞404；在所述牺牲层403的裸露表面上形成第二掩膜层402；以所述第二掩膜层402为掩膜，刻蚀所述牺牲层403以及所述层叠结构，以使得各所述预备绝缘介质部的远离所述第一导电部201的部分表面裸露，剩余的各所述第二预备导电部形成各所述第二导电部203；去除部分的各所述预备绝缘介质部，使得各所述第一预定表面裸露，剩余的各所述预备绝缘介质部形成所述绝缘介质部202；去除剩余的所述牺牲层403，得到如图6所示的结构。这样进一步地保证了较为容易地将所述第一导电部的第一预定表面裸露，以及形成绝缘介质部以及第二导电部。
需要说明的是，去除部分的所述层叠结构的技术手段不限于所述的工艺，本领域技术人员也可以采用现有技术中其他可行的方式实现。
本申请实施例的另一种具体的实施例中，所述各掩膜层为光刻胶层。形成本申请实施例的所述光刻胶层的方法也有很多，本领域技术人员可以根据实际情况选择合适的方法形成本申请实施例的所述光刻胶层。所述牺牲层为N阱引出层。
为了较为容易地形成各所述第一导电结构以及各所述第二导电结构，根据本申请实施例的又一种具体的实施例，形成多个第一导电结构以及多个第二导电结构，如图7所示，包括：对形成有所述介质层50的所述键合结构进行刻蚀，以形成多个第一凹槽以及多个第二凹槽，所述第一凹槽贯穿至所述第一预定表面，所述第二凹槽贯穿至所述第二导电部203的远离所述绝缘介质部202的表面；分别在所述第一凹槽中以及所述第二凹槽中填充导电材料，对应形成第一导电柱600以及第二导电柱601；在所述第一导电柱600的裸露表面上形成第一金属部602，所述第一金属部602以及所述第一导电柱600构成所述第一导电结构60，且在所述第二导电柱601的裸露表面上形成第二金属部603，所述第二金属部603以及所述第二导电柱601构成所述第二导电结构61，其中，所述第一金属部602与所述第二金属部603不接触。所述形成多个第一导电结构以及多个第二导电结构的过程实现了电容结构与外部的连接。
本领域技术人员可以选择现有技术中任意可行的方式形成所述第一金属部以及所述第二金属部，一种具体的实施例中，形成所述第一金属部以及所述第二金属部，包括：在所述介质层50上依次形成金属层以及掩膜版；以所述掩膜版为掩膜，刻蚀所述金属层，以形成多个所述第一金属部以及多个所述第二金属部；去除所述掩膜版。
另外，如图7所示，在对形成有所述介质层的所述键合结构进行刻蚀，以形成多个第一凹槽以及多个第二凹槽的过程中，还会形成第三凹槽、第四凹槽以及第五凹槽，所述第三凹槽以及所述第四凹槽分别贯穿所述介质层50至所述第二导电层103表面的表面，所述第五凹槽贯穿所述介质层50、所述层叠结构40至接触孔CL的表面；分别在所述第三凹槽、所述第四凹槽以及所述第五凹槽中填充导电材料，对应形成第三导电柱700、第四导电柱701以及第五导电柱800，其中所述第五导电柱800与接触孔CL接触；在所述第三导电柱700以及所述第四导电柱701的裸露表面上形成第三金属部702，所述第三金属部702与所述第三导电柱700以及所述第四导电柱701分别接触，所述第三导电柱700、所述第四导电柱701以及所述第三金属部702构成源极接触结构70，所述源极接触结构70用于将键合结构中Arraywafer的源极接出；且在所述第五导电柱800的裸露表面上形成第四金属部801，所述第四金属部801以及所述第五导电柱800构成所述接触孔接出结构80，所述接触孔接出结构80用于将键合结构中Array wafer的接触孔接出。
在实际的应用过程中，所述第一金属部和所述第二金属部的材料可以为现有技术中任意可行的金属材料。一种具体的实施例中，所述第一金属部以及所述第二金属部的材料分别包括铝。一种更加具体的实施例中，所述第一金属部以及所述第二金属部的材料均为铝。
根据本申请实施例的再一种具体的实施例，提供键合结构，包括：提供第一待键合结构，所述第一待键合结构包括依次设置的所述半导体结构以及第一待键合层，所述半导体结构包括第一基底；提供第二待键合结构，所述第二待键合结构包括依次设置的第二基底、所述层叠结构、所述台阶区域以及第二待键合层；以所述第一待键合层和所述第二待键合层为键合界面，键合所述第一待键合结构以及所述第二待键合结构，键合后的所述第一待键合层和所述第二待键合层形成所述键合界面；至少去除部分的所述第二基底，使得所述层叠结构的远离所述台阶区域的表面裸露，形成所述键合结构。
一种具体的实施例中，如图2至图7所示，所述键合结构为阵列晶圆背面源极线引出(ARRAYBACKSIDE SOURCE CONNECTION)结构，所述第一待键合结构为CMOS wafer，所述第二待键合结构为array wafer。CMOS wafer的所述半导体结构包括堆叠结构、接触孔(Contact，简称CT)、栅极线(Gate Line，简称GL)、虚拟沟道孔(Dummy channel hole，简称DCH)以及沟道孔(channel hole，简称CH)。其中，所述堆叠结构包括交替设置的金属栅极以及绝缘介质层，所述堆叠结构包括所述台阶区域。
需要说明的是，所述形成基底的实施方式中的各步骤均可以采用现有技术中的可行的方式实施。所述基底中的衬底可以根据器件的实际需求进行选择，可以包括硅衬底、锗衬底、硅锗彻底、SOI(绝缘体上硅，Silicon On Insulator)衬底或者GOI(绝缘体上锗，Germaniun On Insulator)衬底。在其他实施例中，所述衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如GaAs、InP或者SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。当然，其还可以为现有技术中可行的其他衬底。
本领域技术人员可以采用刻蚀或者化学机械抛光等方式去除部分的所述第二基底，当然，去除部分的所述第二基底的技术手段不限于所述的工艺，本领域技术人员还可以采用现有技术中其他可行的方式实现至少部分的所述第二基底的去除。
在实际的应用过程中，所述第一导电层以及所述第二导电层的材料分别包括多晶硅，所述绝缘介质层的材料包括氧化硅，所述第一导电结构以及所述第二导电结构的材料分别包括钨。更为具体的一种实施例中，所述第一导电层以及所述第二导电层的材料分别为掺杂多晶硅，所述绝缘介质层的材料为氧化硅。
需要说明的是，所述第二待键合结构本就包括第一多晶硅层和第二多晶硅层，通过多晶硅掺杂，可以实现所述第一多晶硅层和所述第二多晶硅层的导电性能，得到所述第一导电层和所述第二导电层，这样进一步地保证了所述第二待键合结构的利用率较高。需要说明的是，在所述第二待键合结构的制作过程中，可以将所述第一多晶硅层和第二多晶硅层做到预定厚度，方便后续形成电容。
所述的这些结构层可由经由分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、金属有机气相外延(MOVPE)、氢化物气相外延(HVPE)和/或其它公知的晶体生长工艺中的一种或多种形成。
根据本申请实施例的另一种典型的实施例，还提供了一种半导体器件，所述半导体器件为采用所述任意一种所述的半导体器件的制作方法制作得到的。
所述半导体器件为采用任一种所述的制作方法制作得到的，所述制作方法通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
根据本申请实施例的另一种典型的实施例，还提供了一种半导体器件，如图7所示，包括：依次设置的半导体结构10、键合界面20、台阶区域30、多个间隔的半导体部、介质层50、多个第一导电结构60以及多个第二导电结构61，其中，所述半导体部包括设置的第一导电部201、绝缘介质部202以及第二导电部203，且各所述第一导电部201的第一预定表面裸露，所述第一预定表面为所述第一导电部201的远离所述台阶区域30的部分表面；介质层50位于所述台阶区域30以及各所述半导体部的远离所述键合界面20的表面上；所述第一导电结构60贯穿所述介质层50且与所述第一预定表面一一对应接触，所述第二导电结构61贯穿所述介质层50且与所述第二导电部203的远离所述绝缘介质部202的表面一一对应接触。
所述半导体器件，包括依次设置的半导体结构、键合界面、台阶区域、多个间隔的半导体部、介质层、多个第一导电结构以及多个第二导电结构，其中，所述半导体部包括设置的第一导电部、绝缘介质部以及第二导电部；所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。所述半导体器件通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
一种具体的实施例中，所述第一导电结构包括接触设置的第一导电柱以及第一金属部，所述第一金属部位于所述第一导电柱的远离所述半导体部的表面上，所述第二导电结构包括接触设置的第二导电柱以及第二金属部，所述第二金属部位于所述第二导电柱的远离所述半导体部的表面上。
根据本申请实施例的再一种典型的实施例，还提供了一种存储器，所述存储器包括采用任一种所述的制作方法形成的半导体器件或者所述的半导体器件以及存储阵列，所述存储阵列与所述半导体器件相连接。
具体地，所述存储器包括三维NAND存储器。
根据本申请实施例的另一种典型的实施例，还提供了一种存储系统，所述存储系统包括控制器以及所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
根据本申请实施例的又一种典型的实施例，还提供了一种电子设备，所述电子设备包括所述的存储器。
可选地，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
从以上的描述中，可以看出，本申请所述的实施例实现了如下技术效果：
1)本申请实施例所述的半导体器件的制作方法中，首先提供包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构的键合结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；其次，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露；然后，在所述键合结构的裸露表面上形成介质层；最后，形成多个第一导电结构以及多个第二导电结构，其中，所述第一导电结构贯穿所述介质层并与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层并与所述第二导电部的远离所述绝缘介质部的表面(即所述第二导电部的上表面)接触。所述半导体器件的制作方法，通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
2)本申请实施例所述的半导体器件为采用任一种所述的制作方法制作得到的，所述制作方法通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
3)本申请实施例所述的半导体器件，包括依次设置的半导体结构、键合界面、台阶区域、多个间隔的半导体部、介质层、多个第一导电结构以及多个第二导电结构，其中，所述半导体部包括设置的第一导电部、绝缘介质部以及第二导电部；所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。所述半导体器件通过在键合结构的未利用区域上，即台阶区域对应的所述层叠结构上形成电容结构，实现了将至少部分电容结构从半导体结构中转换到了键合结构的背面，保证了半导体结构中电容占用的面积较小，释放了半导体结构中的部分面积，有利于减小半导体结构的尺寸，且保证了所述层叠结构的利用率。
以上所述仅为本申请实施例的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请实施例的保护范围之内。

Claims (14)

1.一种半导体器件的制作方法，其特征在于，包括：
提供键合结构，所述键合结构包括依次设置的半导体结构、键合界面、台阶区域以及层叠结构，所述层叠结构包括依次设置的第一导电层、绝缘介质层以及第二导电层；
去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，所述半导体部包括依次设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露，所述第一预定表面为所述第一导电部的远离所述台阶区域的部分表面；
在所述键合结构的裸露表面上形成介质层；
形成多个第一导电结构以及多个第二导电结构，所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。
2.根据权利要求1所述的方法，其特征在于，去除部分的所述层叠结构，使得所述台阶区域的远离所述键合界面的部分表面裸露，剩余的所述层叠结构形成多个间隔的半导体部，包括：
刻蚀所述层叠结构，形成多个孔洞，所述孔洞使得部分的第二预定表面裸露，所述第二预定表面为所述台阶区域的远离所述键合界面的表面，剩余的所述第一导电层形成多个所述第一导电部，剩余的所述绝缘介质层形成多个预备绝缘介质部，剩余的所述第二导电层形成多个第二预备导电部；
依次去除部分的各所述第二预备导电部以及部分的各所述预备绝缘介质部，使得对应的各所述第一预定表面裸露，剩余的所述预备绝缘介质部形成所述绝缘介质部，剩余的所述第二预备导电部形成所述第二导电部。
3.根据权利要求2所述的方法，其特征在于，刻蚀所述层叠结构，形成多个贯穿至所述台阶区域的远离所述键合界面的表面的孔洞，包括：
在所述层叠结构的裸露表面上形成第一掩膜层；
以所述第一掩膜层为掩膜，刻蚀所述层叠结构，以形成多个所述孔洞；
去除所述第一掩膜层。
4.根据权利要求2所述的方法，其特征在于，依次去除部分的各所述预备绝缘介质部以及部分的各所述第二预备导电部，使得对应的所述第一预定表面裸露，包括：
在形成有所述孔洞的所述键合结构的裸露表面上形成牺牲层，所述牺牲层填充各所述孔洞；
在所述牺牲层的裸露表面上形成第二掩膜层；
以所述第二掩膜层为掩膜，刻蚀所述牺牲层以及所述层叠结构，以使得各所述预备绝缘介质部的远离所述第一导电部的部分表面裸露，剩余的各所述第二预备导电部形成各所述第二导电部；
去除部分的各所述预备绝缘介质部，使得各所述第一预定表面裸露，剩余的各所述预备绝缘介质部形成所述绝缘介质部；
去除剩余的所述牺牲层。
5.根据权利要求1所述的方法，其特征在于，形成多个第一导电结构以及多个第二导电结构，包括：
对形成有所述介质层的所述键合结构进行刻蚀，以形成多个第一凹槽以及多个第二凹槽，所述第一凹槽贯穿至所述第一预定表面，所述第二凹槽贯穿至所述第二导电部的远离所述绝缘介质部的表面；
分别在所述第一凹槽中以及所述第二凹槽中填充导电材料，对应形成第一导电柱以及第二导电柱；
在所述第一导电柱的裸露表面上形成第一金属部，所述第一金属部以及所述第一导电柱构成所述第一导电结构，且在所述第二导电柱的裸露表面上形成第二金属部，所述第二金属部以及所述第二导电柱构成所述第二导电结构，其中，所述第一金属部与所述第二金属部不接触。
6.根据权利要求1所述的方法，其特征在于，提供键合结构，包括：
提供第一待键合结构，所述第一待键合结构包括依次设置的所述半导体结构以及第一待键合层，所述半导体结构包括第一基底；
提供第二待键合结构，所述第二待键合结构包括依次设置的第二基底、所述层叠结构、所述台阶区域以及第二待键合层；
以所述第一待键合层和所述第二待键合层为键合界面，键合所述第一待键合结构以及所述第二待键合结构，键合后的所述第一待键合层和所述第二待键合层形成所述键合界面；
至少去除部分的所述第二基底，使得所述层叠结构的远离所述台阶区域的表面裸露，形成所述键合结构。
7.根据权利要求1至6中任一项所述的方法，其特征在于，所述第一导电层以及所述第二导电层的材料分别包括多晶硅，所述绝缘介质层的材料包括氧化硅，所述第一导电结构以及所述第二导电结构的材料分别包括钨。
8.一种半导体器件，其特征在于，包括：
依次设置的半导体结构、键合界面、台阶区域以及多个间隔的半导体部，所述半导体部包括设置的第一导电部、绝缘介质部以及第二导电部，且各所述第一导电部的第一预定表面裸露，所述第一预定表面为所述第一导电部的远离所述台阶区域的部分表面；
介质层，位于所述台阶区域以及各所述半导体部的远离所述键合界面的表面上；
多个第一导电结构以及多个第二导电结构，所述第一导电结构贯穿所述介质层且与所述第一预定表面一一对应接触，所述第二导电结构贯穿所述介质层且与所述第二导电部的远离所述绝缘介质部的表面一一对应接触。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一导电结构包括接触设置的第一导电柱以及第一金属部，所述第一金属部位于所述第一导电柱的远离所述半导体部的表面上，所述第二导电结构包括接触设置的第二导电柱以及第二金属部，所述第二金属部位于所述第二导电柱的远离所述半导体部的表面上。
10.一种存储器，其特征在于，包括：
采用权利要求1至7中任一项所述的制作方法形成的半导体器件或者权利要求8或9所述的半导体器件；以及，
存储阵列，所述存储阵列与所述半导体器件相连接。
11.根据权利要求10所述的存储器，其特征在于，所述存储器包括三维NAND存储器。
12.一种存储系统，其特征在于，包括控制器以及权利要求10或11所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。
13.一种电子设备，其特征在于，包括：权利要求10或者11所述的存储器。
14.根据权利要求13所述的电子设备，其特征在于，所述电子设备包括如下至少一种：手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源。
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