KR102700523B1 - 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법 - Google Patents

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Abstract

3D 메모리 디바이스(100)를 위한 3D 커패시터(1195), 및 제1 기판(430)의 제1 측면(430-1) 상에, 복수의 주변 디바이스(450), 제1 상호접속 층(462), 딥 웰(455) 및 제1 커패시터 전극(473)을 갖는 주변 회로(400)를 형성하는 단계를 포함하는 제조 방법. 방법은 또한 제2 기판(530) 상에, 복수의 메모리 셀(340) 및 제2 상호접속 층(562)을 갖는 3D 메모리 어레이(500)를 형성하는 단계, 및 주변 회로(400)의 제1 상호접속 층(462)을 3D 메모리 어레이(500)의 제2 상호접속 층(562)과 본딩하는 단계를 포함한다. 이 방법은, 제1 기판(430)의 제2 측면(430-2) 상에, 딥 웰(455) 내부에 하나 이상의 트렌치(994)를 형성하는 단계, 하나 이상의 트렌치(994)의 측벽 상에 커패시터 유전체 층(1096)을 배치하는 단계, 및 하나 이상의 트렌치(994) 내부의 커패시터 유전체 층(1096)의 측벽 상에 커패시터 접점(1198)을 형성하는 단계를 더 포함한다.

Description

3차원 NAND를 위한 커패시터들을 형성하는 구조 및 방법
본 개시내용은 일반적으로 반도체 기술 분야에 관한 것으로, 더 구체적으로는 3차원(3D) 메모리를 형성하기 위한 방법에 관한 것이다.
메모리 디바이스들이 제조 비용을 감소시키고 저장 밀도를 증가시키기 위해 더 작은 다이 크기로 축소됨에 따라, 평면 메모리 셀들의 스케일링은 공정 기술 제한들 및 신뢰성 문제들로 인해 어려움들에 직면한다. 3차원(3D) 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 및 성능 제한을 해결할 수 있다.
종래의 3D 메모리에서, 메모리 셀들의 동작은 높은 전압을 필요로 하고 일반적으로 커패시터들이 전압 부스터로서 구현된다. 3D 메모리를 위한 현재 집적 회로들은 금속-산화물-실리콘(MOS) 커패시터들, 금속-산화물-금속(MOM) 커패시터들 또는 폴리실리콘-산화물-폴리실리콘(POP) 커패시터들과 같은 커패시터들을 주로 사용한다. 고밀도 및 고용량 메모리 셀들을 향한 3D 메모리(예를 들어, 3D NAND 플래시 메모리)의 개발에 따라, 디바이스들(예를 들어, 트랜지스터들)의 수 및 금속 배선들의 수가 계속 증가하고 있다. 한편, 제조 비용을 감소시키기 위해, 메모리 칩의 면적은 대체로 변하지 않고 유지된다. 따라서, 3D 메모리 칩 내의 디바이스들은 점점 더 작은 치수들로 축소되었다. 커패시턴스는 커패시터의 면적에 비례하기 때문에, 2차원(2D) 커패시터는 3D 메모리의 집적 회로에 충분한 커패시턴스를 제공하기 위해 큰 실리콘 면적을 필요로 한다. 커패시턴스를 더 증가시키기 위해, 커패시터의 2개의 전극 사이의 유전체 층(예를 들어, 실리콘 산화물)의 두께가 박형화될 수 있다. 그러나, 매우 얇은 유전체 층을 갖는 커패시터에서는 다양한 신뢰성 문제가 발생할 수 있다. 따라서, 웨이퍼 상의 감소된 실리콘 영역 내에서 3D 메모리를 위해 충분히 큰 커패시턴스를 제공할 수 있는 커패시터가 필요하다.
메모리 디바이스를 위한 3차원(3D) 커패시터 구조 및 이를 형성하기 위한 방법들의 실시예들이 본 개시내용에서 설명된다.
본 개시내용의 일 양태는 메모리 디바이스를 위한 3D 커패시터를 형성하는 방법을 제공하며, 이 방법은 제1 기판의 제1 측면 상에, 복수의 주변 디바이스, 제1 상호접속 층, 딥 웰 및 제1 커패시터 전극을 갖는 주변 회로를 형성하는 단계를 포함한다. 제1 커패시터 전극은 딥 웰과 전기적으로 연결된다. 방법은 또한 제2 기판 상에, 복수의 메모리 셀들 및 제2 상호접속 층을 갖는 메모리 어레이를 형성하는 단계를 포함한다. 방법은 주변 회로의 제1 상호접속 층을 메모리 어레이의 제2 상호접속 층과 본딩하여, 주변 회로의 적어도 하나의 주변 디바이스가 메모리 어레이의 적어도 하나의 메모리 셀과 전기적으로 연결되도록 하는 단계를 더 포함한다. 방법은 또한 제1 기판의 제2 측면 상에, 딥 웰 내부에 하나 이상의 트렌치를 형성하는 단계를 포함하고, 제1 및 제2 측면은 제1 기판의 대향 측면들이다. 이 방법은, 하나 이상의 트렌치의 측벽 상에 커패시터 유전체 층을 배치하는 단계, 및 하나 이상의 트렌치 내부의 커패시터 유전체 층의 측벽 상에 커패시터 접점을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 3D 커패시터를 형성하는 단계는 또한 제1 및 제2 상호접속 층들을 본딩한 후에 제2 측면으로부터 제1 기판을 박형화하는 단계를 포함한다. 일부 실시예에서, 제1 기판을 박형화하는 단계는 제1 기판의 제2 측면 상의 딥 웰을 노출시키는 단계를 포함한다.
일부 실시예들에서, 3D 커패시터를 형성하는 단계는 하나 이상의 트렌치를 형성하기 전에 제1 기판의 제2 측면 상에 캡핑 층을 배치하는 단계를 더 포함한다.
일부 실시예들에서, 3D 커패시터를 형성하는 단계는 또한 3차원 커패시터를 위한 활성 영역을 형성하기 위해 깊은 트렌치 격리부를 형성하는 단계를 포함한다. 일부 실시예들에서, 깊은 트렌치 격리부를 형성하는 단계는 제1 기판을 통해 관통하여 제1 상호접속 층의 일부를 노출시키는 관통-실리콘-트렌치를 형성하는 단계, 및 관통-실리콘-트렌치 내부에 절연 재료를 배치하는 단계를 포함한다. 일부 실시예들에서, 깊은 트렌치 격리부를 형성하는 단계는 하나 이상의 트렌치들을 형성하기 전에 제1 기판을 통해 관통하는 관통-실리콘-트렌치를 형성하는 단계, 및 제1 상호접속 층의 일부를 노출시키는 단계를 포함한다. 일부 실시예들에서, 관통-실리콘-트렌치는 커패시터 유전체 층의 두께의 2배보다 작은 폭을 갖는다.
일부 실시예들에서, 커패시터 접점들을 형성하는 단계는 하나 이상의 트렌치들 내부의 커패시터 유전체 층의 측벽들 상에 전도성 재료를 배치하는 단계, 및 하나 이상의 트렌치들 외부의 전도성 재료를 제거하는 단계를 포함한다. 일부 실시예들에서, 하나 이상의 트렌치들 외부의 전도성 재료를 제거하는 단계는 화학 기계적 연마를 포함한다.
일부 실시예들에서, 3D 커패시터를 형성하는 단계는 또한 제1 기판의 제2 측면 상의 커패시터 접점들 상에 제2 커패시터 전극을 형성하는 단계를 포함한다.
일부 실시예들에서, 주변 회로의 제1 상호접속 층과 메모리 어레이의 제2 상호접속 층의 본딩은 본딩 계면에서의 유전체-유전체 본딩 및 금속-금속 본딩을 포함한다.
본 개시내용의 다른 양태는 제1 기판의 제2 측면 상에 형성된 딥 웰을 포함하는 메모리 디바이스를 위한 3D 커패시터를 제공한다. 제2 측면에 대향하는, 제1 기판의 제1 측면은 복수의 주변 디바이스들 및 제1 상호접속 층을 포함한다. 3D 커패시터는 또한 딥 웰과 전기적으로 연결된 제1 커패시터 전극을 포함한다. 3D 커패시터는 딥 웰 내부의 하나 이상의 트렌치, 및 하나 이상의 트렌치의 측벽 상의 커패시터 유전체 층을 더 포함한다. 3D 커패시터는 또한 하나 이상의 트렌치 내부의 커패시터 유전체 층의 측벽들 상의 커패시터 접점들, 및 커패시터 접점들 상에 배치된 제2 커패시터 전극을 포함한다.
일부 실시예들에서, 제1 기판의 제1 측면 상의 제1 상호접속 층은 제2 기판 상의 메모리 어레이의 제2 상호접속 층과 본딩되고, 그래서, 제1 기판 상의 적어도 하나의 주변 디바이스는 메모리 어레이의 적어도 하나의 메모리 셀과 전기적으로 연결된다.
일부 실시예들에서, 3D 커패시터는 또한 깊은 트렌치 격리부를 포함한다. 깊은 트렌치 격리부는 제1 기판을 통해 관통하고 3차원 커패시터에 대한 활성 영역을 형성한다.
일부 실시예들에서, 깊은 트렌치 격리부는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 재료로 채워진다.
일부 실시예들에서, 커패시터 유전체 층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함한다.
일부 실시예들에서, 커패시터 유전체 층은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 란타늄 산화물, 또는 이들 중 2개 이상의 조합을 포함하는 하이-k 유전체 재료이다.
일부 실시예에서, 하나 이상의 트렌치는 딥 웰을 통해 관통하여 제1 상호접속 층 내로 연장된다.
일부 실시예에서, 하나 이상의 트렌치는 제1 기판 상의 딥 웰의 일부를 통해 관통한다.
일부 실시예에서, 하나 이상의 트렌치 내부의 커패시터 유전체 층의 측벽 상의 커패시터 접점은, 텅스텐, 구리, 알루미늄, 티타늄, 니켈, 코발트, 티타늄 질화물, 탄탈륨 질화물, 또는 이들 중 2개 이상의 조합을 포함한다.
본 기술분야의 통상의 기술자들은 본 개시내용의 설명, 청구항들, 및 도면들을 고려하여 본 개시내용의 다른 양태들을 이해할 수 있다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시내용의 일부 실시예에 따른 예시적인 3차원(3D) 메모리 다이의 개략적인 평면도를 예시한다.
도 2는 본 개시내용의 일부 실시예에 따른 3D 메모리 다이의 영역의 개략적인 평면도를 예시한다.
도 3은 본 개시내용의 일부 실시예들에 따른 예시적인 3D 메모리 어레이 구조의 일부의 사시도를 예시한다.
도 4는 본 개시내용의 일부 실시예에 따른 주변 회로의 단면도를 예시한다.
도 5는 본 개시내용의 일부 실시예들에 따른 메모리 어레이의 단면도를 예시한다.
도 6은 본 개시내용의 일부 실시예들에 따른, 주변 회로와 메모리 어레이를 본딩한 후의 3D 메모리 디바이스의 단면도를 예시한다.
도 7, 도 8 및 도 9a는 본 개시내용의 일부 실시예들에 따른, 다양한 공정 스테이지들에서의 3D 메모리 디바이스의 단면도들을 예시한다.
도 9b 및 도 9c는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스의 영역의 단면도 및 평면도를 예시한다.
도 9d 및 도 9e는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스의 영역의 단면도 및 평면도를 예시한다.
도 9f 및 도 9g는 본 개시내용의 일부 실시예에 따른 3D 메모리 디바이스의 영역의 평면도를 예시한다.
도 10 및 도 11a는 본 개시내용의 일부 실시예들에 따른, 다양한 공정 스테이지들에서의 3D 메모리 디바이스의 단면도들을 예시한다.
도 11b 및 도 11c는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스의 영역의 단면도 및 평면도를 예시한다.
도 12a는 본 개시내용의 일부 실시예들에 따른 특정 공정 스테이지에서의 3D 메모리 디바이스의 단면도를 예시한다.
도 12b 및 도 12c는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스의 영역의 단면도 및 평면도를 예시한다.
도 13은 본 개시내용의 일부 실시예들에 따른, 3D 커패시터를 갖는 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
본 발명의 특징들 및 장점들은 도면들과 관련하여 취해질 때 후술하는 상세한 설명으로부터 더 명백해질 것이며, 도면들 전반에서 유사한 참조 문자들은 대응하는 요소들을 식별한다. 도면들에서, 유사한 참조 번호들은 일반적으로 동일한, 기능적으로 유사한, 및/또는 구조적으로 유사한 요소들을 나타낸다. 요소가 처음 나타나는 도면은 대응하는 참조 번호에서 가장 왼쪽 숫자(들)로 표시된다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 적용할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 상황에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the") 같은 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"이라는 용어는 반드시 배타적인 인자들의 집합을 전달하는 것을 의도하지는 않는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로는 맥락에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상에(on)", "위에(above)", 및 "위쪽에(over)"의 의미는 "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖고 무언가의 "상에(on)" 있는 것의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 한다는 점을 당연히 이해하여야 한다. 또한, "위에(above)" 또는 "위쪽에(over)"는 "위에(above)" 또는 "위쪽에(over)" 있는 무언가를 의미할 뿐만 아니라, 사이에 중간 특징 또는 층이 없는(즉, 무언가의 바로 위의) 무언가의 "위에(above)" 또는 "위쪽에(over)"의 의미를 또한 포함할 수 있다.
또한, "아래에(beneath)", "아래쪽에(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면들에 예시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 공정 단계에서의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 (90도 회전되거나 다른 배향들로) 달리 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판은 "상단" 표면 및 "하단" 표면을 포함한다. 기판의 상단 표면은 통상적으로 반도체 디바이스가 형성되는 곳이고, 따라서, 반도체 디바이스는 달리 언급되지 않는 한 기판의 상단 측면에 형성된다. 하단 표면은 상단 표면에 대향하고, 따라서 기판의 하단 측면은 기판의 상단 측면에 대향한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 만들어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 상단 측면 및 하단 측면을 갖고, 층의 하단 측면은 기판에 상대적으로 가깝고 상단 측면은 기판으로부터 상대적으로 멀리 있다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 세트의 수평 평면들 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은(접점들, 상호접속 라인들, 및/또는 VIA들(vertical interconnect accesses)이 형성되는) 하나 이상의 전도성 및 접점 층들 및 하나 이상의 유전체 층들을 포함할 수 있다.
본 개시내용에서, 설명의 용이함을 위해, "계층"은 수직 방향을 따라 실질적으로 동일한 높이의 요소들을 지칭하기 위해 사용된다. 예를 들어, 워드 라인 및 하위 게이트 유전체 층이 "계층"이라 지칭될 수 있거나, 워드 라인 및 하위 절연 층이 함께 "계층"이라 지칭될 수 있거나, "실질적으로 동일한 높이의 워드 라인들"이 "워드 라인들의 계층"으로 지칭될 수 있거나 또는 유사 방식으로 지칭되는 등등이다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 단계에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 개시내용에서, 용어 "수평/수평으로/측방향/측방향으로"는 기판의 측방향 표면에 공칭적으로 평행한 것을 의미하고, 용어 "수직" 또는 "수직으로"는 기판의 측방향 표면에 공칭적으로 수직인 것을 의미한다.
본 명세서에서 사용되는 바와 같이, "3D 메모리"라는 용어는 메모리 스트링들이 기판에 관해 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 수직으로 배향된 메모리 셀 트랜지스터들의 스트링들(본 명세서에서 "메모리 스트링들, 예컨대, NAND 스트링들"이라고 지칭됨)을 갖는 3차원(3D) 반도체 디바이스를 지칭한다.
본 개시내용에 따른 다양한 실시예들은 밀도가 더 높고 웨이퍼 상의 실리콘 영역을 더 적게 소비하는 수직 커패시터들을 위한 구조들 및 제조 방법들을 제공한다. 종래의 2차원(2D) 커패시터들 대신에 수직 커패시터들을 사용함으로써, 3D NAND 플래시 메모리의 전체 메모리 밀도 및 제조 비용이 개선될 수 있다.
도 1은 본 개시내용의 일부 실시예들에 따른 예시적인 3차원(3D) 메모리 디바이스(100)의 평면도를 예시한다. 3D 메모리 디바이스(100)는 메모리 칩(패키지), 메모리 다이 또는 메모리 다이의 임의의 부분일 수 있고, 하나 이상의 메모리 평면들(101)을 포함할 수 있고, 이들 각각은 복수의 메모리 블록들(103)을 포함할 수 있다. 각각의 메모리 평면(101)에서 동일하고 동시적인 동작들이 발생할 수 있다. 크기가 메가바이트(MB)일 수 있는 메모리 블록(103)은 소거 동작들을 수행하기 위한 가장 작은 크기이다. 도 1에 도시된 바와 같이, 예시적인 3D 메모리 디바이스(100)는 4개의 메모리 평면들(101)을 포함하고, 각각의 메모리 평면(101)은 6개의 메모리 블록들(103)을 포함한다. 각각의 메모리 블록(103)은 복수의 메모리 셀들을 포함할 수 있고, 여기서, 각각의 메모리 셀은 비트 라인들 및 워드 라인들과 같은 상호접속부들을 통해 어드레싱될 수 있다. 비트 라인들 및 워드 라인들은 수직으로(예를 들어, 각각 행들 및 열들로) 레이아웃되어, 금속 라인들의 어레이를 형성할 수 있다. 비트 라인들 및 워드 라인들의 방향은 도 1에서 "BL" 및 "WL"로 표지된다. 본 개시내용에서, 메모리 블록(103)은 "메모리 어레이" 또는 "어레이"라고도 지칭된다. 메모리 어레이는 저장 기능들을 수행하는 메모리 디바이스 내의 코어 영역이다.
3D 메모리 디바이스(100)는 또한 주변 영역(105), 즉, 메모리 평면들(101)을 둘러싸는 영역을 포함한다. 주변 영역(105)은 메모리 어레이의 기능들을 지원하기 위한 많은 디지털, 아날로그 및/또는 혼합 신호 회로들, 예를 들어 페이지 버퍼들, 행 및 열 디코더들 및 감지 증폭기들을 포함한다. 주변 회로들은 본 기술분야의 통상의 기술자에게 명백한 바와 같이, 트랜지스터들, 다이오드들, 커패시터들, 저항기들 등과 같은 능동 및/또는 수동 반도체 디바이스들을 사용한다.
유의할 점은, 3D 메모리 디바이스(100)에서의 메모리 평면들(101)의 배열 및 도 1에 예시된 각각의 메모리 평면(101)에서의 메모리 블록들(103)의 배열이 단지 예로서 사용되고, 이는 본 개시내용의 범위를 제한하지 않는다는 것이다.
도 2를 참조하면, 본 개시내용의 일부 실시예에 따른 도 1의 영역(108)의 확대 평면도가 예시되어 있다. 3D 메모리 디바이스(100)의 영역(108)은 계단 영역(210) 및 채널 구조 영역(211)을 포함할 수 있다. 채널 구조 영역(211)은 복수의 적층된 메모리 셀들을 각각 포함하는 메모리 스트링들(212)의 어레이를 포함할 수 있다. 계단 영역(210)은 계단 구조 및 계단 구조 상에 형성된 접점 구조들(214)의 어레이를 포함할 수 있다. 일부 실시예들에서, 채널 구조 영역(211) 및 계단 영역(210)에 걸쳐 WL 방향으로 연장되는 복수의 슬릿 구조(216)는 메모리 블록을 다수의 메모리 핑거(218)로 분할할 수 있다. 적어도 일부 슬릿 구조들(216)은 채널 구조 영역들(211) 내의 메모리 스트링들(212)의 어레이에 대한 공통 소스 접점으로서 기능할 수 있다. 상단 선택 게이트 컷(220)이 각각의 메모리 핑거(218)의 중간에 배치되어, 메모리 핑거(218)의 상단 선택 게이트(TSG)를 2개의 부분으로 분할할 수 있으며, 이에 의해 메모리 핑거를 2개의 프로그램 가능한(판독/기입) 페이지로 분할할 수 있다. 3D NAND 메모리의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 판독 및 기입 동작들은 메모리 페이지 레벨에서 수행될 수 있다. 페이지는 크기가 킬로바이트(KB)일 수 있다. 일부 실시예들에서, 영역(108)은 또한 제조 동안 공정 변동 제어를 위한 그리고/또는 추가적인 기계적 지지를 위한 더미 메모리 스트링들을 포함한다.
도 3은 본 개시내용의 일부 실시예들에 따른, 예시적인 3차원(3D) 메모리 어레이 구조(300)의 일부의 사시도를 예시한다. 메모리 어레이 구조(300)는 기판(330), 기판(330) 위의 절연 필름(331), 절연 필름(331) 위의 하부 선택 게이트들(LSG들)(332)의 계층, 및 LSG들(332)의 상단 상에 적층되어 교번하는 전도성 및 유전체 층들의 필름 스택(335)을 형성하는 "워드 라인들(WL들)"로서 또한 지칭되는 제어 게이트들(333)의 복수의 계층들을 포함한다. 제어 게이트들의 계층들에 인접한 유전체 층들은 명료성을 위해 도 3에 도시되지 않는다.
각각의 계층의 제어 게이트들은 필름 스택(335)을 통해 슬릿 구조들(216-1 및 216-2)에 의해 분리된다. 메모리 어레이 구조(300)는 제어 게이트들(333)의 스택 위의 상단 선택 게이트(TSG)들(334)의 계층을 또한 포함한다. TSG(334), 제어 게이트들(333) 및 LSG(332)의 스택은 "게이트 전극들"이라고도 지칭된다. 메모리 어레이 구조(300)는 인접한 LSG들(332) 사이의 기판(330)의 부분들에서 메모리 스트링들(212) 및 도핑된 소스 라인 영역들(344)을 더 포함한다. 각각의 메모리 스트링들(212)은 교번하는 전도성 및 유전체 층들의 절연 필름(331) 및 필름 스택(335)을 통해 연장되는 채널 홀(336)을 포함한다. 메모리 스트링들(212)은 채널 홀(336)의 측벽 상의 메모리 필름(337), 메모리 필름(337) 위의 채널 층(338), 및 채널 층(338)에 의해 둘러싸인 코어 충전 필름(339)을 또한 포함한다. 메모리 셀(340)은 제어 게이트(333)와 메모리 스트링(212)의 교차점에 형성될 수 있다. 메모리 어레이 구조(300)는 TSG들(334) 상에서 메모리 스트링들(212)과 접속된 복수의 비트 라인들(BL들)(341)을 더 포함한다. 메모리 어레이 구조(300)는 또한 복수의 접점 구조들(214)을 통해 게이트 전극들과 접속되는 복수의 금속 상호접속 라인들(343)을 포함한다. 필름 스택(335)의 에지는 게이트 전극들의 각각의 계층에 대한 전기적 연결을 허용하기 위해 계단 형상으로 구성된다.
도 3에서, 예시의 목적을 위해, 제어 게이트들(333-1, 333-2, 및 333-3)의 3개의 계층이 TSG(334)의 하나의 계층 및 LSG(332)의 하나의 계층과 함께 도시된다. 이 예에서, 각각의 메모리 스트링(212)은 제어 게이트들(333-1, 333-2 및 333-3)에 각각 대응하는 3개의 메모리 셀들(340-1, 340-2 및 340-3)을 포함할 수 있다. 일부 실시예들에서, 제어 게이트들의 수 및 메모리 셀들의 수는 저장 용량을 증가시키기 위해 3개를 초과할 수 있다. 메모리 어레이 구조(300)는 다른 구조들, 예를 들어, TSG 컷, 공통 소스 접점 및 더미 채널 구조를 또한 포함할 수 있다. 이러한 구조들은 단순성을 위해 도 3에 도시되지 않는다.
더 높은 저장 밀도를 달성하기 위해, 3D 메모리의 수직 WL 스택들의 수 또는 메모리 스트링 당 메모리 셀들의 수는, 예를 들어, 24개의 적층 WL 층들(즉, 24L)로부터 128개 이상의 층들로 크게 증가되었다. 3D 메모리의 크기를 더 감소시키기 위해, 메모리 어레이는 주변 회로의 상단에 적층될 수 있거나, 그 반대도 가능하다. 예를 들어, 주변 회로는 제1 기판 상에 제조될 수 있고, 메모리 어레이는 제2 기판 상에 제조될 수 있다. 이어서, 메모리 어레이 및 주변 회로는 제1 및 제2 기판들을 함께 본딩함으로써 다양한 상호접속부들을 통해 접속될 수 있다. 이와 같이, 3D 메모리 밀도가 증가될 수 있을 뿐만 아니라, 주변 회로와 메모리 어레이 사이의 통신이 더 높은 대역폭 및 더 낮은 전력 소비를 달성할 수 있는데, 왜냐하면 기판(웨이퍼) 본딩을 통해 상호접속 길이들이 더 짧을 수 있기 때문이다. 도 4 내지 8, 9a-9g, 10, 11a-11c, 12a-12c 및 13은, 본 개시내용의 일부 실시예들에 따라, 주변 회로가 웨이퍼 본딩을 통해 메모리 어레이와 접속되는 3D 메모리 디바이스를 형성하기 위한 구조들 및 방법들을 예시한다.
3D 메모리 디바이스의 밀도 및 성능의 증가에 따라, 메모리 어레이에 대한 기능 지원, 예를 들어, 메모리 셀들의 데이터의 판독, 기입 및 소거를 제공하기 위해 주변 회로의 개선이 또한 필요하다. 주변 디바이스들 중에서, 커패시터들은 3D 메모리 디바이스에서의 정규 전압들, 예를 들어, 메모리 데이터를 소거하기 위한 부스팅 전압에 사용된다. 따라서, 도 4 내지 8, 9a-9g, 10, 11a-11c, 12a-12c 및 13은, 본 개시내용의 일부 실시예들에 따른, 다양한 공정 스테이지들에서의 메모리 디바이스의 3D 커패시터를 예시한다.
도 4는 본 개시내용의 일부 실시예들에 따른 3D 메모리 디바이스의 예시적인 주변 회로(400)의 단면을 예시한다. 주변 회로(400)는 제1 기판(430)을 포함할 수 있고, 여기서 제1 기판(430)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 갈륨 비소(GaAs), 갈륨 질화물, 실리콘 탄화물, 유리, III-V 화합물, 임의의 다른 적절한 재료들 또는 이들의 임의의 조합들을 포함할 수 있다. 일부 실시예들에서, 제1 기판(430)은 주변 디바이스 제조 이전에 양면 연마될 수 있다. 이 예에서, 제1 기판(430)은 (각각 제1 측면(430-1) 및 제2 측면(430-2), 또는 전면 및 배면이라고도 지칭되는) 상단 및 하단 측면들 상의 표면들을 포함하며, 이들 양자 모두는 고품질 반도체 디바이스들을 위한 매끄러운 표면을 제공하도록 연마 및 처리된다. 제1 및 제2 측면들은 제1 기판의 대향 측면들이다.
주변 회로(400)는 제1 기판(430)의 제1 측면(430-1) 상에 하나 이상의 주변 디바이스(450)를 포함할 수 있다. 주변 디바이스(450)는 제1 기판(430) "상에" 형성될 수 있고, 여기서 주변 디바이스(450)의 전체 또는 일부는 제1 기판(430)에(예를 들어, 제1 기판(430)의 상단 표면 아래에) 및/또는 제1 기판(430) 상에 직접 형성된다. 주변 디바이스(450)는 임의의 적절한 반도체 디바이스들, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 접합 트랜지스터(BJT), 다이오드, 저항기, 커패시터, 인덕터 등을 포함할 수 있다. 반도체 디바이스들 중에서, p-형 및/또는 n-형 MOSFET들(즉, CMOS)은 로직 회로 설계에서 널리 구현되고, 본 개시내용에서 주변 디바이스(450)에 대한 예들로서 사용된다. 이 예에서, 주변 회로(400)는 또한 CMOS 웨이퍼(400)로 지칭된다.
주변 디바이스(450)는 p-채널 MOSFET 또는 n-채널 MOSFET 중 어느 하나일 수 있고, 얕은 트렌치 격리부(STI)(452)에 의해 둘러싸인 활성 디바이스 영역, n-형 또는 p-형 도핑으로 활성 디바이스 영역에 형성된 웰(454), 게이트 유전체, 게이트 전도체 및/또는 게이트 하드 마스크를 포함하는 게이트 스택(456)을 포함할 수 있지만, 이에 제한되지는 않는다. 주변 디바이스(450)는 또한 소스/드레인 연장부 및/또는 헤일로 영역(도 4에 도시되지 않음), 게이트 스택의 각각의 측면 상에 위치하는 게이트 스페이서(458) 및 소스/드레인(460)을 포함할 수 있다. 주변 디바이스(450)는 소스/드레인의 상단 부분에서 실리사이드 접점 영역(도시되지 않음)을 더 포함할 수 있다. 다른 공지된 디바이스들이 또한 제1 기판(430) 상에 형성될 수 있다. 주변 디바이스(450)의 구조 및 제조 방법은 본 기술분야의 통상의 기술자에게 공지되어 있고, 전체적으로 본원에 포함된다.
STI(452)는, 리소그래피 및 에칭을 이용하여 기판을 패터닝하고, 절연 재료를 채우고, 절연 재료를 연마하여 제1 기판(430) 상에 동일 평면 표면을 형성하는 것을 통해 형성될 수 있다. STI를 위한 절연 재료는 실리콘 산화물, 실리콘 산질화물, TEOS, 저온 산화물(LTO), 고온 산화물(HTO), 실리콘 질화물 등을 포함할 수 있다. STI(452)를 위한 절연 재료는 CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma-enhanced CVD), LPCVD(low pressure chemical vapor deposition), HDP(high density plasma) 화학 기상 증착, RTCVD(rapid thermal chemical vapor deposition), MOCVD(metal organic chemical vapor deposition), ALD(atomic layer deposition), 스퍼터링, 열 산화 또는 질화, 또는 이들의 조합들과 같은 기술들을 사용하여 배치될 수 있다. STI(452)의 형성은 또한, 개선된 전기적 격리부를 위해 배치된 절연 재료를 치밀화하기 위한 고온 어닐링 단계를 포함할 수 있다. 본 기술분야의 통상의 기술자에게 명백한 바와 같이, 다른 STI 구조가 채용될 수 있다.
주변 디바이스(450)의 웰(454)은 n-채널 MOSFET에 대한 p-형 도핑 및 p-채널 MOSFET에 대한 n-형 도핑을 포함할 수 있고, 각각 p-웰 및 n-웰로 지칭된다. 웰(454)의 도펀트 프로파일 및 농도는 주변 디바이스(450)의 디바이스 특성에 영향을 미친다. 낮은 임계 전압(Vt)을 갖는 MOSFET 디바이스들에 대해, 웰(454)은 더 낮은 농도로 도핑될 수 있고, 저전압 p-웰 또는 저전압 n-웰을 형성할 수 있다. 높은 Vt를 갖는 MOSFET의 경우, 웰(454)은 더 높은 농도로 도핑될 수 있고, 고전압 p-웰 또는 고전압 n-웰을 형성할 수 있다. 일부 실시예들에서, p-형 기판으로부터의 전기적 격리부를 제공하기 위해, 딥 n-웰은 높은 Vt를 가지는 n-채널 MOSFET에 대한 고전압 p-웰 아래에 형성될 수 있다. 일부 실시예에서, 웰(454)의 깊이는 STI(452)의 깊이보다 깊을 수 있다.
n-웰의 형성은 인, 비소, 안티몬 등과 같은 임의의 적절한 n-형 도펀트, 및/또는 이들의 임의의 조합을 포함할 수 있다. p-웰의 형성은 임의의 적절한 p-형 도펀트, 예를 들어 붕소를 포함할 수 있다. 도펀트 혼입은 활성 디바이스 영역에 대한 에피택시 동안 인-시튜 도핑을 통해, 또는 활성화 어닐링이 뒤따르는 이온 주입을 통해 달성될 수 있다.
주변 디바이스(450)의 게이트 스택(456)은 "게이트 퍼스트" 방식에 의해 형성될 수 있고, 여기서 게이트 스택(456)은 소스/드레인 형성 이전에 배치되고 패터닝된다. 주변 디바이스(450)의 게이트 스택(456)은 또한, 희생 게이트 스택이 먼저 형성된 다음 소스/드레인 형성 이후에 하이-k 유전체 층 및 게이트 전도체로 대체될 수 있는 "대체" 방식에 의해 형성될 수 있다.
일부 실시예들에서, 게이트 유전체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 또는 란타늄 산화물 필름들과 같은 하이-k 유전체 필름들, 및/또는 이들의 조합들로 이루어질 수 있다. 게이트 유전체는 CVD, PVD, PECVD, LPCVD, RTCVD, 스퍼터링, MOCVD, ALD, 열 산화 또는 질화, 또는 이들의 조합들과 같은 임의의 적절한 방법들에 의해 배치될 수 있다.
일부 실시예들에서, 게이트 전도체는 텅스텐, 코발트, 니켈, 구리, 또는 알루미늄, 및/또는 이들의 조합들과 같은 금속 또는 금속 합금으로 만들어질 수 있다. 일부 실시예들에서, 게이트 전도체는 또한 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 전도성 재료를 포함할 수 있다. 게이트 전도체는, 임의의 적절한 퇴적 방법, 예를 들어, 스퍼터링, 열 증발, e-빔 증발, ALD, PVD, 및/또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예들에서, 게이트 전도체는 또한 다결정 실리콘, 다결정 게르마늄, 다결정 게르마늄 실리콘 및 임의의 다른 적합한 재료, 및/또는 이들의 조합들과 같은 다결정 반도체를 포함할 수 있다. 일부 실시예들에서, 다결정 재료는 붕소, 인, 또는 비소 등과 같은 임의의 적절한 타입들의 도펀트와 함께 포함될 수 있다. 일부 실시예들에서, 게이트 전도체는 또한 전술한 재료들을 갖는 비정질 반도체일 수 있다.
일부 실시예들에서, 게이트 전도체는 WSix, CoSix, NiSix, 또는 AlSix 등을 포함하는 금속 실리사이드로 만들어질 수 있다. 금속 실리사이드 재료의 형성은 전술된 유사한 기술들을 이용하여 금속 층 및 다결정 반도체를 형성하는 것을 포함할 수 있다. 금속 실리사이드의 형성은 퇴적된 금속 층 및 다결정 반도체 층 상에 열 어닐링 공정을 적용한 다음, 미반응 금속을 제거하는 단계를 더 포함할 수 있다.
게이트 스페이서(458)는 절연 재료를 배치한 다음 이방성 에칭을 수행하는 것을 통해 형성될 수 있다. 게이트 스페이서(458)를 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS, LTO, HTO 등을 포함하는 임의의 절연체일 수 있다. 게이트 스페이서(458)는, CVD, PVD, PECVD, LPCVD, RTCVD, MOCVD, ALD, 스퍼터링, 또는 이들의 조합 같은 기술을 이용하여 배치될 수 있다. 게이트 스페이서(458)의 이방성 에칭은 건식 에칭, 예를 들어 반응성 이온 에칭(RIE)을 포함한다.
소스/드레인(460) 사이의 게이트 스택(456)의 게이트 길이 L은 MOSFET의 중요한 특징이다. MOSFET의 동작 동안에, 게이트 스택(456) 아래의 웰의 상단 부분은 소스로부터 드레인으로 전류를 전도할 수 있고, 소위 MOSFET의 채널이다. 게이트 길이 L(채널 길이라고도 지칭됨)은 MOSFET의 구동 전류의 크기를 결정하며, 따라서 로직 회로들에 대해 적극적으로 축소된다. 게이트 길이 L은 약 100nm 미만일 수 있다. 일부 실시예들에서, 게이트 길이는 약 5nm 내지 약 30nm의 범위에 있을 수 있다. 그러한 작은 치수를 갖는 게이트 스택의 패터닝은 매우 어려우며, 광학 근접 보정, 이중 노광 및/또는 이중 에칭, 자기 정렬 이중 패터닝 등을 포함하는 기술들을 이용할 수 있다.
일부 실시예들에서, 주변 디바이스(450)의 소스/드레인(460)은 고농도 도펀트들로 통합된다. n-형 MOSFET의 경우, 소스/드레인(460)용 도펀트는 인, 비소, 안티몬 등과 같은 임의의 적절한 n-형 도펀트 및/또는 이들의 임의의 조합을 포함할 수 있다. p-형 MOSFET들에 대해, 소스/드레인(460)에 대한 도펀트는 임의의 적절한 p-형 도펀트, 예를 들어 붕소를 포함할 수 있다. 도펀트 혼입은 이온 주입과 그 다음의 도펀트 활성화 어닐링을 통해 달성될 수 있다. 소스/드레인(460)은 제1 기판(430)과 동일한 재료, 예를 들어, 실리콘으로 이루어질 수 있다. 일부 실시예들에서, 주변 디바이스(450)의 소스/드레인(460)은 고성능을 달성하기 위해 제1 기판(430)과 상이한 재료로 제조될 수 있다. 예를 들어, 실리콘 기판 상에서, p-형 MOSFET들을 위한 소스/드레인(460)은 SiGe를 포함할 수 있고, n-형 MOSFET들을 위한 소스/드레인(460)은 탄소와 통합될 수 있다. 상이한 재료로 소스/드레인(460)을 형성하는 것은 소스/드레인 영역에서 기판 재료를 에치백하는 것 및 에피택시와 같은 기술들을 사용하여 새로운 소스/드레인 재료를 배치하는 것을 포함할 수 있다. 소스/드레인(460)에 대한 도핑은 또한 에피택시 동안 인-시튜 도핑을 통해 달성될 수 있다.
주변 디바이스(450)는 또한 게이트 스택(456)의 각각의 측면을 따라 선택적인 소스/드레인 연장부 및/또는 헤일로 영역(도 4에 도시되지 않음)을 가질 수 있다. 소스/드레인 연장부 및/또는 헤일로 영역은 게이트 스택 아래의 활성 디바이스 영역 내부에 위치하며, 주로 약 0.5μm 미만의 채널 길이를 갖는 주변 디바이스(450)에 대한 개선된 단채널 제어를 위해 구현된다. 소스/드레인 연장부 및/또는 헤일로 영역의 형성은 소스/드레인(460)의 형성과 유사할 수 있지만, 최적화된 도핑 프로파일, 깊이 또는 농도를 얻기 위해 상이한 주입 조건(예를 들어, 도즈, 각도, 에너지, 종 등)을 사용할 수 있다.
주변 디바이스(450)는 평면 활성 디바이스 영역(도 4에 도시된 바와 같음)으로 제1 기판(430) 상에 형성될 수 있고, 여기서 MOSFET의 채널 및 전류 흐름의 방향은 제1 기판(430)의 표면에 평행하다. 일부 실시예들에서, 주변 디바이스(450)는 또한 3D 활성 디바이스 영역, 예를 들어 "FIN"(도시되지 않음)과 유사한 형상의 소위 "FINFET"으로 제1 기판(430) 상에 형성될 수 있으며, 여기서 MOSFET의 게이트 스택은 FIN 주위에 랩핑되고, MOSFET의 채널은 FIN의 3개의 측면들(상단 및 게이트 아래의 2개의 측벽들)을 따라 놓인다. FINFET 디바이스에 대한 구조 및 방법들은 본 기술분야의 통상의 기술자들에게 알려져 있고, 본 개시내용에서 추가로 논의되지 않는다.
일부 실시예에서, 주변 회로(400)는, 상이한 주변 디바이스(450)와 외부 디바이스(예를 들어, 전원, 또 다른 칩, I/O 디바이스 등) 사이에 전기적 연결을 제공하기 위해, 주변 디바이스(450) 위에, 제1 측면(430-1) 상의 주변 상호접속 층(462)(또는 제1 상호접속 층)을 포함할 수 있다. 주변 상호접속 층(462)은 하나 이상의 상호접속 구조, 예를 들어 하나 이상의 수직 접점 구조(464) 및 하나 이상의 측방향 전도성 라인(466)을 포함할 수 있다. 접점 구조(464) 및 전도성 라인(466)은, MOL(middle-of-line) 상호접속부들 및 BEOL(back-end-of-line) 상호접속부들과 같은, 임의의 적절한 타입들의 상호접속부들을 광범위하게 포함할 수 있다. 주변 회로(400) 내의 접점 구조(464) 및 전도성 라인(466)은 텅스텐(W), 코발트(Co), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈, 실리사이드(WSix, CoSix, NiSix, AlSix 등), 금속 합금들, 또는 이들의 임의의 조합과 같은 임의의 적절한 전도성 재료들을 포함할 수 있다. 전도성 재료들은 CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), PVD(physical vapor deposition), ALD(atomic layer deposition), 전기도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 퇴적될 수 있다.
주변 상호접속 층(462)은 절연 층(468)을 더 포함할 수 있다. 주변 상호접속 층(462) 내의 절연 층(468)은, 절연 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물(예컨대, F-, C-, N- 또는 H-도핑된 산화물), 테트라에톡시실란(TEOS), 폴리이미드, 스핀-온-글래스(SOG), 다공성 SiCOH, 실세스퀴옥산(SSQ) 같은 로우-k 유전체 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 절연 재료들은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀-코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 퇴적될 수 있다.
도 4에서, 2개의 전도성 레벨들(470-1 및 470-2)("금속 레벨들"이라고도 지칭됨)이 예로서 예시되며, 여기서 각각의 금속 레벨(470)(예를 들어, 470-1 또는 470-2)은 접점 구조들(464) 및 전도성 라인들(466)을 포함한다. 동일한 금속 레벨의 전도성 라인들(466)은 제1 기판(430)으로부터 동일한 거리에 위치된다. 주변 회로(400)에 대한 금속 레벨들(470)의 수는 제한되지 않고 3D 메모리의 성능을 위해 최적화된 임의의 수일 수 있다.
주변 상호접속 층(462)은 주변 회로(400)의 하단으로부터 상단까지 금속 레벨들(470)을 적층함으로써 형성될 수 있다. 도 4의 주변 회로(400)의 예에서, 하단 금속 레벨(470-1)이 먼저 형성된 다음, 하단 금속 레벨(470-1)의 상단에 상부 금속 레벨(470-2)이 형성될 수 있다. 각각의 금속 레벨(470)의 제조 공정들은 금속 레벨에 대해 요구되는 두께로 절연 층(468)의 일부를 배치하는 것, 접점 구조들(464) 및 전도성 라인들(466)에 대한 접점 홀들을 형성하기 위해 포토 리소그래피 및 건식/습식 에칭을 사용하여 절연 층(468)의 일부를 패터닝하는 것, 접점 구조들(464) 및 전도성 라인들(466)에 대한 접점 홀들을 채우기 위해 전도성 재료들을 배치하는 것, 및 CMP(chemical mechanical polishing) 또는 RIE(reactive ion etching)와 같은 평탄화 공정을 사용하여 접점 홀들 외부의 과잉 전도성 재료들을 제거하는 것을 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 주변 회로(400)는 또한 하나 이상의 기판 접점(472)을 포함하고, 여기서 기판 접점(472)은 제1 기판(430)으로의 전기적 연결을 제공한다. 기판 접점(472)은 수직 접점 구조(464) 및 측방향 전도성 라인(466)의 다수의 계층을 갖는 하나 이상의 전도성 레벨(470)을 포함할 수 있다. 도 4에서, 하나의 계층의 접점 구조 및 전도성 라인을 갖는 기판 접점(472)이 예로서 도시되며, 여기서 기판 접점(472)의 수직 접점 구조는 절연 층(468)을 통해 연장되고 제1 기판(430)과 전기적으로 접촉한다.
일부 실시예들에서, 최상단 전도성 라인들(466)(예를 들어, 도 4의 466-2)은 주변 회로(400)의 상단 표면으로서 노출될 수 있고, 여기서, 최상단 전도성 라인들(466-2)은 다른 칩 또는 외부 디바이스 상의 전도성 라인들과 직접 접속될 수 있다.
일부 실시예에서, 최상단 전도성 라인(466-2)은 (도 4에 도시된 바와 같이) 절연 층(468) 내부에 매립될 수 있고, 여기서, 전도성 라인(466) 상단의 절연 재료는 선적이나 취급 동안에 스크래치 보호를 제공한다. 최상단의 전도성 라인(466)으로의 전기적 연결은, 나중에, 금속 VIA를 형성하거나, 단순히 건식/습식 에칭을 이용하여 절연 층(468)을 에치백함으로써 확립될 수 있다.
그러나, 주변 디바이스(450)는 MOSFET에 제한되지 않는다. 다른 디바이스들, 예를 들어, 다이오드들, 저항기들, 커패시터들, 인덕터들, BJT들 등의 구조들이 상이한 마스크 설계 및 레이아웃을 통해 MOSFET 제조 동안 동시에 형성될 수 있다. MOSFET들 이외의 디바이스들을 형성하기 위해, MOSFET의 공정 흐름, 예를 들어, 상이한 도펀트 프로파일들, 필름 두께들 또는 재료 스택들 등을 획득하기 위한 공정들에서 공정 단계들이 추가되거나 수정될 수 있다. 일부 실시예들에서, MOSFET 이외의 주변 디바이스(450)는 또한 특정 회로 요건들을 달성하기 위해 추가적인 설계 및/또는 리소그래피 마스크 레벨들로 제조될 수 있다.
일부 실시예에서, 복수의 주변 디바이스(450)는 주변 회로(400)의 동작을 위한 임의의 디지털, 아날로그, 및/또는 혼합 신호 회로를 형성하는데 이용될 수 있다. 주변 회로(400)는, 예를 들어, 메모리 어레이의 데이터의 행/열 디코딩, 타이밍 및 제어, 판독, 기입 및 소거 등을 수행할 수 있다.
일부 실시예들에서, 주변 회로(400)에 대해 3D 커패시터가 형성될 수 있다. 예를 들어, 딥 웰(455)은 MOSFET에 대한 웰(454)을 형성하면서 제1 기판(430)에 형성될 수 있다. 딥 웰(455)은 p-형 도핑되거나 n-형 도핑될 수 있다. n-형 도펀트는 인, 비소, 안티몬 등일 수 있다. p-형 도펀트는 예를 들어 붕소일 수 있다. 도펀트 혼입은 제1 기판(430)의 제1 측면(430-1)으로부터의 이온 주입, 이어서 활성화 어닐링을 통해 달성될 수 있다. 일부 실시예에서, 딥 웰(455)은 에피택시 및 인-시튜 도핑을 통해 제1 기판(430)의 제1 측면(430-1) 상에 형성될 수 있다. 딥 웰(455)에 대한 주입은 웰(454)에 대한 주입 직전에 또는 직후에 수행될 수 있다. 딥 웰(455)에 대한 도펀트 활성화 어닐링은 웰(454)에 대한 것과 동시에 수행될 수 있다.
일부 실시예에서, 딥 웰(455)은 1μm 내지 5μm 범위의 깊이를 가질 수 있다. 일부 실시예들에서, 딥 웰(455)은 고농도로 도핑된다. 예를 들어, 딥 웰(455)은 1x1018cm-3 또는 그 이상으로 도핑될 수 있다.
일부 실시예에서, 딥 웰 접점(473)은 딥 웰(455)에 전기적 연결을 제공하도록 형성될 수 있고 3D 커패시터의 2개의 전극(예를 들어, 애노드) 중 하나로서 기능할 수 있다. 이와 같이, 딥 웰 접점(473)은 제1 커패시터 전극으로도 지칭된다. 일부 실시예에서, 딥 웰 접점(473)은 딥 웰(455)과 옴 접촉을 형성한다. 딥 웰 접점(473)은, 주변 상호접속 층(462) 내의 접점 구조(464) 및 전도성 라인(466)을 통해 주변 회로(400)의 대응하는 회로와 전기적 연결을 형성할 수 있다. 예를 들어, 딥 웰 접점(473)은, 접지, 제1 기판(430)의 기판 접점(472), 주변 디바이스(450)의 소스 또는 드레인(460) 또는 게이트 스택(456) 등과 접속될 수 있다.
딥 웰 접점(473)은 절연 층(468) 내부에 형성될 수 있고, 하나 이상의 접점 구조(464) 및 하나 이상의 전도성 라인(466)을 포함할 수 있다. 일부 실시예들에서, 딥 웰 접점(473)은 기판 접점(472)과 유사하고, 한 계층의 수직 접점 구조 및 측방향 전도성 라인을 포함할 수 있다. 일부 실시예에서, 딥 웰 접점(473)은, 접점 구조(464), 전도성 라인(466) 및/또는 기판 접점(472)과 동시에 형성될 수 있다.
도 5는 본 개시내용의 일부 실시예들에 따른 예시적인 3D 메모리 어레이(500)의 단면을 예시한다. 3D 메모리 어레이(500)(메모리 어레이라고도 지칭됨)는 3D NAND 메모리 어레이일 수 있고, 제2 기판(530), 메모리 셀들(340) 및 어레이 상호접속 층(562)(또는 제2 상호접속 층)을 포함할 수 있다. 제2 기판(530)은 제1 기판(430)과 유사할 수 있다. 어레이 상호접속 층(562)은 주변 상호접속 층(462)과 유사할 수 있으며, 유사한 재료들 및 유사한 공정들을 이용하여 형성될 수 있다. 예를 들어, 어레이 상호접속 층(562)의 상호접속 구조들(예를 들어, 접점 구조들(564) 및 전도성 라인들(566)) 및 절연 층(568)은 주변 상호접속 층(462)의 상호접속 구조들(예를 들어, 접점 구조들(464), 전도성 라인들(466)) 및 절연 층(468)과 각각 유사하다.
일부 실시예들에서, 3D 메모리 어레이(500)는 메모리 셀들(340)이 메모리 스트링들(212)로서 수직으로 적층될 수 있는 3D NAND 플래시 메모리를 위한 메모리 어레이일 수 있다. 메모리 스트링(212)은 복수의 전도체 층(574) 및 유전체 층(576) 쌍들을 통해 연장된다. 복수의 전도체/유전체 층 쌍은 본 명세서에서 "교번하는 전도체/유전체 스택"(578)이라고도 지칭된다. 교번하는 전도체/유전체 스택(578)에서의 전도체 층들(574) 및 유전체 층들(576)은 수직 방향으로 교번한다. 즉, 교번하는 전도체/유전체 스택(578)의 상단 또는 하단에 있는 것들을 제외하고, 각각의 전도체 층(574)은 양 측면 상의 2개의 유전체 층(576)에 의해 샌드위치될 수 있고, 그리고 각각의 유전체 층(576)은 양 측면 상의 2개의 전도체 층(574)에 의해 샌드위치될 수 있다. 전도체 층들(574) 각각은 동일한 두께를 갖거나 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층(576)들 각각은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 일부 실시예들에서, 교번하는 전도체/유전체 스택(578)은 전도체/유전체 층 쌍보다 더 많은 전도체 층들 또는 상이한 재료들 및/또는 두께들을 갖는 더 많은 유전체 층들을 포함한다. 전도체 층들(574)은 W, Co, Cu, Al, Ti, Ta, TiN, TaN, Ni, 도핑된 실리콘, 실리사이드(예를 들어, NiSix, WSix, CoSix, TiSix) 또는 이들의 임의의 조합과 같은 전도체 재료들을 포함할 수 있다. 유전체 층들(576)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들을 포함할 수 있다.
도 5에 도시된 바와 같이, 각각의 메모리 스트링(212)은 채널 층(338) 및 메모리 필름(337)을 포함할 수 있다. 일부 실시예들에서, 채널 층(338)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 필름(337)은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 알려짐), 및 차단 층을 포함하는 복합 층이다. 각각의 메모리 스트링(212)은 원통 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예들에 따르면, 채널 층(338), 터널링 층, 저장 층, 및 차단 층은 필러의 중심으로부터 외부 표면을 향하는 방향을 따라 이러한 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 메모리 필름(337)은 ONO 유전체들(예를 들어, 실리콘 산화물을 포함하는 터널링 층, 실리콘 질화물을 포함하는 저장 층, 및 실리콘 산화물을 포함하는 차단 층)을 포함한다.
일부 실시예들에서, 교번하는 전도체/유전체 스택(578)에서의 각각의 전도체 층(574)은 메모리 스트링(212)의 각각의 메모리 셀에 대한 제어 게이트(예를 들어, 도 3에서의 제어 게이트들(333))로서 작용할 수 있다. 도 5에 도시된 바와 같이, 메모리 스트링(212)은 메모리 스트링(212)의 하부 단부에 하부 선택 게이트(332)(예를 들어, 소스 선택 게이트)를 포함할 수 있다. 메모리 스트링(212)은 또한 메모리 스트링(212)의 상부 단부에서 상단 선택 게이트(334)(예를 들어, 드레인 선택 게이트)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예를 들어, 메모리 스트링(212))의 "상부 단부"는 z-방향으로 제2 기판(530)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, 메모리 스트링(212))의 "하부 단부"는 z-방향으로 제2 기판(530)에 더 가까운 단부이다. 도 5에 도시된 바와 같이, 각각의 메모리 스트링(212)에 대해, 드레인 선택 게이트(334)는 소스 선택 게이트(332) 위에 있을 수 있다. 일부 실시예들에서, 선택 게이트들(332/334)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합과 같은 전도체 재료들을 포함한다.
일부 실시예들에서, 3D 메모리 어레이(500)는 메모리 스트링(212)의 채널 층(338)의 하부 단부 상에 에피택셜 층(580)을 포함한다. 에피택셜 층(580)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 에피택셜 층(580)은 제2 기판(530) 상의 반도체 층(582)으로부터 에피택셜 성장될 수 있다. 반도체 층(582)은 도핑되지 않거나, (두께 방향 및/또는 폭 방향으로) 부분적으로 도핑되거나, p-형 또는 n-형 도펀트에 의해 완전히 도핑될 수 있다. 각각의 메모리 스트링(212)에 대해, 에피택셜 층(580)은 본 명세서에서 "에피택셜 플러그"라고 지칭된다. 각각의 메모리 스트링(212)의 하부 단부에서의 에피택셜 플러그(580)는 채널 층(338) 및 반도체 층(582)의 도핑된 영역 양자 모두와 접촉할 수 있다. 에피택셜 플러그(580)는 메모리 스트링(212)의 하부 단부에서 하부 선택 게이트(332)의 채널로서 기능할 수 있다.
일부 실시예에서, 어레이 디바이스는 계단 영역(210)에서 (워드 라인 접점이라고도 지칭되는) 워드 라인들의 다수의 접점 구조(214)를 더 포함한다. 각각의 워드 라인 접점 구조(214)는 메모리 셀(340)을 개별적으로 제어하기 위하여 교번하는 전도체/유전체 스택(578)에서의 대응하는 전도체 층(574)과 전기적 접점을 형성할 수 있다. 워드 라인 접점 구조(214)는 접점 홀을 건식/습식 에칭한 다음, 전도체, 예를 들어, W, Ti, TiN, Cu, TaN, Al, Co, Ni, 또는 이들의 임의의 조합으로 채움으로써 형성될 수 있다.
도 5에 도시된 바와 같이, 3D 메모리 어레이(500)는 또한 메모리 스트링들(212)의 채널 층(338)으로의 개별 액세스를 제공하기 위해 메모리 스트링들(212)의 상단에 형성된 비트 라인 접점들(584)을 포함한다. 워드 라인 접점 구조들(214) 및 비트 라인 접점들(584)과 접속된 전도성 라인들은 각각 3D 메모리 어레이(500)의 워드 라인들 및 비트 라인들을 형성한다. 통상적으로, 워드 라인들 및 비트 라인들은 서로 수직으로(예를 들어, 각각 행들 및 열들로) 배치되어, 메모리의 "어레이"를 형성한다.
일부 실시예들에서, 3D 메모리 어레이(500)는 또한 제2 기판(530)의 기판 접점(572)을 포함한다. 기판 접점(572)은 제1 기판(430)의 기판 접점(472)과 유사한 재료 및 공정을 이용하여 형성될 수 있다. 기판 접점(572)은 3D 메모리 어레이(500)의 제2 기판(530)으로의 전기적 연결을 제공할 수 있다.
도 6은 본 개시내용의 일부 실시예들에 따른 예시적인 3D 메모리 디바이스(600)의 단면을 예시한다. 3D 메모리 디바이스(600)는 제1 기판(430) 상에 제조된 주변 회로(400) 및 제2 기판(530) 상에 제조된 3D 메모리 어레이(500)를 포함한다. 이 예에서, 주변 회로(400)는 뒤집혀서 직접 본딩 또는 하이브리드 본딩으로 3D 메모리 어레이(500)와 접합된다. 본딩 계면(688)에서, 주변 회로(400) 및 3D 메모리 어레이(500)는 복수의 상호접속 VIA(486/586)를 통해 전기적으로 연결된다.
일부 실시예들에서, 3D 메모리 디바이스(600)의 본딩 계면(688)은 주변 상호접속 층(462)의 절연 층(468)과 어레이 상호접속 층(562)의 절연 층(568) 사이에 위치한다. 상호접속 VIA들(486 및 586)은 본딩 계면(688)에서 접합되어 주변 상호접속 층(462)의 임의의 전도성 라인(466) 또는 접점 구조(464)와 어레이 상호접속 층(562)의 임의의 전도성 라인(566) 또는 접점 구조(564)를 전기적으로 연결할 수 있다. 이와 같이, 주변 회로(400) 및 3D 메모리 어레이(500)는 전기적으로 연결될 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(600)의 본딩 계면(688)은 본딩 층(690) 내부에 위치한다. 이 예에서, 상호접속 VIA들(486 및 586)은 본딩 층(690)을 통해 연장되고, 또한 주변 상호접속 층(462)의 임의의 전도성 라인(466) 또는 접점 구조(464)와 어레이 상호접속 층(562)의 전도성 라인(566) 또는 접점 구조(564) 사이에 전기적 연결들을 형성한다. 이와 같이, 주변 회로(400) 및 3D 메모리 어레이(500)는 또한 전기적으로 연결될 수 있다.
일부 실시예들에서, 본딩 층(690)은 본딩 공정 전에 주변 회로(400)(도 4) 및/또는 3D 메모리 어레이(500)(도 5)의 상단에 배치될 수 있다. 본딩 층(690)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 유전체 재료들을 포함할 수 있다. 본딩 층(690)은 또한 접착 재료들, 예를 들어, 에폭시 수지, 폴리이미드, 건식 필름, 감광성 폴리머 등을 포함할 수 있다. 본딩 층(690)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀-코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다.
일부 실시예에서, 본딩 층(690)을 형성한 후에, 상호접속 VIA(486 및 586)가 각각 주변 회로(400) 및 3D 메모리 어레이(500)에 대해 형성될 수 있다. 상호접속 VIA들(486/586)은 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등, 또는 이들의 임의의 조합과 같은 금속 또는 금속 합금을 포함할 수 있다. 상호접속 VIA들(486/586)의 금속 또는 금속 합금은, 화학 기상 증착(CVD), 플라즈마-강화된 CVD(PECVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 전기도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합 같은 하나 이상의 박막 퇴적 공정에 의해 배치될 수 있다.
상호접속 VIA들(486/586)의 제조 공정은, 포토리소그래피, 습식/건식 에칭, 평탄화(예를 들어, CMP 또는 RIE 에치백) 등을 더 포함할 수 있지만, 이에 제한되지 않는다.
일부 실시예에서, 주변 회로(400) 및 3D 메모리 어레이(500)는, 제품 설계 및 제조 전략에 따라, 다이 레벨에서(예를 들어, 다이-대-다이, 또는 칩-대-칩) 또는 웨이퍼 레벨에서(예를 들어, 웨이퍼-대-웨이퍼 또는 칩-대-웨이퍼) 함께 본딩될 수 있다. 웨이퍼 레벨에서의 본딩은 높은 처리량을 제공할 수 있으며, 여기서 주변 회로(400)를 갖는 제1 기판(430) 상의 모든 다이들/칩들은 3D 메모리 어레이(500)를 갖는 제2 기판(530)과 동시에 접합될 수 있다. 개별 3D 메모리 디바이스(600)는 웨이퍼 본딩 후에 다이싱될 수 있다. 한편, 다이싱 및 다이 테스트 후에 다이 레벨에서의 본딩이 수행될 수 있고, 여기서, 주변 회로(400) 및 3D 메모리 어레이(500)의 기능 다이들이 먼저 선택된 후 본딩되어 3D 메모리 디바이스(600)를 형성할 수 있어, 3D 메모리 디바이스(600)의 더 높은 수율을 가능하게 한다.
일부 실시예들에서, 본딩 공정 동안, 주변 상호접속 층(462)은 주변 회로(400)의 상호접속 VIA들(486)이 3D 메모리 어레이(500)의 대응하는 상호접속 VIA들(586)과 정렬될 때 어레이 상호접속 층(562)과 정렬될 수 있다. 그 결과, 대응하는 상호접속 VIA들(486/586)은 본딩 계면(688)에서 접속될 수 있고 3D 메모리 어레이(500)는 주변 회로(400)와 전기적으로 연결될 수 있다.
일부 실시예들에서, 주변 회로(400) 및 3D 메모리 어레이(500)는 하이브리드 본딩에 의해 접합될 수 있다. 하이브리드 본딩, 특히 금속/유전체 하이브리드 본딩은 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득하는 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층들을 사용하지 않고 표면들 사이에 본딩을 형성하는 것)일 수 있다.
일부 실시예들에서, 주변 회로(400) 및 3D 메모리 어레이(500)는 본딩 층(690)을 사용하여 본딩될 수 있다. 본딩 계면(688)에서, 본딩은, 금속 대 금속 본딩 외에도, 실리콘 질화물 대 실리콘 질화물, 실리콘 산화물 대 실리콘 산화물, 또는 실리콘 질화물 대 실리콘 산화물 사이에서 발생할 수 있다. 일부 실시예들에서, 본딩 층은 또한 본딩 강도를 향상시키기 위한 접착 재료, 예를 들어, 에폭시 수지, 폴리이미드, 건식 필름 등을 포함할 수 있다.
일부 실시예들에서, 본딩 계면(688)에서의 본딩 강도를 향상시키기 위해 처리 공정이 이용될 수 있다. 처리 공정은 절연 층들(562/462)의 표면들이 화학적 결합들을 형성하도록 어레이 상호접속 층(562) 및 주변 상호접속 층(462)의 표면들을 준비할 수 있다. 처리 공정은 예를 들어 플라즈마 처리 공정(예를 들어, F, Cl 또는 H 함유 플라즈마를 이용함) 또는 화학적 공정(예를 들어, 포름산)을 포함할 수 있다. 일부 실시예들에서, 처리 공정은 진공 또는 불활성 분위기(예를 들어, 질소 또는 아르곤을 이용함)에서 약 250°C 내지 약 600°C의 온도에서 수행될 수 있는 열적 공정을 포함할 수 있다. 열적 공정은 상호접속 VIA들(486 및 586) 사이의 금속 상호확산을 야기할 수 있다. 그 결과, 상호접속 VIA들의 대응하는 쌍들에서의 금속성 재료들은 본딩 공정 후에 서로 혼합되거나 합금을 형성할 수 있다.
주변 및 어레이 상호접속 층들을 함께 본딩한 후, 제1 기판(430) 상에 제조된 주변 회로(400)의 적어도 하나의 주변 디바이스는 제2 기판(530) 상에 제조된 3D 메모리 어레이(500)의 적어도 하나의 메모리 셀과 전기적으로 연결될 수 있다.
도 6은 주변 회로(400)가 3D 메모리 어레이(500)의 상단에 본딩되는 실시예를 예시한다. 일부 실시예들에서, 3D 메모리 어레이(500)는 주변 회로(400)의 상단에 본딩될 수 있다.
본딩을 통해, 3D 메모리 디바이스(600)는 주변 회로 및 메모리 어레이가(도 1에 도시된 바와 같이) 동일한 기판 상에 제조되는 3D 메모리와 유사하게 기능할 수 있다. 3D 메모리 어레이(500)와 주변 회로(400)를 서로의 상단에 적층함으로써, 3D 메모리 디바이스(600)의 밀도가 증가될 수 있다. 한편, 적층 설계를 사용함으로써 주변 회로(400)와 3D 메모리 어레이(500) 사이의 상호접속 거리가 감소될 수 있기 때문에 3D 메모리 디바이스(600)의 대역폭이 증가될 수 있다.
도 7은 본 개시내용의 일부 실시예들에 따른 3D 메모리 디바이스(700)의 단면도를 예시한다. 3D 메모리 디바이스(700)는 주변 회로(400) 및 3D 메모리 어레이(500)를 또한 포함하는 도 6의 3D 메모리 디바이스(600)와 유사하며, 주변 회로(400)는 본딩 계면(688)에서 3D 메모리 어레이(500)에 본딩된다. 3D 메모리 디바이스(700)는 본딩을 통해 3D 메모리 디바이스(600)를 형성한 후에 주변 회로(400)의 제1 기판(430)을 박형화함으로써 형성될 수 있다.
일부 실시예에서, 주변 회로(400)의 제1 기판(430)은 딥 웰(455)을 노출시키기 위해 배면(430-2)(또는 제2 측면)으로부터 박형화될 수 있다. 일부 실시예에서, 기판 박형화 공정은, 연삭, 건식 에칭, 습식 에칭, 및 화학 기계적 연마(CMP) 중 하나 이상을 포함할 수 있다. 박형화 후의 제1 기판(430)의 두께는 1μm 내지 5μm의 범위에 있을 수 있다.
도 8은 본 개시내용의 일부 실시예들에 따른 3D 메모리 디바이스(800)의 단면도를 예시한다. 3D 메모리 디바이스(800)는 제1 기판(430)의 배면(430-2)(또는 제2 측면) 상에 캡핑 층(892)을 배치함으로써 형성될 수 있다. 캡핑 층(892)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물(예컨대, F-, C-, N- 또는 H-도핑된 산화물), 테트라에톡시실란(TEOS), 폴리이미드, 스핀-온-글래스(SOG), 로우-k 유전체 재료, 예컨대, 다공성 SiCOH, 실세스퀴옥산(SSQ), 또는 이들의 임의의 조합 같은 임의의 적절한 절연체일 수 있다. 절연 재료들은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀-코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 퇴적될 수 있다. 퇴적 후에, 캡핑 층(892)은 딥 웰(455)을 포함하는 제1 기판(430)의 전체 표면을 덮는다.
도 9a는 본 개시내용의 일부 실시예들에 따른 3D 메모리 디바이스(900)의 단면도를 예시하고, 여기서 3D 메모리 디바이스(900)는 제1 기판(430)의 배면(430-2)(제2 측면) 상에 형성된 복수의 트렌치들(994) 및 관통-실리콘-트렌치(TST)(995)를 포함한다. 이 예에서, 관통-실리콘-트렌치(995)는 캡핑 층(892) 및 전체 제1 기판(430)을 통해 관통하여, 트렌치들의 하단에서 절연 층(468)을 노출시킨다. 일부 실시예에서, 트렌치(994)는 TST(995)와 유사할 수 있고 캡핑 층(892) 및 전체 제1 기판(430)을 통해 연장되어, (도 9a에 도시된 바와 같이) 트렌치의 하단에서 절연 층(468)을 노출시킬 수 있다. 일부 실시예에서, 트렌치(994)는 캡핑 층(892)을 통해 제1 기판(430)의 딥 웰(455) 내로 연장될 수 있지만, 트렌치의 하단에서 딥 웰(455)의 일부를 남긴다.
트렌치들(994) 및 TST(995)는 포토리소그래피 및 에칭을 사용하여 형성될 수 있다. 트렌치(994) 및 TST(995)에 이용되는 에칭 공정은, 습식 화학적 에칭, 반응성 이온 에칭(RIE), 고종횡비 플라즈마 에칭, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예들에서, 제1 기판(430)의 실리콘은 SF6 화학제를 이용하는 플라즈마 에칭 및 C4F8 화학제를 이용하는 보호 필름 퇴적을 교번함으로써 에칭될 수 있다. 일부 실시예들에서, 트렌치들(994) 및 TST(995)가 순차적으로 형성될 수 있고, 예를 들어, TST(995)가 먼저 형성될 수 있고 이어서 트렌치들(994)이 형성될 수 있거나, 그 반대일 수 있다.
일부 실시예들에서, TST(995)의 폭 d1는 트렌치들(994)의 폭 d2보다 좁을 수 있다. 일부 실시예에서, TST(995)는 (도 9a에 도시된 바와 같이) 딥 웰(455) 내부에 형성될 수 있다.
일부 실시예들에서, 트렌치들(994)의 측벽들을 따라 딥 웰(455) 내의 도핑 프로파일 또는 농도를 수정하기 위해 트렌치들(994)을 형성한 후에 이온 주입이 수행될 수 있다.
도 9a에서, 영역(901)은 본 개시내용의 일부 실시예에 따른 3D 커패시터에 대한 전구체 영역을 강조하고, 더 상세히 논의될 것이다.
본 개시내용의 일부 실시예들에 따르면, 도 9b는 도 9a의 3D 메모리 디바이스(900)의 영역(901)의 확대 단면도를 예시하고, 도 9c는 영역(901)의 대응하는 레이아웃을 예시한다. 도 9c에서, 평면도에서 하위 층을 도시하기 위해 캡핑 층(892)이 생략되어 있고, 딥 웰 접점(473)은 참조로서 도시된다.
일부 실시예들에서, TST(995)는 포위된 영역, 즉, 커패시터 전구체 영역(903)을 형성한다. TST(995)는 제1 기판(430)상의 다른 디바이스들로부터 커패시터 전구체 영역(903)을 격리할 수 있으며, 즉, TST(995)는 3D 커패시터를 위한 활성 영역을 형성한다. 이와 같이, 커패시터 전구체 영역(903)은 3D 커패시터에 대한 활성 영역이라고도 지칭된다.
일부 실시예들에서, TST(995)는 딥 웰(455)을 통해 에칭함으로써 형성될 수 있으며, 즉, (도 9b 및 도 9c에 도시된 바와 같이) TST(995)는 딥 웰(455)에 의해 샌드위치되거나 둘러싸인다.
일부 실시예에서, TST(995)는 제1 기판(430)의 비교적 저농도로 도핑된 영역을 통해 에칭함으로써 형성될 수 있다, 즉, (도 9d 및 도 9e에 도시된 바와 같이) TST(995)는 딥 웰(455) 외부에 위치한다. 이 예에서, TST(995)에 의해 포위된 커패시터 전구체 영역(903)은 딥 웰(455) 및 저농도로 도핑된 제1 기판(430)의 일부 모두를 포함한다.
도 9c에서, 트렌치들(994)은 정사각형으로 레이아웃되고 어레이로 배열된다. 일부 실시예들에서, 트렌치(994)는 직사각형, 원형, 또는 임의의 다른 형상일 수 있다. 트렌치(994)의 배열은 맞물린 핑거(도 9f에 도시됨), 동심원(도 9g에 도시됨) 등일 수 있다. 단순성을 위해, 도 9c의 레이아웃은 메모리 디바이스를 위한 3D 커패시터를 형성하기 위한 구조 및 방법을 예시하기 위해 다음의 설명에서 예로서 이용될 것이다. 다른 레이아웃들 및 설계들에 대해 유사한 특징들을 재현하는 것이 본 기술분야의 통상의 기술자에게 알려져 있다.
도 10은 본 개시내용의 일부 실시예들에 따른 3D 메모리 디바이스(1000)의 단면도를 예시한다. 3D 메모리 디바이스(1000)는 도 9a의 3D 메모리 디바이스(900) 상에 배치된 커패시터 유전체 층(1096)을 포함한다. 커패시터 유전체 층(1096)은, 임의의 적절한 유전체 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 또는 란타늄 산화물 필름 같은 하이-k 유전체 필름, 및/또는 이들의 조합일 수 있다. 커패시터 유전체 층(1096)은, CVD, PVD, PECVD, LPCVD, RTCVD, 스퍼터링, MOCVD, ALD, 열 산화 또는 질화, 또는 이들의 조합 같은 임의의 적절한 방법에 의해 배치될 수 있다.
일부 실시예에서, 커패시터 유전체 층(1096)은 등각적(conformal)이고, 유사한 두께로 수평 및 수직 표면을 덮고, 즉, t1는 도 10의 t2와 거의 동일한 치수이다. 일부 실시예들에서, 커패시터 유전체 층(1096)은 수평 및 수직 표면들 상에서 상이한 두께를 가질 수 있으며, 즉, t1≠t2이다. 일부 실시예에서, 커패시터 유전체 층(1096)의 두께 t1 및 t2는 10 nm 내지 2000 nm의 범위일 수 있다.
일부 실시예들에서, 도 9a의 TST(995)의 폭 d1는 트렌치들(994)의 폭 d2보다 좁을 수 있다. 이 예에서, 커패시터 유전체 층(1096)의 두께 t1가 TST(995)의 폭 d1의 절반보다 크다면, 커패시터 유전체 층(1096)은 깊은 트렌치 격리부(DTI)(1093)를 형성하기 위해 TST(995)를 완전히 채울 수 있다. 한편, 커패시터 유전체 층(1096)을 퇴적한 후에, 트렌치(994)는 개구(994')를 가질 수 있고, 여기서 개구(994')는 d2-2t1와 등가의 폭 d3를 가질 수 있다.
일부 실시예에서, DTI(1093)의 형성과 커패시터 유전체 층(1096)의 퇴적은 순차적으로 수행될 수 있다. 예를 들어, TST(995)가 먼저 제1 기판(430)의 배면(430-2)으로부터 형성될 수 있고, 이어서 DTI(1093)를 형성하기 위해 TST(995) 내부에 절연 재료를 퇴적시킬 수 있다. 이 예에서, DTI(1093)를 위한 절연 재료는 TST(995)를 완전히 채우기에 충분히 더 큰 두께를 가질 수 있다. 선택적으로, TST(995) 외부의 DTI(1093)를 위한 절연 재료는 CMP(chemical-mechanical-polishing) 또는 RIE와 같은 평탄화 공정에 의해 제거될 수 있다. 그 다음, 트렌치(994)가 형성될 수 있고, 커패시터 유전체 층(1096)의 퇴적이 후속된다. 이 예에서, DTI(1093)를 위한 절연 재료는 커패시터 유전체 층(1096)과 상이할 수 있다.
도 11a는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스(1100)의 단면도를 예시한다. 3D 메모리 디바이스(1100)는 도 10의 3D 메모리 디바이스(1000)의 개구(994') 내부에 형성된 커패시터 접점(1198)을 포함하고, 여기서 커패시터 접점(1198)은 트렌치(994) 내부의 커패시터 유전체 층(1096)의 측벽을 덮는다.
커패시터 접점(1198)은, 임의의 적절한 전도성 재료, 예를 들어, 텅스텐, 코발트, 니켈, 구리 또는 알루미늄 같은 금속 또는 금속 합금, 및/또는 이들의 조합으로 형성될 수 있다. 일부 실시예들에서, 커패시터 접점(1198)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 전도성 재료도 포함할 수 있다. 커패시터 접점(1198)은, 임의의 적절한 퇴적 방법, 예를 들어, 스퍼터링, 열 증발, e-빔 증발, ALD, PVD, 및/또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예들에서, 커패시터 접점(1198)은 또한 다결정 실리콘, 다결정 게르마늄, 다결정 게르마늄 실리콘 및 임의의 다른 적절한 재료, 및/또는 이들의 조합들과 같은 다결정 반도체를 포함할 수 있다. 일부 실시예들에서, 다결정 재료가 붕소, 인, 또는 비소 등과 같은 임의의 적절한 타입들의 도펀트와 함께 포함될 수 있다. 일부 실시예들에서, 커패시터 접점(1198)은 또한 전술한 재료들의 비정질 반도체일 수 있다. 다결정 및 비정질 반도체는 p-형 또는 n-형 도펀트로 도핑될 수 있다. 도펀트들은 이온 주입, 퇴적 동안의 인-시튜 도핑 등과 같은 공정들에 의해 다결정 및 비정질 반도체들 내부에 혼입될 수 있다. n-형 도펀트는 붕소일 수 있고 p-형 도펀트는 인 또는 비소일 수 있다.
일부 실시예들에서, 커패시터 접점(1198)은 WSix, CoSix, NiSix또는 AlSix 등을 포함하는 금속 실리사이드일 수 있다. 금속 실리사이드 재료를 형성하는 단계는 전술된 유사한 기술들을 사용하여 다결정 반도체 및 금속 층을 개구부(994') 내부에 퇴적시키는 단계를 포함할 수 있다. 금속 실리사이드를 형성하는 단계는 퇴적된 금속 층 및 다결정 반도체 층 상에 열 어닐링 공정을 적용하는 단계를 더 포함할 수 있다. 일부 실시예에서, 실리사이드 형성 후의 미반응 금속은, 예를 들어 습식 화학적 에칭에 의해 제거될 수 있다.
일부 실시예들에서, 커패시터 접점(1198)은 커패시터 접점(1198)의 전도성 재료를 퇴적한 후에 평탄화 공정, 예를 들어 CMP 또는 RIE를 구현함으로써 캡핑 층(892)과 동일 평면일 수 있다. 대응하는 구조가 도 11a에 도시되어 있다. 이 예에서, 평탄화 공정은 트렌치(994) 외부의 커패시터 접점(1198)과 커패시터 유전체 층(1096)의 과잉 전도성 재료를 제거한다.
일부 실시예들에서, 평탄화 공정은 트렌치들(994) 외부의 커패시터 접점들(1198)의 과잉 전도성 재료를 제거하고 커패시터 유전체 층(1096) 상에서 또는 내에서 정지한다. 이와 같이, 커패시터 유전체 층(1096)의 적어도 일부가 캡핑 층(892) 상에 남는다. 이 예에서, 커패시터 접점(1198)은 (도 11a에 도시되지 않은) 캡핑 층(892)의 상단의 커패시터 유전체 층(1096)과 동일 평면일 수 있다.
본 개시내용의 일부 실시예들에 따르면, 도 11b는 도 11a에서의 3D 메모리 디바이스(1100)의 영역(1101)의 확대 단면도를 예시하고, 도 11c는 영역(1101)의 대응하는 평면도를 예시한다. 도 11c에서, 평면도에서 하위 층을 보여주기 위해 캡핑 층(892)이 생략되고, 딥 웰 접점(473)은 참조로서 도시된다.
일부 실시예들에서, 커패시터 접점(1198) 및 커패시터 유전체 층(1096)은 커패시터 접점(1198)의 평탄화 후에 제1 기판(430)의 제2 측면(배면)(430-2)으로부터 노출된다. 이 예에서, 커패시터 접점(1198)은 커패시터 유전체 층(1096)의 측벽을 덮고 커패시터 유전체 층(1096)은 트렌치(994)의 측벽(994s)을 덮는다.
도 11b 및 도 11c에 도시된 바와 같이, 3D 커패시터(1195)는 3D 메모리 디바이스(1100)의 영역(1101)에 형성된다. 3D 커패시터(1195)는 깊은 트렌치 격리부(1093)에 의해 정의되는 활성 영역(903) 내부에 복수의 수직 커패시터(1197)를 포함하고, DTI(1093)는 3D 커패시터(1195)를 3D 메모리 디바이스(1100)의 다른 디바이스들로부터 분리한다. 각각의 수직 커패시터(1197)는 커패시터 접점(1198)과 딥 웰(455) 사이에 샌드위치된 커패시터 유전체 층(1096)을 포함하고, 여기서 커패시터 접점(1198)은 커패시터 유전체 층(1096)에 의해 둘러싸이고 커패시터 유전체 층(1096)은 딥 웰(455)에 의해 둘러싸인다.
도 12a는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스(1200)의 단면도를 예시한다. 3D 메모리 디바이스(1200)는 제1 기판(430)의 제2 측면(430-2) 상의 커패시터 접점들(1198) 상에 제2 커패시터 전극(1299)을 포함한다. 제2 커패시터 전극(1299)은 커패시터 접점들(1198)과 전기적 연결들을 형성한다.
일부 실시예에서, 제2 커패시터 전극(1299)은, 금속 또는 금속 합금, 예를 들어, 텅스텐(W), 코발트(Co), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈, 실리사이드(WSix, CoSix, NiSix, AlSix 등), 또는 이들의 임의의 조합 같은 임의의 적절한 전도성 재료로 형성될 수 있다. 전도성 재료들은 CVD, PECVD, PVD, ALD, 전기도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 퇴적될 수 있다.
일부 실시예에서, 제2 커패시터 전극(1299)은, 예를 들어, 포토리소그래피 및 습식/건식 에칭을 이용하여 패터닝될 수 있다. 일부 실시예에서, 제2 커패시터 전극(1299)은 또한, 다마신 공정으로 패터닝될 수 있고, 여기서, 다마신 공정은, 절연 층의 퇴적, 절연 층의 패터닝, 금속 재료의 퇴적 및 CMP 수행을 포함할 수 있지만, 이에 제한되지 않는다.
본 개시내용의 일부 실시예들에 따르면, 도 12b는 도 12a의 3D 메모리 디바이스(1200)의 영역(1201)의 확대 단면도를 예시하고, 도 12c는 영역(1201)의 대응하는 평면도를 예시한다. 도 12c에서, 캡핑 층(892)은 평면도에서 하위 층을 도시하기 위해 생략되고, 딥 웰 접점(473)은 참조로서 도시된다.
일부 실시예에서, 제2 커패시터 전극(1299)은 DTI(1093)에 의해 정의되는 활성 영역(903) 내부에 포위되어 있는 모든 커패시터 접점(1198)과 연결되어, 3D 커패시터(1195)에 대한 공통 캐소드를 제공할 수 있는 반면, 딥 웰 접점(473)은 3D 커패시터(1195)에 대한 공통 애노드를 제공한다. 일부 실시예에서, 제2 커패시터 전극(1299)은 애노드일 수 있고, 딥 웰 접점(473)은 3D 커패시터(1195)의 캐소드일 수 있다.
일부 실시예들에서, 3D 커패시터(1195)의 커패시턴스는 수직 커패시터들(1197)의 합일 수 있다. 이와 같이, 수직 커패시터들(1197)의 수를 증가시키는 것은 3D 커패시터(1195)의 커패시턴스를 증가시킬 수 있다. 또한, 수직 커패시터(1197)의 커패시턴스를 증가시키는 것은 3D 커패시터(1195)의 전체 커패시턴스를 증가시킬 수 있다. 예를 들어, 수직 커패시터들(1197)의 깊이 "h"를 증가시키는 것은 3D 커패시터(1195)의 커패시턴스를 증가시킬 수 있다. 일부 실시예에서, 딥 웰(455)의 두께를 증가시키는 것은 더 깊은 수직 커패시터(1197)를 허용할 수 있다. 일부 실시예에서, 더 높은 유전 상수를 갖는 커패시터 유전체 층(1096)을 이용하는 것은 또한 수직 커패시터(1197)와 3D 커패시터(1195)의 커패시턴스를 증가시킬 수 있다.
일부 실시예에서, 수직 커패시터(1197)는 트렌치(994)의 형성시에 폭 d2가 결정되는 정사각형 단면을 가진다(도 9a 참조). 이 예에서, 수직 커패시터(1197)의 유효 디바이스 면적은 4d2·h에 의해 결정된다. 웨이퍼(예를 들어, 제1 기판(430)) 상의 면적 소비를 감소시키기 위해, 수직 커패시터(1197)의 구조는 깊이 "h"를 증가시킴으로써 커패시턴스를 희생하지 않고 폭 d2를 스케일링하는 것을 허용할 수 있다. 따라서, 종래의 2D 커패시터들과 비교하여, 수직 커패시터(1197) 및 3D 커패시터(1195)는 3D 메모리 디바이스(1200)에 대해 높은 밀도 및 높은 커패시턴스를 제공할 수 있다.
도 13은 일부 실시예들에 따른, 도 4 내지 도 8, 9a-9g, 10, 11a-11c 및 12a-12c에 도시된 3D 메모리 디바이스들을 형성하기 위한 예시적인 제조 공정(1300)을 예시한다. 제조 공정(1300)에 도시된 동작들은 전체를 설명하는 것이 아니며, 예시된 동작들 중 임의의 동작 이전에, 이후에, 또는 이들 사이에서 다른 동작들도 역시 수행될 수 있다는 것을 이해해야 한다. 일부 실시예들에서, 예시적인 제조 공정(1300)의 일부 공정 단계들은 생략될 수 있거나, 단순화를 위해 여기에 설명되지 않은 다른 공정 단계들을 포함할 수 있다. 일부 실시예들에서, 방법(1300)의 공정 단계들은 상이한 순서로 수행될 수 있고 그리고/또는 달라질 수 있다.
도 13에 도시된 바와 같이, 제조 공정(1300)은, 주변 회로가 제1 기판의 제1 측면 상에 형성되는 공정 단계(S1310)에서 시작한다. 일부 실시예들에서, 주변 회로를 형성하는 단계는 하나 이상의 주변 디바이스 및 주변 상호접속 층을 형성하는 단계를 포함한다. 주변 회로를 형성하는 단계는 제1 기판의 제1 측면 상에 딥 웰 및 딥 웰 접점(또는 제1 커패시터 전극)을 형성하는 단계를 더 포함한다. 예로서, 주변 회로는 주변 디바이스(450) 및 주변 상호접속 층(462)을 포함하는, 도 4에 도시된 주변 회로(400)일 수 있다. 주변 회로에 대한 제조 공정은 주변 회로(400)에 대한 제조 공정과 유사할 수 있다.
일부 실시예들에서, 도 4의 딥 웰(455)과 같은 딥 웰은 주변 디바이스들을 위한 웰 주입 이전에 이온 주입에 의해 형성될 수 있다. 딥 웰을 형성하는 단계는 또한 활성화 어닐링을 포함할 수 있다. 딥 웰은 또한 에피택시 및 인-시튜 도핑에 의해 형성될 수 있다. 에피택셜 층은 제1 기판 상에 블랭크 필름으로서 퇴적될 수 있거나, 또는 실리콘 산화물 또는 질화물이 에피택시 공정 동안 마스크로서 이용될 수 있는 제1 기판 상의 선택된 영역에 퇴적될 수 있다.
일부 실시예들에서, 도 4의 딥 웰 접점(473)과 같은 딥 웰 접점(또는 제1 커패시터 전극)은 주변 상호접속 층을 위한 MEOL(middle-end-of-line) 및/또는 BEOL(back-end-of-line) 제조 동안 형성될 수 있다. 딥 웰 접점은 하나 이상의 수직 접점 구조 및 측방향 전도성 라인을 포함할 수 있다. 딥 웰 접점의 형성은 절연 층(예를 들어, 절연 층(468))을 통해 에칭하고 트렌치를 전도성 재료로 채움으로써 트렌치를 형성하는 것을 포함할 수 있다. 전도성 재료는 종래의 리소그래피 및 습식/건식 에칭에 의해 또는 CMP 및/또는 RIE 에치백과 같은 평탄화 공정에 의해 패터닝될 수 있다. 딥 웰 접점의 형성은 또한, 이중 다마신 공정, 예를 들어, 전도성 재료의 퇴적 및 평탄화 공정 이전에 수직 접점 구조 및 측방향 전도성 라인 양자 모두에 대해 절연 층(468)을 에칭하는 것을 포함할 수 있다.
일부 실시예에서, 복수의 주변 상호접속 VIA가 주변 회로(400)를 위해 형성될 수 있다. 주변 상호접속 VIA들은 도 6의 상호접속 VIA들(486)일 수 있고, 유사한 재료로 만들어질 수 있다. 주변 상호접속 VIA들은 주변 회로에 대한 전기적 연결들을 이루도록 형성된다. 주변 상호접속 VIA에 대한 제조 공정들은 리소그래피, 습식/건식 에칭을 이용한 트렌치 형성, 트렌치 내부에 전도성 재료를 배치하고 채우는 것, 및 CMP와 같은 평탄화 공정을 이용하여 트렌치 외부의 과잉 재료들을 제거하는 것을 포함한다.
일부 실시예들에서, 주변 회로 상에 본딩 층이 배치될 수 있다. 본딩 층은 도 6의 본딩 층(690)일 수 있고, 유사한 기술을 이용하여 제조될 수 있다.
공정 단계 S1320에서, 3D 메모리 어레이가 제2 기판 상에 형성된다. 일부 실시예들에서, 3D 메모리 어레이는 도 5의 3D 메모리 어레이(500)일 수 있다. 3D 메모리 어레이는 복수의 메모리 셀들 및 어레이 상호접속 층, 예를 들어, 메모리 셀들(340) 및 어레이 상호접속 층(562)을 포함할 수 있다. 일부 실시예들에서, 3D 메모리 어레이는 3D NAND 플래시 메모리이고, 적어도 메모리 스트링(예를 들어, 메모리 스트링(212)) 및 계단 구조를 포함할 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 제1 유전체 층(576) 및 제1 유전체 층(576)과 다른 제2 유전체 층(도면들에 도시되지 않음)을 갖는 복수의 유전체 층 쌍(본 명세서에서 "교번하는 유전 스택"으로도 지칭됨)을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 제1 유전체 층은 실리콘 산화물일 수 있고, 제2 유전체 층은 실리콘 질화물일 수 있다. 교번하는 유전체 스택은 CVD, PVD, ALD, 스퍼터링, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 또한 다수의 에칭-트림(etch-trim) 공정들을 사용함으로써 교번하는 유전체 스택의 단부에 계단 구조를 형성하는 것을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 제2 유전체 층을 제거하고 전도체 층(574)으로 대체하여 교번하는 전도체/유전체 스택(578)을 형성하는 것을 또한 포함할 수 있다. 제2 유전체 층을 전도체 층(574)으로 대체하는 것은, 제2 유전체 층을 제1 유전체 층(576)에 대해 선택적으로 습식 에칭하고 그 구조를 전도체 층(574)으로 채움으로써 수행될 수 있다. 전도체 층(574)은 폴리실리콘, W, Co, Ti, TiN, Ta, TaN, Al, Ni, 실리사이드들 등을 포함하고, CVD, ALD 등에 의해 채워질 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 교번하는 전도체/유전체 스택(578)을 통해 관통하는 복수의 메모리 스트링들(212)을 형성하는 것을 더 포함할 수 있다. 일부 실시예들에서, 메모리 스트링들(212)을 형성하기 위한 제조 공정들은 교번하는 전도체/유전체 스택(578)을 통해 수직으로 연장되는 채널 층(338)을 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 채널 층(338)은 CVD, ALD 등과 같은 박막 퇴적 공정을 사용하여 형성된 폴리실리콘 층 또는 비정질 실리콘 층일 수 있다.
일부 실시예들에서, 메모리 스트링들(212)을 형성하기 위한 제조 공정들은 채널 층(338)과, 교번하는 전도체/유전체 스택(578)에서의 복수의 전도체/유전체 층 쌍들 사이에서 메모리 필름(337)을 형성하는 것을 더 포함할 수 있다. 메모리 필름(337)은, 차단 층, 저장 층, 및 터널링 층 같은 다수의 유전체 층들의 조합 같은 복합 유전체 층일 수 있다.
차단 층은 전자 전하들의 유출을 차단하기 위해 사용될 수 있다. 일부 실시예들에서, 차단 층은 실리콘 산화물 층 또는 실리콘 산화물/실리콘 산질화물/실리콘 산화물의 조합(SiO2-SiON-SiO2) 다층 스택일 수 있다. 일부 실시예들에서, 차단 층은 높은 유전 상수(하이-k) 유전체들(예를 들어, 알루미늄 산화물)을 포함한다. 일 예에서, 차단 층은 실리콘 질화물 퇴적 공정 후에 ISSG(In-Situ Steam Generation) 산화에 의해 형성된 실리콘 산화물 층을 포함한다.
저장 층은 전자 전하들을 저장하기 위해 사용될 수 있다. 저장 층에서의 전하들의 저장 및/또는 제거는 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 줄 수 있다. 저장 층은 다결정 실리콘(폴리실리콘) 또는 실리콘 질화물을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지는 않는 재료들의 하나 이상의 필름을 포함할 수 있다. 일부 실시예들에서, 저장 층은 하나 이상의 퇴적 공정을 사용하여 형성된 질화물 층을 포함할 수 있다.
터널링 층은 전자 전하들(전자들 또는 정공들)을 터널링하기 위해 사용될 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들일 수 있다. 일부 실시예들에서, 터널링 층은 퇴적 공정을 사용하여 형성된 산화물 층일 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 메모리 스트링(212)의 단부에 에피택셜 층(580)을 형성하는 것을 더 포함할 수 있다. 일부 실시예들에서, 에피택셜 층(580)은 제2 기판에 형성될 수 있고, 에피택셜 플러그(580)로서 각각의 메모리 스트링(212)에 대응할 수 있다. 에피택셜 층(580)은 원하는 도핑 레벨로 주입될 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 다수의 워드 라인 접점들을 형성하는 것을 더 포함할 수 있다. 도 5에서 예시된 바와 같이, 각각의 워드 라인 접점 구조(214)는 계단 구조의 대응하는 전도체 층(574)으로의 전기적 접점을 형성하기 위하여 수직으로 연장될 수 있고, 여기서, 각각의 전도체 층(574)은 메모리 스트링들(212)의 메모리 셀을 개별적으로 제어할 수 있다. 일부 실시예들에서, 워드 라인 접점 구조들(214)을 형성하기 위한 제조 공정들은 건식/습식 에칭 공정을 이용하여 절연 층(568)을 통해 수직 개구부를 형성하는 것과, 그 다음으로, W, Co, Cu, Al, 도핑된 폴리-실리콘, 실리사이드들, 또는 이들의 임의의 조합과 같은 전도성 재료들로 개구부를 채우는 것을 포함한다. 전도성 재료들은 ALD, CVD, PVD, 도금, 스퍼터링, 또는 이들의 임의의 조합에 의해 배치될 수 있다.
일부 실시예들에서, 3D 메모리 어레이(500)의 제조는 메모리 스트링들을 워드 라인들 및 비트 라인들과 전기적으로 연결시킬 수 있는 어레이 상호접속 층(562)을 형성하는 것을 더 포함할 수 있다. 도 5에 도시된 바와 같이, 일부 실시예들에서, 어레이 상호접속 층(562)은 절연 층(568) 내에 하나 이상의 접점 구조들(564) 및 전도성 라인들(566)을 포함할 수 있다. 일부 실시예들에서, 어레이 상호접속 층(562)을 형성하기 위한 제조 공정들은 절연 층(568)을 형성하고, 이어서 절연 층(568) 내의 메모리 스트링들(212)과 접촉하여 복수의 비트 라인 접점(584)을 형성하는 것을 포함한다. 절연 층(568)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들의 하나 이상의 층을 포함할 수 있다. 절연 층(568)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀-코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다. 비트 라인 접점들(584)은 절연 층(568) 내에 개구들을 형성하고, 이어서 개구들을 CVD, PVD, 스퍼터링, 증발, 도금 또는 이들의 임의의 조합에 의해 퇴적된 W, Co, Cu, Al, Ti, TiN, Ta, TaN, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합과 같은 전도성 재료들로 채움으로써 형성될 수 있다.
일부 실시예들에서, 어레이 상호접속 층(562)을 형성하기 위한 제조 공정들은 절연 층(568)에 하나 이상의 전도성 라인(566) 및 하나 이상의 접점 구조(564)를 형성하는 것을 더 포함한다. 전도체 층들 및 접점 층들은 W, Co, Cu, Al, Ti, Ta, TiN, TaN, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합과 같은 전도체 재료들을 포함할 수 있다. 전도체 층들 및 접점 층들은 임의의 적절한 공지된 BEOL 방법들에 의해 형성될 수 있다.
일부 실시예들에서, 다른 구조들, 예를 들어 본딩 층(690), 상호접속 VIA들(586) 및 기판 접점(572)으로서 도 5 및 도 6에 예시된 본딩 층, 복수의 상호접속 VIA 및 기판 접점이 또한 3D 메모리 어레이 상에 형성될 수 있다.
일부 실시예들에서, 본딩 층(690)은 어레이 상호접속 층(562)을 완성한 후에 3D 메모리 어레이(500) 상에 배치될 수 있다. 본딩 층(690)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 유전체 재료들을 포함할 수 있다. 본딩 층(690)은 또한 접착 재료들, 예를 들어, 에폭시 수지, 폴리이미드, 건식 필름, 감광성 폴리머 등을 포함할 수 있다. 본딩 층(690)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀-코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다.
일부 실시예에서, 상호접속 VIA(586)는, 3D 메모리 어레이(500) 상의 전도성 라인(566) 및/또는 접점 구조(564) 중 하나 이상과 전기적으로 연결된 어레이 상호접속 층(562)에 형성될 수 있다. 상호접속 VIA(586)의 제조 공정은 상호접속 VIA(486)와 유사할 수 있다.
공정 단계 S1330에서, 주변 회로가 3D 메모리 어레이에 본딩되어 3D 메모리 디바이스를 형성할 수 있으며, 여기서 3D 메모리 디바이스는 도 6의 3D 메모리 디바이스(600)일 수 있다.
일부 실시예에서, 주변 회로(400) 및 3D 메모리 어레이(500)는, 제품 설계 및 제조 전략에 따라, 다이 레벨에서(예를 들어, 다이-대-다이, 또는 칩-대-칩) 또는 웨이퍼 레벨에서(예를 들어, 웨이퍼-대-웨이퍼 또는 칩-대-웨이퍼) 함께 본딩될 수 있다. 웨이퍼 레벨에서의 본딩은 높은 처리량을 제공할 수 있으며, 여기서 주변 회로(400)를 갖는 제1 기판 상의 모든 다이들/칩들은 3D 메모리 어레이(500)를 갖는 제2 기판과 동시에 접합될 수 있다. 개별 3D 메모리 디바이스(600)는 웨이퍼 본딩 후에 다이싱될 수 있다. 한편, 다이싱 및 다이 테스트 후에 다이 레벨에서의 본딩이 수행될 수 있고, 여기서, 주변 회로(400) 및 3D 메모리 어레이(500)의 기능 다이들이 먼저 선택된 후 본딩되어 3D 메모리 디바이스(600)를 형성할 수 있어, 3D 메모리 디바이스(600)의 더 높은 수율을 가능하게 한다.
일부 실시예들에서, 3D 메모리 어레이(500)는 뒤집혀서 주변 회로 위에 위치될 수 있다(또는 그 반대도 가능하다). 3D 메모리 어레이(500)의 어레이 상호접속 층(562)은 주변 회로(400)의 주변 상호접속 층(462)과 정렬될 수 있다.
일부 실시예들에서, 어레이 상호접속 층(562)을 주변 상호접속 층(462)과 정렬하는 것은 3D 메모리 어레이(500)의 상호접속 VIA들(586)을 주변 회로(400)의 대응하는 상호접속 VIA들(486)과 정렬함으로써 수행된다. 그 결과, 대응하는 상호접속 VIA들은 본딩 계면(688)에서 접속될 수 있고 3D 메모리 어레이(500)는 주변 회로(400)와 전기적으로 연결될 수 있다.
일부 실시예들에서, 주변 회로(400) 및 3D 메모리 어레이(500)는 하이브리드 본딩에 의해 접합될 수 있다. 하이브리드 본딩, 특히 금속/유전체 하이브리드 본딩은 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득하는 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층들을 사용하지 않고 표면들 사이에 본딩을 형성하는 것)일 수 있다. 도 6에 예시된 바와 같이, 3D 메모리 어레이(500)는 주변 회로(400)와 접합되며, 이에 의해 본딩 계면(688)을 형성할 수 있다.
일부 실시예들에서, 본딩 층은 하이브리드 본딩 전에 주변 회로(400) 및/또는 3D 메모리 어레이(500) 상에 형성될 수 있다. 본딩 계면(688)에서, 본딩은, 금속 대 금속 본딩 외에도, 실리콘 질화물 대 실리콘 질화물, 실리콘 산화물 대 실리콘 산화물, 또는 실리콘 질화물 대 실리콘 산화물 사이에서 발생할 수 있다. 일부 실시예들에서, 본딩 층은 또한 본딩 강도를 향상시키기 위한 접착 재료, 예를 들어, 에폭시 수지, 폴리이미드, 건식 필름 등을 포함할 수 있다.
일부 실시예들에서, 본딩 계면(688)에서의 본딩 강도를 향상시키기 위해 처리 공정이 이용될 수 있다. 처리 공정은 절연 층들(568/468)의 표면들이 화학적 결합들을 형성하도록 어레이 상호접속 층(562) 및 주변 상호접속 층(462)의 표면들을 준비할 수 있다. 처리 공정은 예를 들어 플라즈마 처리 공정(예를 들어, F, Cl 또는 H 함유 플라즈마를 이용함) 또는 화학적 공정(예를 들어, 포름산)을 포함할 수 있다. 일부 실시예들에서, 처리 공정은 진공 또는 불활성 분위기(예를 들어, 질소 또는 아르곤을 이용함)에서 약 250°C 내지 약 600°C의 온도에서 수행될 수 있는 열적 공정을 포함할 수 있다. 열적 공정은 상호접속 VIA들(586 및 486) 사이의 금속 상호확산을 야기할 수 있다. 그 결과, 상호접속 VIA들의 대응하는 쌍들에서의 금속성 재료들은 본딩 공정 후에 서로 혼합되거나 합금을 형성할 수 있다.
공정 단계 S1340에서, 제1 기판은 본딩 후에 박형화될 수 있다. 박형화 공정은 제1 기판의 제2 측면(또는 배면)으로부터 수행될 수 있고, 여기서, 제1 기판의 제2 측면은 제1 측면에 대향하고, 주변 디바이스들로부터 더 멀리 떨어져 있다. 박형화 후에, 딥 웰은 제1 기판의 제2 측면으로부터 노출될 수 있다.
일부 실시예들에서, 취급 웨이퍼(예를 들어, 유리, 플라스틱, 또는 실리콘)가 박형화 공정 전에 제2 기판에 부착될 수 있다. 일부 실시예에서, 기판 박형화 공정은, 연삭, 건식 에칭, 습식 에칭, 및 화학 기계적 연마(CMP) 중 하나 이상을 포함할 수 있다.
제1 기판을 박형화한 후에, 제1 기판의 제2 측면 상에 캡핑 층이 퇴적될 수 있다. 캡핑 층은 도 8의 캡핑 층(892)일 수 있고, 유사한 공정을 이용하여 유사한 재료로 만들어질 수 있다.
공정 단계 S1350에서, 복수의 트렌치(예를 들어, 도 9a의 트렌치(994))가 딥 웰 내부에 형성된다. 트렌치들은 캡핑 층 및 딥 웰을 패터닝함으로써 형성될 수 있다. 패터닝 공정은 포토리소그래피 및 습식/건식 에칭을 포함할 수 있다. 패터닝 공정은 제1 기판의 제2 측면으로부터 수행될 수 있다. 일부 실시예에서, 트렌치는 딥 웰(455) 또는 제1 기판(430)을 통해 관통한다. 일부 실시예에서, 트렌치는 딥 웰(455)의 일부 내로 연장된다.
일부 실시예들에서, 관통-실리콘-트렌치(TST), 예를 들어, 도 9a의 TST(995)는 트렌치들(994)과 동시에 형성될 수 있다. 일부 실시예에서, TST(995)는 트렌치(994)보다 좁은 폭을 가질 수 있다.
공정 단계 S1360에서, 커패시터 유전체 층이 트렌치(994) 및 TST(995)의 측벽들 상에 배치된다. 커패시터 유전체 층은 도 10의 커패시터 유전체 층(1096)일 수 있고, 유사한 공정을 이용하여 유사한 재료로 형성될 수 있다.
일부 실시예에서, 깊은 트렌치 격리부(예를 들어, 깊은 트렌치 격리부(1093))는, 도 10에 도시된 바와 같이, TST(995)에 커패시터 유전체 층(1096)을 퇴적한 후에 형성될 수 있다. 이 예에서, 커패시터 유전체 층(1096)은, 트렌치(994)에 개구를 남기면서, TST(995)를 완전히 채운다.
공정 단계 S1370에서, 트렌치(994) 내부의 커패시터 유전체 층(1096)의 측벽 상에 커패시터 접점이 형성된다. 커패시터 접점은 도 11a의 커패시터 접점(1198)일 수 있으며, 유사한 공정을 이용하여 유사한 재료로 형성될 수 있다.
공정 단계 S1380에서, 제2 커패시터 전극(예를 들어, 도 12의 제2 커패시터 전극(1299))이 커패시터 접점들의 상단에 형성되어, 커패시터 접점들(1198)과의 전기적 연결들을 형성한다.
일부 실시예에서, 깊은 트렌치 격리부는 트렌치(994)의 형성 이전에 형성될 수 있다. 이 예에서, TST(995)가 먼저 제1 기판에 형성될 수 있고, 이어서 TST(995) 내부에 절연 재료가 퇴적될 수 있다. 절연 재료는 임의의 적절한 절연체, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS, 스핀-온-글래스 등일 수 있다. 트렌치(994)를 패터닝하기 전에, 선택적 평탄화 공정, 예를 들어, 화학 기계적 연마가 이용될 수 있다. 그 후, 트렌치들의 형성으로 공정이 재개될 수 있다(994). 이 예에서, TST(995) 및 트렌치(994)는 상이한 깊이를 가질 수 있고 TST(995)는 커패시터 유전체 층(1096)과는 상이한 절연 재료로 채워질 수 있다.
본 개시내용은 메모리 디바이스용 3차원(3D) 커패시터 및 그 제조 방법의 다양한 실시예를 설명한다.
일부 실시예에서, 메모리 디바이스를 위한 3D 커패시터를 형성하는 방법은 제1 기판의 제1 측면 상에, 복수의 주변 디바이스, 제1 상호접속 층, 딥 웰 및 제1 커패시터 전극을 포함하는 주변 회로를 형성하는 단계를 포함하고, 제1 커패시터 전극은 딥 웰과 전기적으로 연결된다. 방법은 또한 제2 기판 상에, 복수의 메모리 셀들 및 제2 상호접속 층을 포함하는 메모리 어레이를 형성하는 단계를 포함한다. 방법은 주변 회로의 제1 상호접속 층을 메모리 어레이의 제2 상호접속 층과 본딩하여, 주변 회로의 적어도 하나의 주변 디바이스가 메모리 어레이의 적어도 하나의 메모리 셀과 전기적으로 연결되도록 하는 단계를 더 포함한다. 방법은 또한 제1 기판의 제2 측면 상에, 딥 웰 내부에 하나 이상의 트렌치를 형성하는 단계를 포함하고, 제1 및 제2 측면들은 제1 기판의 대향 측면들이다. 이 방법은, 하나 이상의 트렌치의 측벽 상에 커패시터 유전체 층을 배치하는 단계, 및 하나 이상의 트렌치 내부의 커패시터 유전체 층의 측벽 상에 커패시터 접점을 형성하는 단계를 더 포함한다.
일부 실시예에서, 메모리 디바이스를 위한 3D 커패시터는 제1 기판의 제2 측면 상에 형성된 딥 웰을 포함하고, 제2 측면에 대향하는, 제1 기판의 제1 측면은 복수의 주변 디바이스들 및 제1 상호접속 층을 포함한다. 3D 커패시터는 또한 딥 웰과 전기적으로 연결된 제1 커패시터 전극을 포함한다. 3D 커패시터는 딥 웰 내부의 하나 이상의 트렌치, 및 하나 이상의 트렌치의 측벽 상의 커패시터 유전체 층을 더 포함한다. 3D 커패시터는 또한 하나 이상의 트렌치 내부의 커패시터 유전체 층의 측벽들 상의 커패시터 접점들, 및 커패시터 접점들 상에 배치된 제2 커패시터 전극을 포함한다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 범위 내의 지식을 적용함으로써, 과도한 실험 없이, 그리고 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 다양한 응용들에 대해, 그러한 특정 실시예들을 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 완전히 밝힐 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 개시내용 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 개시내용 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (20)

  1. 메모리 디바이스를 위한 3차원 커패시터를 형성하는 방법으로서,
    제1 기판의 제1 측면 상에, 복수의 주변 디바이스들, 제1 상호접속 층, 딥 웰 및 제1 커패시터 전극을 포함하는 주변 회로를 형성하는 단계- 상기 제1 커패시터 전극은 상기 딥 웰과 전기적으로 연결됨 -;
    제2 기판 상에, 복수의 메모리 셀들 및 제2 상호접속 층을 포함하는 메모리 어레이를 형성하는 단계;
    상기 주변 회로의 상기 제1 상호접속 층을 상기 메모리 어레이의 상기 제2 상호접속 층과 본딩하여, 상기 주변 회로의 적어도 하나의 주변 디바이스가 상기 메모리 어레이의 적어도 하나의 메모리 셀과 전기적으로 연결되도록 하는 단계;
    상기 제1 기판의 제2 측면 상에서, 상기 딥 웰 내부에 하나 이상의 트렌치를 형성하는 단계- 상기 제1 및 제2 측면들은 상기 제1 기판의 대향 측면들임 -;
    상기 하나 이상의 트렌치들의 측벽들 상에 커패시터 유전체 층을 배치하는 단계;
    상기 하나 이상의 트렌치들 내부의 상기 커패시터 유전체 층의 측벽들 상에 커패시터 접점들을 형성하는 단계; 및
    상기 3차원 커패시터에 대한 활성 영역을 정의하기 위해 깊은 트렌치 격리부를 형성하는 단계 - 상기 깊은 트렌치 격리부를 형성하는 단계는
    상기 제1 기판을 통해 관통하고 상기 제1 상호접속 층의 일부를 노출시키는 관통-실리콘-트렌치를 형성하는 단계; 및
    상기 관통-실리콘-트렌치 내부에 절연 재료를 배치하는 단계를 포함함 - 를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 상호접속 층들을 본딩한 후에 상기 제2 측면으로부터 상기 제1 기판을 박형화하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 제1 기판을 박형화하는 단계는 상기 제1 기판의 상기 제2 측면 상의 상기 딥 웰을 노출시키는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    하나 이상의 트렌치들을 형성하기 전에, 상기 제1 기판의 상기 제2 측면 상에서 캡핑 층을 배치하는 단계를 더 포함하는, 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 관통-실리콘-트렌치를 형성하는 단계는 상기 하나 이상의 트렌치들을 형성하기 전에 수행되고, 상기 관통-실리콘-트렌치의 폭의 절반은 상기 커패시터 유전체 층의 두께보다 작은, 방법.
  8. 제1항에 있어서, 상기 커패시터 접점들을 형성하는 단계는
    상기 하나 이상의 트렌치들 내부의 상기 커패시터 유전체 층의 측벽들 상에 전도성 재료를 배치하는 단계; 및
    상기 하나 이상의 트렌치들 외부의 상기 전도성 재료를 제거하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 하나 이상의 트렌치들 외부의 상기 전도성 재료를 제거하는 단계는 화학 기계적 연마를 포함하는, 방법.
  10. 제1항에 있어서,
    상기 제1 기판의 상기 제2 측면 상의 상기 커패시터 접점들 상에 제2 커패시터 전극을 형성하는 단계를 더 포함하는, 방법.
  11. 제1항에 있어서, 상기 주변 회로의 상기 제1 상호접속 층을 상기 메모리 어레이의 상기 제2 상호접속 층과 본딩하는 단계는 본딩 계면에서의 유전체-유전체 본딩 및 금속-금속 본딩을 포함하는, 방법.
  12. 메모리 디바이스를 위한 3차원 커패시터로서,
    제1 기판의 제2 측면 상에 형성된 딥 웰- 상기 제2 측면에 대향하는, 상기 제1 기판의 제1 측면은 복수의 주변 디바이스들 및 제1 상호접속 층을 포함함 -;
    상기 딥 웰과 전기적으로 연결된 제1 커패시터 전극;
    상기 딥 웰 내부의 하나 이상의 트렌치;
    상기 하나 이상의 트렌치들의 측벽들 상의 커패시터 유전체 층;
    상기 하나 이상의 트렌치들 내부의 상기 커패시터 유전체 층의 측벽들 상의 커패시터 접점들;
    상기 커패시터 접점들 상에 배치된 제2 커패시터 전극; 및
    깊은 트렌치 격리부 - 상기 깊은 트렌치 격리부는 상기 제1 기판을 통해 관통하고 상기 3차원 커패시터에 대한 활성 영역을 정의함 - ;
    을 포함하는, 3차원 커패시터.
  13. 제12항에 있어서, 상기 제1 기판의 상기 제1 측면 상의 상기 제1 상호접속 층은 제2 기판 상의 메모리 어레이의 제2 상호접속 층과 본딩되고, 그래서, 제1 기판 상의 적어도 하나의 주변 디바이스가 상기 메모리 어레이의 적어도 하나의 메모리 셀과 전기적으로 연결되는, 3차원 커패시터.
  14. 삭제
  15. 제12항에 있어서, 상기 깊은 트렌치 격리부는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 재료로 채워지는, 3차원 커패시터.
  16. 제12항에 있어서, 상기 커패시터 유전체 층은, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하는, 3차원 커패시터.
  17. 제12항에 있어서, 상기 커패시터 유전체 층은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 란타늄 산화물, 또는 이들 중 2개 이상의 조합을 포함하는 하이-k 유전체 재료인, 3차원 커패시터.
  18. 제12항에 있어서, 상기 하나 이상의 트렌치는 상기 딥 웰을 통해 관통하여 상기 제1 상호접속 층 내로 연장되는, 3차원 커패시터.
  19. 제12항에 있어서, 상기 하나 이상의 트렌치는 상기 제1 기판 상의 상기 딥 웰의 일부를 통해 관통하는, 3차원 커패시터.
  20. 제12항에 있어서, 상기 하나 이상의 트렌치 내부의 상기 커패시터 유전체 층의 측벽들 상의 상기 커패시터 접점들은, 텅스텐, 구리, 알루미늄, 티타늄, 니켈, 코발트, 티타늄 질화물, 탄탈륨 질화물, 또는 이들 중 2개 이상의 조합을 포함하는, 3차원 커패시터.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101940981B1 (ko) 2014-05-05 2019-01-23 3디 글래스 솔루션즈 인코포레이티드 2d 및 3d 인덕터 안테나 및 변압기 제작 광 활성 기판
US12165809B2 (en) 2016-02-25 2024-12-10 3D Glass Solutions, Inc. 3D capacitor and capacitor array fabricating photoactive substrates
WO2019118761A1 (en) 2017-12-15 2019-06-20 3D Glass Solutions, Inc. Coupled transmission line resonate rf filter
US10998052B2 (en) * 2018-04-12 2021-05-04 Samsung Electronics Co., Ltd. Non-volatile memory device and initialization information reading method thereof
WO2020206323A1 (en) 2019-04-05 2020-10-08 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
KR102700523B1 (ko) 2019-07-08 2024-08-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법
KR102611004B1 (ko) * 2019-07-30 2023-12-08 에스케이하이닉스 주식회사 반도체 메모리 장치
CN111180415B (zh) * 2020-01-02 2022-06-03 长江存储科技有限责任公司 半导体集成装置及其制造方法
CN111146201B (zh) * 2020-01-15 2021-04-30 长江存储科技有限责任公司 三维存储器及其制备方法
CN111557049B (zh) 2020-03-31 2021-11-23 长江存储科技有限责任公司 三维存储设备及其形成方法
WO2021211855A1 (en) 2020-04-17 2021-10-21 3D Glass Solutions, Inc. Broadband inductor
KR102832413B1 (ko) * 2020-05-29 2025-07-10 에스케이하이닉스 주식회사 수직형 구조를 갖는 메모리 장치
CN117116308A (zh) 2020-06-11 2023-11-24 武汉新芯集成电路制造有限公司 一种半导体结构
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
KR102796200B1 (ko) 2020-08-07 2025-04-17 삼성전자주식회사 반도체 메모리 소자
JP2022041054A (ja) 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
CN118890901A (zh) * 2020-09-02 2024-11-01 长江存储科技有限责任公司 半导体器件中的片上电容器及其形成方法
WO2022047644A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. On-chip capacitor structures in semiconductor devices
KR102878956B1 (ko) * 2020-09-03 2025-10-30 에스케이하이닉스 주식회사 이미지 센싱 장치
KR20220034273A (ko) * 2020-09-10 2022-03-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
WO2022052040A1 (en) 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd. Method of forming top select gate trenches
JP2022047964A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体装置およびその製造方法
CN112352313B (zh) 2020-09-27 2024-05-21 长江存储科技有限责任公司 三维半导体器件中的片上电容器及其形成方法
KR20220068056A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2022118569A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 半導体装置および半導体記憶装置
CN112992906B (zh) * 2021-02-19 2023-08-01 成都皮兆永存科技有限公司 全自对准高密度3d多层存储器的制备方法
JP2022145313A (ja) * 2021-03-19 2022-10-04 キオクシア株式会社 半導体記憶装置
KR20230098672A (ko) * 2021-05-12 2023-07-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 트랜지스터를 갖는 메모리 주변회로 및 그 형성 방법
US11973019B2 (en) 2021-05-19 2024-04-30 Qualcomm Incorporated Deep trench capacitors in an inter-layer medium on an interconnect layer of an integrated circuit die and related methods
KR20220167695A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 수직형 메모리 장치
WO2023272584A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
CN113632169B (zh) 2021-06-30 2024-06-18 长江存储科技有限责任公司 具有凹陷栅极晶体管的外围电路及其形成方法
CN113690173B (zh) * 2021-09-07 2024-04-05 长江存储科技有限责任公司 三维存储器及其制备方法
US20230075263A1 (en) * 2021-09-09 2023-03-09 Tokyo Electron Limited Wafer bonding method using selective deposition and surface treatment
CN116017985B (zh) * 2021-10-19 2025-11-04 长江存储科技有限责任公司 三维存储器及其制备方法
CN114207822A (zh) 2021-11-03 2022-03-18 长江存储科技有限责任公司 用于增强可靠性的三维存储器件和制造方法
US12046620B2 (en) * 2021-12-15 2024-07-23 Nanya Technology Corporation Optical semiconductor device with composite intervening structure
CA3243131A1 (en) * 2022-01-26 2023-08-03 3D Glass Solutions, Inc. Photoactive substrates used for the fabrication of a 3D capacitor and a capacitor array
US12507426B2 (en) * 2022-03-04 2025-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method
CN114709169B (zh) * 2022-03-16 2026-04-28 长江存储科技有限责任公司 半导体器件的制作方法以及半导体器件
JP2023138170A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 半導体装置および半導体記憶装置
JP7757223B2 (ja) * 2022-03-24 2025-10-21 キオクシア株式会社 メモリデバイス
KR20230139697A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 메모리 장치
EP4283692A1 (en) * 2022-05-27 2023-11-29 Melexis Technologies NV Trench capacitor with reduced mechanical stress
EP4283693B1 (en) * 2022-05-27 2026-03-18 Melexis Technologies NV Trench capacitors
CN119943831B (zh) * 2025-01-21 2025-11-18 北京玄戒技术有限公司 封装结构、电子设备、芯片堆叠结构和封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200949A1 (en) * 2009-02-12 2010-08-12 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
US20190043903A1 (en) 2017-08-01 2019-02-07 Semiconductor Components Industries, Llc Stacked image sensor capacitors and related methods
CN109461737A (zh) 2018-11-12 2019-03-12 长江存储科技有限责任公司 一种半导体器件及其制造方法
US20190088589A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004006484A1 (de) * 2004-02-10 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren
US7473979B2 (en) * 2006-05-30 2009-01-06 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer back-side capacitors
JP2010098067A (ja) * 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8866260B2 (en) * 2009-02-27 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. MIM decoupling capacitors under a contact pad
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
FR2968130A1 (fr) * 2010-11-30 2012-06-01 St Microelectronics Sa Dispositif semi-conducteur comprenant un condensateur et un via de connexion electrique et procede de fabrication
US9178080B2 (en) * 2012-11-26 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench structure for high density capacitor
KR20150042612A (ko) * 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US9240482B2 (en) * 2014-05-30 2016-01-19 Globalfoundries Inc. Asymmetric stressor DRAM
US9748250B2 (en) * 2015-06-08 2017-08-29 International Business Machines Corporation Deep trench sidewall etch stop
US20170117282A1 (en) * 2015-10-26 2017-04-27 Intermolecular, Inc. DRAM Capacitors and Methods for Forming the Same
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN109417075B (zh) * 2018-09-20 2020-06-26 长江存储科技有限责任公司 多堆叠层三维存储器件
CN109256392B (zh) * 2018-11-20 2020-07-14 长江存储科技有限责任公司 三维存储器及其形成方法
KR102700523B1 (ko) 2019-07-08 2024-08-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100200949A1 (en) * 2009-02-12 2010-08-12 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device
US20190043903A1 (en) 2017-08-01 2019-02-07 Semiconductor Components Industries, Llc Stacked image sensor capacitors and related methods
US20190088589A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN109461737A (zh) 2018-11-12 2019-03-12 长江存储科技有限责任公司 一种半导体器件及其制造方法

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