CN1152425C - 制作具有垂直的mos晶体管的集成电路的方法 - Google Patents

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Abstract

本发明涉及一种制作具有至少一个垂直的MOS晶体管的集成电路的方法，所述方法包括：用第一导电类型和第二导电类型掺杂分别形成与基片表面邻接的层、第一、二源极/漏级、通道区和层序列，形成沟槽和通过对所述沟槽充填形成连接结构、形成栅极介质和在层序列第二面上的栅极和多个存储单元、形成沟槽，并在沟槽内形成带状的存储单元的连接结构、实现存储单元与第一分隔沟槽的交替并列设置、在第一分隔沟槽上至少形成部分栅极、通过对下层的结构化由下层形成下位线，从而使下位线与连接结构邻接并与后者平行，形成垂直于下位线的字线，所述字线与栅极连接。

Description

制作具有垂直的MOS晶体管的集成电路的方法
技术领域
本发明涉及一种制作具有垂直的MOS晶体管的集成电路的方法。
背景技术
对于集成电路布置结构，即集成在基片上的电子电路，其优点是元件密度很高，这一方面是由于元件间的距离较短因而其开关速度较高，而另一方面是尺寸较小之故。
L.里施等发表的题为“通道长度为70nm的垂直MOS晶体管”的论文，欧洲固体器件研究会议会议录(1995)101页(L.Risch et al，VerticalMOS Transistors with 70nm Channel Length，ESSDERC(1995)101)中介绍了一种晶体管，其源极/漏极区和通道区为上下设置结构。该垂直晶体管所占的面积小于通常的其源极/漏极区和通道区并列设置的平面晶体管，并且因此有助于提高集成电路布置结构的元件密度。但需要考虑的是，例如由于寄生双极晶体管的泄漏电流，在这种晶体管中会产生浮充-体-效应。特别在频率很高时，通道区很可能会被充电。
在H.塔卡托等的题为“用于超高密度大规模集成电路的高性能CMOS环栅极晶体管(SGT)”，国际电子器件会议会议录，222页(1998)(H.Takato et al，“High Performance CMOS Surrounding Gate Transistor(SGT) for Ultra High Density LSIs”，IEDM(1998)222)中，介绍了一种垂直晶体管，其中下面的源极/漏极区并不是直接地设置在通道区下面，而是设置在通道区下方向侧面偏移的位置。通道区与基片电连接。制作晶体管时在基片上蚀刻出一硅岛。接着形成从侧面环围硅岛的栅极介质和隔层形状的栅极。采用植入的方法在硅岛上面部分形成上源极/漏极区并在其外面并且由侧面与硅岛邻接形成下源极/漏极-区。通道区设置在上源极/漏极区下面的硅岛内。通道的长度是由制作硅岛时的蚀刻深度决定的。
在德国专利说明书DE 195 19 160 C1中提出了一种动态随机存取存储器(DRAM)-单元布置结构，其中每个存储单元具有一个凸起形的半导体结构，该半导体结构具有一第一源极/漏极区、一设置在下面的通道区和一设置在下面的第二源极/漏极区并且该半导体结构被一栅极成环状环围。存储单元的半导体结构按行和列设置。为了以自动校准的方式，即不采用有待校准的掩膜形成字线，沿列设置的半导体结构之间的间隔小于沿行设置的半导体结构之间的间隔。以沿列相互邻接的栅极的方式通过对导电材料的沉积和再蚀刻，形成字线。
发明内容
本发明的目的在于提出一种制作具有MOS晶体管的集成电路的方法，其中所述方法与已有技术相比可实现更高的元件密度和工艺精确性。
该目的的实现方案如下：一种制作具有至少一个垂直的MOS晶体管的集成电路的方法，所述方法包括：
用第一导电类型对基片掺杂，形成与基片表面邻接的层；
通过用第二导电类型对下层掺杂形成下掺杂层，形成第一源极/漏极区；
用第一导电类型对位于下层上面的中间层掺杂形成晶体管的通道区；和
通过用第二导电类型对位于中间层上面的上层掺杂形成晶体管的第二源极/漏极区，对上层、中间层和下层进行结构化，形成层序列，所述层序列至少具有一个第一面和一与第一面相对的第二面，
形成一沟槽，该沟槽对上层、中间层和下层进行完全分割，从而形成层序列和与前者结构类似的另一层序列，
用采用第一导电类型掺杂的材料对沟槽进行充填，从而在层序列的第一面上形成实现通道区与基片之间电连接的连接结构，所述连接结构是用第一导电类型掺杂的，和层序列的第一面与另一层序列的第一面连接，和从从至少将中间层和下层连接并进入基片，
形成栅极介质和至少在层序列的第二面上与所述栅极介质邻接的栅极，
形成多个存储单元，每个存储单元包括一个层序列和另一层序列，
形成沟槽，在沟槽内形成带状的归属于存储单元的连接结构，
形成平行于所述沟槽的多个第一分隔沟槽，从而实现存储单元中的一个与第一分隔沟槽中的一个的相互交替并列的设置，
在第一分隔沟槽上至少形成部分栅极，
通过对下层的结构化由下层形成下位线，从而使下位线与连接结构邻接并与后者平行，
形成垂直于下位线的字线(W)，所述字线与栅极连接。
集成电路布置结构的晶体管的通道长度取决于中间层的厚度。与根据H.塔卡托等的其通道长度由蚀刻深度决定的晶体管相比，可以更为精确地调整通道长度。因而可以以更高的工艺精度制作电路布置结构。
该连接结构可实现电荷由通道区的流出，因而与根据里施等的晶体管相反，可以避免浮充-体-效应。甚至在频率很高时该通道区也不会充电。
为避免泄漏电流，连接结构优选由诸如硅和/或锗等单晶半导体材料构成。例如通过在对层序列进行切割或分隔的沟槽中进行的外延建立该连接结构。宜应用连接结构的低掺杂物质浓度，例如3×1017cm-3，以便使基片与栅极之间的电容保持在很小的程度。
另外也可以应用诸如多晶硅等多晶半导体材料用于连接结构。在此情况时用半导体材料填充沟槽。另外，也可以覆着一其厚度不足以填满沟槽的半导体材料。接着对半导体材料进行再蚀刻，从而可以建立隔层形状的连接结构。如果该连接结构包含有多晶材料或带有多个空穴的材料，则宜采用连接结构的高的掺杂物质浓度，例如5×1018cm-3至1020cm-3，以便减小空间电荷区进入连接结构的扩展。
为了提高连接结构与源极/漏极区之间的击穿电压并同时防止空间电荷区的渗透，根据本发明在建立连接结构的时候要提高其掺杂物质的浓度，使连接结构内部的掺杂的程度高于其外部。
如果连接结构的宽度和/或层序列的第一个面和与第一个面相对的第二个面之间的间距小于应用光刻工艺制作电路布置结构时实现的结构量度F的最小值时，则该电路布置结构可以形成特别高的元件密度。
为形成这种窄的层序列，可以采用作为掩膜的隔层。
由于在层序列的第一个面上形成连接结构并且在层序列的第二个面上形成栅极介质，并且因此对两个面要经过不同的工艺步骤进行处理，因而宜在两个不同的工艺步骤形成层序列。为此在表面上覆着一掩膜，该掩膜至少使上层F2的面积露出。采用对材料进行沉积和再蚀刻的方式，使该掩膜通过一隔层实现扩展。从而使上层的外露面被缩小到亚光刻(sublithiografisch)尺寸。为建立沟槽并随之建立层序列的第一个面，对上层的外露面进行第一蚀刻处理，其中对应于隔层和掩膜进行选择性地蚀刻。接着建立连接结构。选择性地对应于隔层去除掉掩膜。通过第二蚀刻处理建立层序列的第二个面，其中对应于隔层选择性地进行蚀刻。
如果采用相同的半导体材料建立诸如上层、中间层或下层等连接结构，则在连接结构上要建立一辅助结构，以便在建立层序列的第二个面时实现对层序列的保护。如果连接结构的上平面位于掩膜的上平面的下面，则可以采用对材料进行沉积和平面处理，直至使掩膜露出的方式，建立辅助结构。
该电路布置结构可以具有与层序列类似结构的其它的层序列，其第一个面与连接结构邻接，使连接结构设置在层序列与另一层序列之间，并且另一层序列的中间层与基片实现电连接。另一栅极介质至少与另一层序列的第二个面邻接，并且另一栅极与另一栅极介质邻接。
为简化工艺，优选通过对一单独的上层、中间层和下层的结构化形成层序列和另一层序列。另外也可以例如通过在相应的掩膜中的选择性的外延形成层序列。
在下面，术语“上层”是用于表示在制作过程开始时实现的形成层序列部分的通体的上层。依此类推“中间层”和“下层”也是如此。与此相反，“层序列的上层”仅表示层序列的特定的部分。当层序列由上层形成时，则“层序列的上层”的定义与“属于层序列的上层部分”相同。
如果层序列的上层和另一层序列的上层作为晶体管的第二源极/漏极区，层序列的中间层和另一层序列的中间层作为晶体管的通道区并且层序列的下层和另一层序列的下层作为晶体管的第一源极/漏极区，则晶体管具有一特别宽的通道宽度。栅极和另一栅极构成一共同的栅极。
对上层、中间层和下层也可以进行如下方式的结构化，使它们环围上述的连接结构，以便实现层序列与另一层序列的相互转化。另外，也可以通过连接结构将层序列与另一层序列相互分隔开。在第一种情况时，使掩膜的例如正方形的范围露出，从而在扩展掩膜时构成一自我闭合的隔层并随之形成相应结构化的层序列。在第二种情况时，掩膜例如为带状并从而形成两个相互分隔开的隔层和随之形成两个相互分隔开的层序列。
在连接结构上可以设置一采用与第一导电类型相反的第二导电类型掺杂的区，以实现层序列的上层与另一层序列的上层的相互的电连接。
为建立掺杂区，可以对连接结构的上面部分进行植入，从而使所述的上面部分转换成掺杂区。
如果另一层序列的上层作为另一晶体管的第二源极/漏极区，另一层序列的中间层作为另一晶体管的通道区并且另一层序列的下层作为另一晶体管的第一源极/漏极区，则该电路布置结构的元件密度尤其高，这是因为一方面连接结构起着两个层序列的共同的连接结构作用，而另一方面可使晶体管相互分隔开。而且在这里也可以设置有掺杂区，从而使两个晶体管串接。
例如该电路布置结构可以作为存储单元布置结构加以使用。层序列和另一层序列构成一对，其中，层序列的第二个面与层序列的第一个面相对，而另一层序列的第一个面与层序列的第一个面相对。多个与该对类似的对设置在xy-网格中。至少这些对的一部分被基本相互平行的第一分隔沟槽相互分隔开，使这些对中的一个对与这些第一沟槽的一个沟槽相互交替并列设置，并且这些层序列对的第二个面与第一分隔沟槽邻接。横切第一分隔沟槽的字线与栅极连接。下位线优选是下层的构成部分并垂直于字线伸展。在所述带状的沟槽中形成属于层序列对的连接结构。第一分隔沟槽平行于所述沟槽。至少通过沟槽实现对下层的结构化，使下位线与连接结构邻接并与后者平行。
如果形成的第一分隔沟槽一直延伸到下层，但并未将后者完全分割开，则可实现一下位线和一沟槽的交替地相互并列设置。例如这种电路布置结构可以作为ROM-单元布置结构。设置在两个相邻的第一分隔沟槽之间的层序列对相互转化，从而使所属的连接结构构成一共同的连接结构，所述连接结构具有一与表面平行的截面，所述截面成带状并基本与第一分隔沟槽平行。此点同样也适于掺杂区，所述掺杂区构成上位线。栅极是字线的构成部分，所述字线具有平行于表面成带状的截面。每一层序列对是分别接在一条上位线和一条下位线之间的两个串联的晶体管的一部分。一个存储器单元包括一个晶体管。可以以2F2的面积制成存储器单元。信息将以通道区的掺杂物质浓度的形式并随之以晶体管起始工作电压的形式被存储。在读取晶体管的信息时激励并检测所述字线，看是否在所属的上位线和所属的下位线之间有电流。可以采取被掩盖的倾斜的植入方式调整晶体管的通道区的掺杂物质浓度。
如果形成的第一分隔沟槽对下层实现完全的分割，则在一条沟槽和一条第一分隔沟槽之间设置一条下位线。这样一种电路布置结构例如可以作为DRAM-单元布置结构。而且在这种存储器单元布置结构中，如果设置在两个相邻的第一分隔沟槽之间的连接结构对构成一共同的连接结构，则是特别有益的。连接结构具有一与表面平行的截面，所述截面成带状并与第一分隔沟槽平行。但在DRAM单元布置结构中设置在两个第一分隔沟槽之间的对并不相互转化，而是被第二分隔沟槽相互分隔开。第二分隔沟槽与第一分隔沟槽垂直并且一直进入下层内。为使下位线不被断开，第二分隔沟槽并未对下层实现完全分割。而且连接结构也未被第二分隔沟槽断开。
根据本发明，某一对是一个晶体管的构成部分。在此情况时宜设置掺杂区，所述掺杂区将层序列对的上层相互连接在一起。晶体管与所属连接结构邻接的两条下位线连接。两条下位线例如在DRAM-单元布置结构外部连接在一起并起着单独一条位线的作用。
根据本发明，上层和掺杂区起着电容器的第一电容器电极的作用。为此在上层和掺杂区的上面设置一电容器介质并且在后者上面设置第二电容器电极，所述电容器电极为对所有的电容器共用的电容器板结构。
与其字线在上层上面伸展的ROM-单元布置结构相反，优选对DRAM-单元布置结构的字线进行不同的设计，因为否则字线就会在设置在上层上面的电容器上面伸展。例如字线可以由栅极构成，所述栅极对层序列对从侧面成环状环围并在第一分隔沟槽中相互邻接在一起。
DRAM-单元布置结构的存储器单元包括一个晶体管和一个电容器，所述晶体管和电容器相互串联。可以以4F2的面积实现存储器单元。
存储器单元的信息将以在所属的电容器上的电荷的形式进行存储。
根据本发明，分别有一对层序列是两个晶体管的构成部分，以便提高元件密度。在此情况时，为了使晶体管相互分隔开，不设置掺杂区。下位线起着单独的位线的作用。DRAM-单元布置结构的存储单元的占用面积仅为2F2。
如果电容器介质含有铁电材料，则可制成铁电随机存取存储器(FRAM)。
用于形成层序列和连接结构的掩膜可以包括第一辅助层和一在后者上面设置的第二辅助层，其中对应于隔层可选择性地对第一辅助层进行蚀刻，并且对应于半导体材料可选择性地对第二辅助层进行蚀刻。
为形成存储器单元配置结构，对第一辅助层和第二辅助层成带状结构化，从而使上层被部分露出。在形成沟槽时，第二辅助层和隔层起着掩膜作用。在形成辅助结构时，第二辅助层和隔层被去除掉，直至露出第一辅助层。接着对应于隔层和辅助结构选择性地去除掉第一辅助层，从而使隔层和辅助结构在形成第一分隔沟槽时起着掩膜作用。
为对上层进行保护，可以在上层和第一辅助层之间形成一保护层。所述保护层、第二辅助层、隔层和辅助结构例如可以包含SiO2。第一辅助层例如可以包含多晶硅。
DRAM-单元配置结构的字线可以自动校准，这意味着，当在垂直于第一分隔沟槽相邻的层序列对之间的间隔小于平行于第一分隔沟槽相邻的层序列对之间的间隔时，不必采用有待校准的掩膜即可形成字线。在此情况时，为形成字线可以对材料以一定厚度进行沉积，从而实现对第一分隔沟槽，而不是对第二分隔沟槽的充填。然后通过再蚀刻，在第二分隔沟槽中形成隔层，而此时第一分割沟槽的底部继续被材料所覆盖。因此不必采用掩膜即可形成栅极，所述栅极对层序列对成环状环围，并在第一沟槽中相互邻接在一起。
为了在高元件密度的情况下可以实现不同大小的间隔，可以在去除掉辅助层后，通过对材料进行沉积和再蚀刻，形成与隔层邻接的另一隔层。优选的另一隔层是由与隔层相同的材料构成。形成第一分隔沟槽，其中隔层、另一隔层和辅助结构起着掩膜作用。采用此方式形成的第一分隔沟槽窄于上述ROM-单元配置结构的第一分隔沟槽。可以采用光刻结构化的掩膜形成第二分隔沟槽，使其宽度明显地大于第一分隔沟槽的宽度，例如等于F。
附图说明
下面将对照附图对本发明的实施例做进一步的说明。
图1为在形成下层、中间层、上层、保护层、第一辅助层、第二辅助层、隔层和沟槽后的第一基片的截面图；
图2为在形成连接结构、掺杂区和辅助结构并去除掉第二辅助层后的根据图1的截面图；
图3为在去除掉第一辅助层、保护层、隔层和辅助结构并形成分隔沟槽和晶体管的层序列后的根据图2的截面图；
图4a为在形成栅极介质和字线后的根据图3的截面图；
图4b为对第一基片的俯视图，其中示出上层、掺杂区、分隔沟槽和字线；
图5为在形成下层、中间层、上层、隔层、连接结构、掺杂区、辅助结构和另一隔层后的第二基片的截面图；
图6a为在形成第一分隔沟槽、第二分隔沟槽和晶体管的层序列后的根据图5的截面图；
图6b为在图6a的工艺步骤后垂直于图6a截面的第二基片的切面图；
图6c为第二基片的俯视图，其中示出上层、掺杂区、第一分隔沟槽和第二分隔沟槽；
图7a为在形成绝缘结构、栅极介质、字线、电容器介质和电容器电极后的根据图6a的截面图；
图7b为在图7a的工艺步骤后图6b的截面图。
具体实施方式
在第一实施例中应用了250nm-技术，即应用光刻实现的最小结构量度F为250nm。第一基片1作为原材料，对该基片的邻接在表面的层用约为1017cm-3掺杂材料浓度进行p掺杂。通过原位掺杂外延形成约500nm厚的n掺杂的下层U。下层U的掺杂物质浓度约为1020cm-3。通过在下层U上的原位掺杂外延形成约200nm厚的p掺杂的中间层M。中间层M的掺杂物质浓度约为3×1017cm-3。接着在中间层M上通过原位掺杂外延形成约200nm厚的n掺杂的上层O，上层的掺杂物质浓度约为1021cm-3(见图1)。为了形成保护层S，需应用四乙基硅酸盐(TEOS)方法沉积SiO2，其沉积厚度约为50nm。在保护层上通过以厚度约为200nm的多晶硅的沉积形成第一辅助层H1。在第一辅助层H1上通过以厚度约为100nm的SiO2的沉积形成第二二辅助层H2(见图1)。
应用光刻工艺使保护层S、第一辅助层H1和第二辅助层H2形成带状掩膜结构。掩膜带约250nm宽并且相互的间隔约为250nm。例如可应用CHF3+O2和C2F6+O2作为结构化时的蚀刻剂。
以约80nm的厚度对SiO2进行沉积，形成在掩膜面上的隔层Sp并应用CF3+O2进行再蚀刻。从而通过隔层Sp展宽了掩膜(见图1)。
利用通过隔层Sp被展宽的掩膜，应用例如HBr+NF3+He+O2对应于SiO2选择性地对硅进行约1.1μm深的蚀刻，从而形成平行于掩膜带的沟槽G(见图1)。
在沟槽G中通过采用3×1017cm-3的掺杂物质浓度进行的选择外延形成的p掺杂的连接结构V，所述连接结构将中间层M与第一基片1电连接(见图2)。连接结构V的上面大致在与上层O的上面相同的高度上。连接结构V具有一90nm的宽度。因而连接结构V的宽度是由亚光刻(sublithiographisch)形成的。相邻的连接结构V的相互间隔约为410nm。
通过采用n掺杂的离子的植入，在连接结构V的上面部分内形成n掺杂区Ge，该区的掺杂物质浓度约为5×1020cm-3(见图2)。
接着对SiO2进行沉积，其沉积厚度约为300nm，并进行化学-机械抛光。同时去除掉第二辅助层H2并且磨掉部分隔层Sp。在掺杂区Ge上面形成由SiO2构成的辅助结构H(见图2)。
采用对应于SiO2选择性地用例如C2F6+O2对多晶硅进行蚀刻的方式，去除掉第一辅助层H1，从而使隔层Sp和辅助结构H起着掩膜作用。接着用CHH3+O2对SiO2进行蚀刻，蚀刻深度约为50nm，从而去除掉保护层S并使上层O部分露出。
为了形成分隔沟槽T，需采用例如HBr+NF3+He+O2对硅进行蚀刻，其中辅助结构H和隔层Sp起着掩膜作用。分隔沟槽T约600nm深并且一直延伸到下层，但尚未达到将其完全分隔开的程度(见图3)。其中形成由上层O、中间层M和下层U构成的层序列SF、SF*，所述层序列的第一面与连接结构V邻接并且其第二面与分隔沟槽T邻接。层序列SF、SF*的第一面和第二面之间的间隔约为80nm，因此是采用亚光刻(sublithiographisch)形成的。采用与沟槽G自动校准的方式形成分隔沟槽T。接着对应于硅选择性地通过对SiO2的蚀刻去除掉隔层Sp和辅助结构H。
通过采用p掺杂离子进行的掩膜倾斜植入的方式，植入选定的层序列SF*，使中间层M的所属部分的掺杂物质浓度升高到约1019cm-3(见图3)。
采用热氧化的方式形成约5nm厚的栅极介质Gd(见图4a)。
为了形成字线W，需对原位n掺杂的多晶硅进行沉积，沉积厚度约为200nm，并采用光刻工艺形成带状(见图4a和4b)。
字线W与沟槽G垂直。位于分隔沟槽T内的字线W部分作为垂直晶体管的栅极。与表面平行的并位于上层O上方的字线W的截面为带状。结构化的下层U起着下位线和晶体管的源极/漏极区的作用。下位线和连接结构V交替并列设置。中间层M起着晶体管的通道区的作用。上层O和掺杂区Ge起着另外的晶体管源极/漏极区和上位线的作用，所述上位线成带状并与下位线平行。每个层序列SF、SF*是一个晶体管的构成部分。晶体管用字线相互串联。晶体管分别接在一根上位线和一根下位线之间。所形成的电路配置结构适用于作为只读存储器(ROM)单元配置结构。一个存储器单元包括一个晶体管。每个存储器单元占用的面积仅为2F2。
在读取晶体管的信息时，所属的字线W被激励并检查，看在其之间接有晶体管的上字线与下字线之间是否有电流。如果属于层序列SF*的中间层M的一部分被倾斜地植入，则由于该晶体管的起始工作电压较高，没有电流。如果属于层序列SF的中间层M的部分不是倾斜植入的，则有电流。因此，信息是以晶体管通道区的掺杂物质浓度的形式存储的。
在第二个实施例中同样采用250nm-技术。采用第二硅基片2作为原材料，与第一实施例相同对该基片的与表面邻接的层进行p掺杂。
与第一实施例相似，形成下层U’、中间层M’、上层O’、隔层、连接结构V’、掺杂区Ge’和辅助结构H’(见图5)。对SiO2进行沉积，其沉积厚度约为80nm，从而形成与第一隔层Sp1邻接的另一隔层并用CH3+O2进行再蚀刻(见图5)。因而上层O’的露在外面的区域较小。
通过对应于SiO2对硅进行的选择性蚀刻形成约1.1μm深的第一分隔沟槽T1，该沟槽将下层U’完全分割，其中隔层Sp1、另一隔层Sp2和辅助结构H’起着掩膜作用(见图6a)。
为了形成第一绝缘结构I1，需对SiO2进行沉积，其沉积厚度约为300nm并通过化学机械抛光进行平面加工，直至上层O’露出(见图6a)。同时去除掉隔层Sp1、另一隔层Sp2和辅助结构H’。
利用带状的光致抗蚀膜(图中未示出)，其带宽约为250nm，相互间隔约为250nm并横切于沟槽G’，形成第二分隔沟槽T2，该沟槽一直延伸到下层U’，但并未将其完全分割开。第二分隔沟槽T2垂直于第一分隔沟槽T1并且在第一分隔沟槽T1外面约600nm深。采用HBr+NF3+He+O2作为蚀刻剂(见图6b和6c)。
由上层O’、中间层M’和下层U’构成层序列SF’，所述层序列被连接结构V’、第一绝缘结构I1和第二分隔沟槽T2相互分隔开。
被连接结构V’相互分隔开的相邻的层序列SF’的相互间隔约为90nm，而由第二分隔沟槽T2’相互分隔开的相邻的层序列SF’的相互间隔约为250nm。
对SiO2进行沉积，其沉积厚度约为300nm并通过化学机械抛光进行平面处理，直至上层O’露出，从而形成第二绝缘结构I2。接着对SiO2进行再蚀刻，从而使第一绝缘结构I1和第二绝缘结构I2的上表面位于基片2上表面下方约500nm处。因此，第一绝缘结构I1的厚度约为600nm并且第二绝缘结构I2的厚度约为100nm。通过该工艺步骤保证了在第一分隔沟槽T1和第二分隔沟槽T2中形成一网格状平坦的由SiO2构成的底部。由于沟槽底部是平坦的，因而避免了在相邻的字线W’之间形成不希望出现的导电的隔层。
通过热氧化形成约5nm厚的栅极介质Gd’(见图7a和7b)。
为了形成字线W’，需通过原位n掺杂的多晶硅进行沉积，其沉积厚度约为80nm并进行约150nm深的再蚀刻。采用此方式自动校准地以相互邻接在一起的栅极形式形成字线W’，所述栅极对层序列SF’对进行环围。位于第二分隔沟槽T2内的字线W’部分为隔层形状(见图7b)。
两个相邻的并被一连接结构V’相互分隔开的层序列SF’构成一对，该对是一晶体管的一部分。属于该对的下层U’部分作为晶体管的第一源极/漏极区。属于该对的中间层M’部分作为晶体管的通道区。属于该对的上层O’和掺杂区Ge’的部分作为晶体管的第二源极/漏极区。连接结构V’将晶体管的通道区与基片2连接，从而可以避免浮充-体-效应的出现。
接着通过对SiO2进行沉积，其沉积厚度约为300nm并采用化学-机械抛光方式进行平面处理，直至露出上层O’，形成第三绝缘结构I3(见图7a和7b)。接着覆着一层厚度约为20nm的钛酸钡-锶，从而形成电容器介质Kd。晶体管的第二源极/漏极区同时起着电容器的第一电极的作用。
对原位n掺杂的多晶硅进行沉积，沉积厚度约为200nm，形成对所有电容器共用的第二电容器电极P(见图7a和7b)。
所制成的电路布置结构是一个随机存取存储器(DRAM)-单元布置结构，其中存储器单元包括串联在一起的一个晶体管和一个电容器。设置在两个相邻的第一分隔沟槽T1之间的晶体管具有第一源极/漏极区，所述第一源极/漏极区相互耦合并构成位线。所述位线被分成两部分，从而使所述晶体管与两个相互分隔开的位线连接，而且所述位线在DRAM-单元布置结构外面连接在一起。存储器单元占用的面积为4F2。
对所述实施例可以联想到多种变化，这些变化同样也在本发明的范围内。因而层、结构和沟槽可以适应于某些要求进行变化。
电容器介质也可以由另外一种材料构成或包括多个例如以氧化物-氮化物-氧化物(ONO)-层序列的形式的多个层。
也可以通过用原位掺杂的多晶硅对沟槽进行填充形成连接结构。
在形成连接结构时，可以持续地或非持续地提高掺杂物质浓度，以便使连接结构的内部的掺杂度高于外部。
在DRAM-单元布置结构中可以省去掺杂区。每个晶体管包括一个层序列。位线作为单独的位线工作，并不是在外面成对地连接在一起。在此情况时，一个存储器单元的占用面积仅有2F2。

Claims (9)

1.一种制作具有至少一个垂直的MOS晶体管的集成电路的方法，所述方法包括：
用第一导电类型对基片掺杂，形成与基片表面邻接的层；
通过用第二导电类型对下层掺杂形成下掺杂层，形成第一源极/漏极区；
用第一导电类型对位于下层上面的中间层掺杂形成晶体管的通道区；和
通过用第二导电类型对位于中间层上面的上层掺杂形成晶体管的第二源极/漏极区，对上层、中间层和下层进行结构化，形成层序列，所述层序列至少具有一个第一面和一与第一面相对的第二面，
形成一沟槽，该沟槽对上层、中间层和下层进行完全分割，从而形成层序列和与前者结构类似的另一层序列，
用采用第一导电类型掺杂的材料对沟槽进行充填，从而在层序列的第一面上形成实现通道区与基片之间电连接的连接结构，所述连接结构是用第一导电类型掺杂的，和层序列的第一面与另一层序列的第一面连接，和从侧面至少将中间层和下层连接并伸入基片内，
形成栅极介质和至少在层序列的第二面上与所述栅极介质邻接的栅极，
形成多个存储单元，每个存储单元包括一个层序列和另一层序列，
形成沟槽，在沟槽内形成带状的归属于存储单元的连接结构，
形成平行于所述沟槽的多个第一分隔沟槽，从而实现存储单元中的一个存储单元与第一分隔沟槽中的一个分隔沟槽的相互交替并列的设置，
在第一分隔沟槽上至少形成部分栅极，
通过对下层的结构化由下层形成下位线，从而使下位线与连接结构邻接并与后者平行，
形成垂直于下位线的字线，所述字线与栅极连接。
2.按照权利要求1所述的方法，其中还包括：
在连接结构的上面形成用与第一导电类型相反的第二导电类型掺杂的掺杂区，所述掺杂区与上层邻接。
3.按照权利要求1所述的方法，其中形成所述的多个第一分隔沟槽，所述分隔沟槽的形成包括将所述第一分隔沟槽的部分进入下层的延伸，其中由下层形成下位线包括形成沟槽，从而实现一个下位线与一个沟槽的相互交替的并列设置，
并且还包括在形成第一分隔沟槽后通过对连接结构的上部分进行掺杂形成掺杂区，从而使上部分被转换成掺杂区。
4.按照权利要求1所述的方法，其中形成第一分隔沟槽，使其对下层完全分割，其中通过形成沟槽和第一分隔沟槽形成由下层构成的下位线，从而使一下位线设置在一沟槽和一第一分隔沟槽之间，其中形成的第二分隔沟槽垂直第一分隔沟槽，所述第一分隔沟槽一直延伸到下层，但并未将下层完全分割开，其中形成的字线作为邻接在一起的栅极，所述栅极在侧面以环状方式环围层序列，其中在作为电容器的第一电容器电极的上层上形成电容器介质，其中在电容器介质上形成第二电容器电极。
5.按照权利要求1所述的方法，其中还包括在上层上形成第一辅助层并在第一辅助层上形成第二辅助层，第一辅助层和第二辅助层为带状层，从而使上层部分露出，通过对材料的沉积和再蚀刻形成隔层，所述隔层与第一辅助层和第二辅助层邻接，利用隔层和第二辅助层进行掩膜形成沟槽，在形成连接结构后在连接结构上对辅助结构进行沉积，使第一辅助层露出并去除掉第一辅助层，和通过用隔层和辅助结构进行掩膜形成第一分隔沟槽。
6.按照权利要求4所述的方法，其中还包括在去除掉第一辅助层后形成与所述隔层邻接的另一隔层，通过采用隔层、另一隔层和辅助结构进行的掩膜形成第一分隔沟槽，所述第一分隔沟槽的宽度小于第二分隔沟槽的宽度，通过对材料以一定的厚度进行沉积和再蚀刻，使字线形成相互邻接在一起的不带掩膜的栅极。
7.按照权利要求1所述的方法，其中所述连接结构是通过外延形成的。
8.按照权利要求1所述的方法，其中连接结构是通过对多晶半导体材料的沉积形成的。
9.按照权利要求7所述的方法，其中连接结构的形成包括提高掺杂物质浓度，使连接结构(V)的内部掺杂度高于外部。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10030391C2 (de) * 2000-06-21 2003-10-02 Infineon Technologies Ag Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
KR20030060327A (ko) * 2002-01-08 2003-07-16 삼성전자주식회사 고집적 자성체 메모리 소자 및 그 구동 방법
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
KR100610496B1 (ko) 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
US7145186B2 (en) * 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
JP2007189008A (ja) * 2006-01-12 2007-07-26 Elpida Memory Inc 半導体記憶装置およびその製造方法
US7439135B2 (en) * 2006-04-04 2008-10-21 International Business Machines Corporation Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
US8138538B2 (en) * 2008-10-10 2012-03-20 Qimonda Ag Interconnect structure for semiconductor devices
US20100090263A1 (en) * 2008-10-10 2010-04-15 Qimonda Ag Memory devices including semiconductor pillars
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
US9184281B2 (en) * 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
US9397094B2 (en) 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
CN119110575B (zh) * 2023-05-30 2025-10-03 长鑫存储技术有限公司 读晶体管结构及其制备方法和存储器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
US4791463A (en) * 1984-10-31 1988-12-13 Texas Instruments Incorporated Structure for contacting devices in three dimensional circuitry
US4914739A (en) * 1984-10-31 1990-04-03 Texas Instruments, Incorporated Structure for contacting devices in three dimensional circuitry
US4939104A (en) * 1984-10-31 1990-07-03 Texas Instruments, Incorporated Method for forming a buried lateral contact
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
JPH01227468A (ja) * 1988-03-08 1989-09-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5181089A (en) * 1989-08-15 1993-01-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and a method for producing the same
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
US5010386A (en) * 1989-12-26 1991-04-23 Texas Instruments Incorporated Insulator separated vertical CMOS
JPH0425171A (ja) * 1990-05-21 1992-01-28 Matsushita Electric Ind Co Ltd 半導体メモリ装置
DE4341667C1 (de) * 1993-12-07 1994-12-01 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
EP0899790A3 (de) * 1997-08-27 2006-02-08 Infineon Technologies AG DRAM-Zellanordnung und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
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JP4149498B2 (ja) 2008-09-10
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JP2002526928A (ja) 2002-08-20
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