JPH01227468A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01227468A
JPH01227468A JP63054487A JP5448788A JPH01227468A JP H01227468 A JPH01227468 A JP H01227468A JP 63054487 A JP63054487 A JP 63054487A JP 5448788 A JP5448788 A JP 5448788A JP H01227468 A JPH01227468 A JP H01227468A
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JP
Japan
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electrode
electrodes
conductivity type
semiconductor
layer
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JP63054487A
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English (en)
Inventor
Masahiro Ito
伊藤　眞宏
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置に関するもので、特に、高
集積化に適した構造を有する半導体記憶装置に間するも
のである。
（従来の技術） 半導体記憶装置を高集積化することにより゛情報機器を
はじめとする各種の装置の小型化ならびに高性能化が可
能になる。このため、半導体記憶装置の高集積化に閉す
る研究が従来がら精力的になされでいる。
以下、半導体記憶装置の一例としてダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）　を例に挙げ、従
来の半導体記憶装置の構造につき簡単に説明する。
ＤＲＡＭのメモリセルとしては、一つのスイッチングト
ランジスタと、一つのキャパシタとを有したものが高集
積化に適することがら広く利用されている。そして、ス
イッチングトランジスタを用いキャパシタに電荷を蓄積
させたりキャパシタから電荷を放出させ、これによって
決まる電荷の蓄積状態で情報状態を示す。
このようなメモリセルは、シリコン基板上にシリコン基
板−絶縁膜（例えばシリコン酸化膜）−多結晶シリコン
から成るキャパシタと、ＭＯＳ型トランジスタとをそれ
ぞれ平面的に造り込んだ構造のものか一般的であった。
しかし、この構造は、平面的であるがゆえ−メモリセル
の面積が大きくなるため、ざらに高集積化された半導体
記憶装置を製造する場合には好ましいものではない。こ
れかため、例えば！４図〜第６図を参照して以下に説明
するような、立体的な構造を有した各種の半導体記憶装
置が提案されるようになってきた。
尚、これら図においでは、図面が複雑化することを回避
するため、断面を示すハツチングを一部省略しでいる。
第４図は、高集積化に適した従来の半導体記憶装置の一
例を概略的に示した断面図である。
この装置は、１１で示すシリコン基板に掘った１３で示
す溝を利用した、１５で示すいわゆるトレンチキャパシ
タを具えでいる。ざらに、シリコン基板１１のキャパシ
タ１５の近傍領域に、１７で示すビット線に接続される
トレイン領域１９と、ワード線とされでいる２１で示す
ゲート電極と、キャパシタ１５のセルプレート２３に接
続されるソース電極（図示せず）とで構成された、２５
で示すスイッチングトランジスタを具えている。この装
置の構造によれば、キャパシタ部分の形成面積を低減出
来ることから、メモリセルの集積度が大きく向上する。
又、第５図及び第６図は、高集積化にざらに適した半導
体記憶袋Ｗ！をそれぞれ示す断面図である。
第５図のものは、特開昭６１−２３９６５８号公報に開
示されている半導体記憶装置であり、この装置は、３１
で示すｐ＋＋シリコン基板上に格子縞状の溝３３（こよ
り分離された、３５で示す複数の島状ｐ−型半導体層を
具えている。ざらに、この装置は、溝３３内の途中まで
キャパシタ電極３７が埋め込んであり、この電極３７と
、溝３３の内壁に沿って設けた絶縁膜３９と、島状ｐ−
型半導体層の一部に形成された他方のキャパシタ電極と
してのｎ−型半導体層４１とで構成されたキャパシタを
具える。ざらに、この装置は、溝３３内にキャパシタ電
極３７に重ねで埋め込まれた４３で示すゲート電極と、
トレイン領域となるｎ＋型型溝導体層４５、チャネル領
域となるｐ−型半導体層４７と、ｎ−型半導体層４１に
接続されるソース領ｔｆｔ　（図示せず）とで構成され
るスイッチングトランジスタを具えている。
第６図のものは、文献（アイイーイーイー（ＩＥＥＥ）
　ＰＰ７１４〜？＋７（＋９８５）　）に開示されてい
る半導体記憶装置であり、この装置は、ｐ型半導体層を
具える５１で示すｐ＋＋シリコン基板に形成されたトレ
ンチ５３内に一方のキャパシタ電極５５が途中まで埋め
込まれており、この電極５５と、トレンチ５３の内壁に
沿って設けた薄い膜厚の絶縁膜５７（はぼトレンチ５３
の輪郭部分）と、他方のキャパシタ電極としてのｐ＋＋
基板５１とで構成されたキャパシタを具える。ざらに、
この装置は、トレンチ５３内に形成され、トレンチ５３
の側壁に設けられたトレイン領域５９、チャネル領域６
１及びソース領域６３と、トレンチ５３内に挿入された
ゲート電極６５とで構成されたスイッチングトランジス
タ、並びにトレンチ５３内のキャパシタ電極５５及びソ
ース領域６３間を電気的に接続する側方導電部６５を具
える。
第５図及び第６図に示した装置においでは、キャパシタ
のみならすスイッチングトランジスタも溝側壁を利用し
て立体的に形成されでいる。このため、基板における一
メモリセルの占有面積が非常に小さなものになることが
ら、第４図のものよりざらに高集積化されたＤＲＡＭが
得られる。
（発明が解決しようとする課題） しかしながら、第５図に示した従来の半導体記憶装置は
、溝側壁に沿って溝内部に異方性エツチング技術を用い
てゲート電極を形成することがらチャネル長のバラツキ
が生じ易くなり、このため、スイッチングトランジスタ
の動作特性がバラツクという問題点が考えられる。
又、第６図に示した従来の半導体記憶装置は、チャネル
長のバラツキに起因する不具合の他、隣接キャパシタ間
でのリークが生じ易いこと、トランジスタ部とキャパシ
タ部との接続に供する側方導電部の形成が容易でないこ
と等の問題点が考えられる。
さらに、両者とも、トレンチの深さのバラツキやトレン
チ内に埋め込むキャパシタ電極の深さのバラツキに起因
した、キャパシタの容量バラツキが生じ易いと云える。
この発明は、このような点に鑑みなされたものであり、
従ってこの発明の目的は、高集積化に適した新たなメモ
リセル構造を有する半導体記憶装置を提供することにあ
る。
（課題を解決するための手段） この目的の達成を図るため、この発明の、半導体基板に
多数のメモリセルを具えて成る半導体記憶装置は、 ■・・・半導体基板を第一導電型の低抵抗半導体基板と
し、さらに、メモリセルを、前述の低抵抗半導体基板上
に選択的に形成された第二導電型の低抵抗半導体層から
成る第一電極と、少なくともこの第一電極の側面全面と
対向する第二電極と、この第二電極を前述の第一電極及
び前述の低抵抗半導体基板から電気的に絶縁する絶縁膜
とを具えで成るキャパシタ部、及び、前述の第一電極上
側に設けられたスイッチング素子部を有したものとし、
ざらに、各メモリセルの第二電極が電気的にかつ物理的
に接続されこれら第二電極でメモリセル閤分離領域を構
成されていることを特徴とする。
■・・・又、上述したこの発明の半導体記憶装置に備わ
るのスイッチング素子部を、前述の蔦−電極上に順次に
積層された第一導電型の高抵抗半導体層、第二導電型の
低抵抗半導体層及び第三電極形成層から成る積層体に前
述の第一電極に至る深さで設けられた溝内に絶縁膜を介
して設けられた第四電極と、この積層体の溝の側壁に相
当する部分とで構成されて成るスイッチング素子部とす
るのが好適である。
■・・・さらに、上述の第三電極形成層の残存部をビッ
ト線とし、前記第四電極をワード線とするのが好適であ
る。
■・・・さらに、第三電極形成層を第二導電型の多結晶
シリコン層とするのが好適である。
（作用） この発明の作用につき説明する。
上述の■のような構成によれば、キャパシク部上にスイ
ッチング素子部が構成され、ざらに、第二電極がメモリ
セル間分離領域を兼ねることから、−メモリセルの形成
に必要な基板面積が少なくなる。さらに、今日の薄膜形
成技術をもってすれば第二導電型の低抵抗半導体層の層
厚は精度良く制御出来、又、絶縁膜の膜厚も第二導電型
の低抵抗半導体層及び基板を例えば熱酸化させることで
精度良く制御出来るから、キャパシタの容量のバラツキ
が少なくなる。
上述の■のような構成によれば、チャネル長は第一導電
型の高抵抗半導体層の層厚で決定できる。
上述の■のような構成によれば、スイッチング素子部を
形成すると同時にと・ント線及びワード線を形成出来る
ようになる。
上述の■の構成によれば、第一導電型の高抵抗半導体層
上に第三電極形成層としての第二導電型の多結晶シリコ
ン層をＭ接形成して熱処理することによって固相拡散が
生じ、第一導電型の高抵抗半導体層の多結晶シリコンと
接している領域に第二導電型の低抵抗半導体層が形成さ
れるようになる。
（実施例） 以下、図面、１ｇ照してこの発明の半導体記憶装置の実
施例につき説明する。しかしながら、以下の説明に用い
る各図はこの発明が理解出来る程度に概略的に示しであ
るにすぎず、従って、各構成成分の寸法、形状等は図示
例のみに限定されるものでないことは理解されたい。又
、各図において、同様な構成成分については同一の符号
を付して示しである。
提Ｊｕｌ馴列脱朋 第１図（Ａ）は、実施例の半導体記憶装置の一部１Ｆｒ
Ｗ１略的に示す平面図である。先ず、この図を参照して
装置の構造の概略的な説明を行なう。
第１図（Ａ）において、７１は半導体基板を示す。この
半導体基板７１は第一導電型の低抵抗半導　１体基板で
あり、この実施例ではｐ＋型シリコン単結晶基板（以下
、基板と略称することもある。）としである。
又、７３は半導体記憶装置のビット線（図中、圀模様を
付しである）を示し、７５はこの装置のワード線（図中
、８司模様を付しである）を示す。ビット線７３及びワ
ード線７５の交差領域の真下には、スイッチング素子部
と、キャパシタ部の第一電極及び電荷蓄積領域とを含む
７７で示す島状の半導体層か設けである。
又、７９はキャパシタ部の第二電極を示し、この第二電
極７９は、上述の島状半導体層７７間を埋めるように設
けである。
このような構造であることから、第二電極７９は、各メ
モリセルのキャパシタ部の共通の第二電極とされると共
に、各扉部ち各メモリセルを分離する素子量分Ｍ領域の
機能をも果す。従って、一つのメモリセルの領域は、第
１図（Ａ）中に８１を付しかつ点線で囲んで示した部分
になる。尚、実際には、第二電極７９上には、絶縁膜等
が設けられているが、第１図（Ａ）においてはそれらを
省略している。
次に、第１図（Ａ）及び（Ｂ）！参照して、この半導体
記憶装置の構造の詳細な説明を行なう。
第１図（Ｂ）はこの半導体記憶装Ｍを第１図（Ａ）中の
ＴＩ　−Ｕ線に沿って切って示した断面図である。しか
し、断面を示すハツチングは一部省略しである。
島状半導体層７７は、ｐ＋型シリコン単結晶基板７１上
に基板７１側から順次に形成された、第二導電型の低抵
抗半導体層としてのｎ＋型シリコン単結晶層８３と、箇
−導電型の高抵抗半導体層としてのｐ−型シリコン単結
晶層８５と、第二導電型の低抵抗半導体層としてのｎ＋
型シリコン単結晶層８７とて構成しである。そして、こ
の島状半導体層７７を利用して、以下に説明するように
メモリセルが形成しである。
メモリセル８１のキャパシタ部９３は、ｎ＋型シリコン
単結晶層８３から成る第一電極８３と、少なくともこの
第一電極８３の側面全面と対向するように即ち第一電極
８３ヲ取り囲むように設けた第二電極７９と、第二電極
７９を第一電極８３及び前記基板７１から電気的に絶縁
する絶縁膜９１とで構成しである。
尚、第二電極７９の基板７１と反対側表面は絶縁膜１０
１によって覆っである。又、この第二電極７９は、高不
純物濃度の多結晶シリコン、シリサイド、タングステン
等の高融点金属で構成するのが良く、このような低抵抗
材料で第二電極を構成すると、メモリセル間の電位変動
による干渉がなくなる。又、絶縁膜９１は電荷蓄積領域
を構成するから、その膜厚はこの点も考慮して適切な膜
厚にする。
一部メモリセルのスイッチング素子部９５は、この実施
例の場合、以下に説明するような構成になっている。
上述した島状半導体層７７に、ヒツト線（第三電極にな
る）７３表面から第一電極に至る深さの溝９７を島状半
導体層７７のほぼ中央部に溝が位置するように、即ち第
１図（Ａ）中における符号で説明すればｘ、＝ｐ２かつ
ｍ、＝ｍ２となるように、設けである。ざらにこの溝９
７内（こ薄い絶縁膜９９ヲ介しワード線７５が設けであ
る。このワード線７５が、スイッチジグ素子９５のゲー
ト電極をも兼ねる。
又、ソース電極は、キャパシタ部９３の第一電極８３（
ｎ＋型シリコシ単結晶層８３）ヲ併用している。
又、トレイン電極は溝９７の側壁の一部であるｎ◆型シ
リコン単結晶層で構成しである。このスイッチング素子
９５においては、ワード線（ゲート電極）７５に印加す
る電圧状態に応じ溝９７の側壁の一部であるｐ−型シリ
コン単結晶層８５の絶縁膜９９に接する部分にｎ型反転
層即ちチャネルが形成されたりされなかったりし、これ
によってオン・オフ動作が行なわれる。
上述した笑施例の半導体製画においでは、第二電極７９
が低抵抗半導体基板に達するような構造になっておりｍ
接するメモリセルの第一電極が電気的に絶縁されている
ことから、メモリセル間でのリークが少なくなる。
又、低抵抗半導体基板を用いていることから、重線等に
起因するソフトエラーが生じにくいと云　１える。
袈】１μ綜以睨朋 次に、この発明の半導体記憶装貫の理解を深めるため、
第１図に示した半導体記憶装置の製造方法の一例につき
説明する。
第２図（Ａ）〜（Ｄ）は、半導体記憶製雪の製造工程中
における主な工程での製雪の様子を第１図（８）に対応
する断面として示したものである。
先ず、ボロン濃度が１０”　〜１０”／ｃｍ３程度のｐ
＋シリコン単結晶基板７１上に、例えばエピタキシャル
成長法を用い、リン、アンチモン又は砒素等の７価の不
純物濃度がＩＱ”　〜１０”／ｃｍ３程度のｎ生型シリ
コン単結晶層８３を厚さが３〜４ｕｍとなるように成長
させ、ざらに、このｎ＋型シリコン単結晶層８３上にボ
ロン濃度が１０＋４〜１０”／ｃｍ３程度のｐ−型シリ
コン単結晶層を厚さが１〜２μｍ程度となるように成長
させる（第２図（Ａ）’）。
次に、フォトリソグラフィー及びエツチング技術を用い
、単結晶層を成長させた基板７１の所定部分（この例で
は基盤目の縦横の線に相当する部分）をｐ−型シリコン
単結晶層８５表面からｐ＋型シリコン単結晶基板７１に
至るように除去して、溝１０３を形成する。この溝１０
３は平面的に見た場合縦横に走る溝になっている。この
工程によって、基板７１上には、島状の半導体層７７の
要部が多数形成され、ｎ十型シリコシ単結晶層８３の残
存した部分でキャパシタ部の第一電極８３が構成される
。
次いで、溝形成の際に基板に生じたダメージを充分回復
或は除去するため、アニール或はウェットエツチングを
行なった後、単結晶層付きの基板７１を酸化し溝１０３
の内壁を含む基板表面に例えば５０〜２００λ程度の膜
厚の絶縁膜９１を形成する。この絶縁膜９１はキャパシ
タの第二電極７９を第一電極８３及び基板７１から電気
的に絶縁すると共に、キャパシタの電荷蓄積領域になる
。
次に、例えばＣＶＤ法を用い溝１０３内と、ｐ−型シリ
コン単結晶層との上に高不純物濃度の多結晶シリコン層
を堆積させる。その後、この堆積物表面ｔｐ−ルー型シ
リコン晶８５表面が露出するまで平坦化し、さらに溝１
０３内の堆積物をｐ−型シリコン単結晶８５表面から約
２０００〜３０００人の深さ程度のところまで除去する
。この結果、少なくとも第一電極８３の側面全面と対向
する第二電極、つまり第一電極８３を絶縁膜９１を介し
で取り囲むような第二電極７９が得られる（第２図（Ｂ
））。
次に、ＣＶＤ法を用い溝１０３内とｐ−型シリコン単結
晶層との上に酸化膜１０１を堆積させる。その後、この
酸化膜１０１をｐ−型シリコン単結晶８５表面が露出す
るまで平坦化する６次いで、ＣＶＤ法を用い平坦化の済
んだ表面に高不純物濃度の多結晶シリコン層を堆積させ
、さらに、この多結晶シリコン層をフォトエツチング技
術を用いて加工してヒツト１１！７３を得る０次いで、
ＣＶＤ法を用いビット線７３を含む基板７１上に絶縁膜
１０５を比較的厚い膜厚に形成する（第２図（Ｃ））。
次に、フォトリソグラフィー及び工・シチング技術を用
い、絶縁膜１０５の島状半導体層７７に対応する領域表
面のほぼ中央部にこの表面から第一電極８３（ｎ◆型シ
リコン単結晶層８３）に至る溝９７ヲ形成する。次いで
、溝９７形成時に基板に生じたダメージを先に説明した
と同様な方法で除去した後、溝９７を含む基板を酸化し
溝内壁面に約１００〜２００λ程度の絶縁膜９９を形成
する。この絶縁膜はゲート絶縁膜としても機能する０次
いで、この溝９７を含む絶縁膜１０５上に、ＣＶＤ法を
用いて高不純物濃度の多結晶シリコンを形成した後、こ
の多結晶シリコンをフォトエツチング技術で加工してワ
ード線７５を得る。
次に、この基板に対し所定の熱処理を行ない、ｐ−型シ
リコン単結晶層８５のビット線７３に接する領域に、ビ
ット線を構成している不純物多結晶シリコンから固相拡
散を生じさせ、この領域を自己整合的にｎ＋型シリコン
単結晶層に変えトレイン領域とする（第２図（Ｄ））。
このようにして第１図に示した半導体記憶装置を製造す
ることが出来る。
以上述べた製造方法例からも明らかなように２、この発
明の半導体記憶装置は、比較的容易な技術のみで製造出
来ること、トレイン領域を自己整合的に形成するからフ
ォトマスク枚数を低減出来ること等の利点が得られるか
ら、量産性にも優れるものであると云える。又、例えば
最小線幅を０．６ｕｍとした場合、第１図に示した半導
体記憶装置の一メモリセルの面積は５．７６ｕｍ２とな
り、非常に小ざなメモリセルが得られる。
尚、製造方法は上述の例に限られるものでないことは明
らかであり、この発明の半導体記憶装置を形成出来るも
のであれば、いがなる方法でも良い。例えば、実施例に
おいては第一電極になるｎ＋型シリコン単結晶層をエピ
タキシャル成長によって形成しているが、この層の形成
を基板に対し不純物拡散をすることで行なっても良い。
又、ビット線及びワード線の形成材料を高融点金属やシ
リサイドとしでも勿論良い。又、実施例においては、ビ
ット線から不純物をｐ−型シリコン単結晶層に拡散させ
てｎ＋型シリコン単結晶層を形成しでいるが、この層の
形成をイオン注入を用いて行なっても勿論良い。
支社列 次に、この発明の半導体記憶装置の変形例につき説明す
る。
上述の実施例においてはワード線７５を埋め込む溝９７
を島状半導体層７７のほぼ中央部に即ち第１図（Ａ）に
示したようにｐ、＝ｐ２かつｍ、＝ｍ２となるように設
けでいる。しかし、この溝９７の配置については例えば
以下のよう変更しても良い。
ｍ、及びｍ２で規定される領域は、各メモリセル間のと
・シト線の接続領域として必要ではあるが、この目的を
達成出来させすればかならずしもｍ＋　＝ｍ２である必
要はない。例えばｍＩ＃ｍ２としたりいづれが一方か零
であっても良いことは明らかである。このようにした場
合は、島状半導体層７７とビット線７３どの位百合わせ
の余裕を考慮しないですむと云え、この分メモリセルの
この方向の寸法の短縮化が図れ、ざらに、製造も容易に
なる。
又、β、及びβ２で規定される領域部分は非常に小ざな
ものとすることが可能である。β１及びβ２を縮小する
場合は、この方向のセル寸法を短縮出来るし、ざらに、
溝９７の加工か第２図（Ｃ）に１０１を付して示した絶
縁膜をマスクとして自己整合的に行なえるという効果が
得られる。
第３図は、ρ、＝β２てあってその寸法をワード線７５
を埋め込む溝９７と、このワード線７５との合わせ余裕
となる程度の寸法とし、ｍ、＝ｍ２として構成した変形
例の半導体記憶袋Ｍを示した平面図である。このような
場合は、基板の一メモリセル８１が占める領ｔｌは、ざ
ら（こ小さなものになり、例えば最小線＠を０．６ｕｍ
とした場合、−メモリセルの面積は２．５２ｕｍ２とな
る。
又、上述の実施例及び変形例（こおいでは、島状半導体
層７７と、ワード線７５を埋め込む溝９７との平面形状
をいずれも四角形状のものとして説明しでいるが、これ
らの形状はこれに限られるものではなく設計に応して変
更することが出来る。
（発明の効果） 上述した説明からも明らかなように、この発明によれば
、以下に説明するような効果を得ることが出来る。
−メモリセルを形成するための基板面積が非常に少なく
て済むことから、メモリセルが高密度に実装された半導
体記憶袋Ｍを得ることが出来る。
又、各メモリセル°のキャパシタの容量のバラツキか少
ない半導体記憶袋Ｍを得ることが出来る。
又、スイッチング素子部を絶縁ゲート型トランジスタを
以って構成していることから、入力インピーダンスが大
きく出来、このため、低電力化が図れる。さらに、チャ
ネル長は第一導電型の高抵抗半導体層の層厚で決定でき
るから、各メモリセルのスイッチング素子部の動作特性
の均一化が図れる。
【図面の簡単な説明】
第１図（Ａ）及び（Ｂ）は、この発明の実施例の半導体
記憶装置の要部を概略的に示す平面図及び断面図、 第２図（Ａ）〜（Ｄ）は、この発明の半導体記憶装置の
理解を深めるための製造方法の説明に供する工程図、 第３図は、変形例の半導体記憶装置の説明に供する図、 第４図〜第６図は従来技術の説明に供する図である。 ７１・・・第一導電型低抵抗半導体基板７３・・・ピッ
ト線（第一電極） ７５・・・ワード線（第四電極） ７７・・・島状半導体層、　　７９・・・第二電極８１
・・・−メモリセル領域 ８３・・・第二導電型低抵抗半導体層（第一電極）８５
・・・第一導電型高抵抗半導体層 ８７・・・第二導電型低抵抗半導体層 ９１・・・絶Ｒ膜（キャパシタ用） ９３・・・キャパシタ部、　　９５・・・スイッチング
素子部９７・・・島状半導体層に設けた溝 ９９・・・絶縁膜（ゲート酸化膜用） １０１．１０５−・・絶縁膜 ＋０３−・・溝（第二電極埋め込み用）。 特許出願人　　　沖電気工業株式会社 ７１・・・第一導電型低抵抗半導体基板　　　　　　　
（７３・・・ヒツト線（莞三電１ｊ） ７５・・・ワード線（韮四電極） ７７・・・島状半導体層　　　７９−・第二電極８１・
・・−メモリセル１１１ｆｔ ８３　・・・第二導電型低抵抗半導体層（Ｍ−電極）８
５・Ｍ−導電型高抵抗半導体層 ８７　・Ｍ二導電型低抵抗半導体層 ９１−・・絶縁膜（キャパシタ用） ９３・・・キャパシタ部　　　９５−・スイッチング素
子部９７　・・・島状半導体層に設けた清 ９９・ｌｅ緯１１（ゲート酸化膜用） １０１・・・絶ｎ震 （Ｐ １０５：絶縁膜 製造方法を示す工程図 変形例の説明に供する図 第３図 ２−一一人一一一、 ２．３２ｆ／ｑ 第４図 第５図 従来技術の説明に供する図 第６図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板に多数のメモリセルを具えて成る半導
    体記憶装置において、 半導体基板が第一導電型の低抵抗半導体基板であり、 メモリセルは、前記低抵抗半導体基板上に選択的に形成
    された第二導電型の低抵抗半導体層から成る第一電極と
    、少なくとも該第一電極の側面全面と対向する第二電極
    と、該第二電極を前記第一電極及び前記低抵抗半導体基
    板から電気的に絶縁する絶縁膜とを具えて成るキャパシ
    タ部、及び、前記第一電極上側に設けられたスイッチン
    グ素子部を有し、 各メモリセルの前記第二電極が互いに接続されこれら第
    二電極でメモリセル間分離領域が構成され て成ることを特徴とする半導体記憶装置。
  2. （２）前記スイッチング素子部は、前記第一電極上に順
    次に積層された第一導電型の高抵抗半導体層、第二導電
    型の低抵抗半導体層及び第三電極形成層から成る積層体
    に前記第一電極に至る深さで設けられた溝内に絶縁膜を
    介して設けられた第四電極と、該積層体の溝の側壁に相
    当する部分とで構成されて成ることを特徴とする請求項
    １に記載の半導体記憶装置。
  3. （３）前記第三電極形成層の残存部をビット線とし、前
    記第四電極をワード線としたことを特徴とする請求項２
    に記載の半導体記憶装置。
  4. （４）前記第三電極形成層を第二導電型の多結晶シリコ
    ン層としたことを特徴とする請求項２又は３に記載の半
    導体記憶装置。
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