CN116632003B - Esd保护器件的制备方法及esd保护器件 - Google Patents
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Abstract
本申请涉及半导体芯片技术，公开了一种ESD保护器件的制备方法，包括：在P+衬底上形成P‑外延层、N‑外延层；形成纵向穿透N‑外延层的第一P+隔离区和第二P+隔离区；在第一P+隔离区和第二P+隔离区之间的N‑外延层内形成P阱区；在第一P+隔离区和P阱区之间的N‑外延层内形成第一N+注入区和第一P+注入区，以及在横跨N‑外延层和P阱区之间的边界处形成第二N+注入区，以及在P阱区内形成第二P+注入区和第三N+注入区；分别形成纵向穿透N‑外延层的隔离槽。本申请还公开了一种ESD保护器件。本申请旨在不影响ESD保护器件的通流能力的前提下，缩小ESD保护器件的制作尺寸。
Description
技术领域
本申请涉及半导体芯片技术领域，尤其涉及一种ESD保护器件的制备方法和ESD保护器件。
背景技术
集成电路产品在其生产、制造、装配以及工作过程中极易受到ESD（Electro-Static discharge）的影响，造成产品内部损伤、可靠性降低。因此，研究高性能、高可靠性的ESD保护器件对提高集成电路的成品率和可靠性具有至关重要的作用。其中，SCR（Silicon Controlled Rectifier，可控硅整流器）器件常用于制作ESD保护器件。
目前现有的低电容SCR器件的横向结构在相同线宽下，往往需要制作更大尺寸的ESD保护器件，因为其横向结构的阳极和阴极都做在器件上表面，使得阳极和阴极的尺寸受封装影响不能缩减至小于10um，也就需要相应制作更大的器件。而如果通过减少横向结构的方式减少器件尺寸，又会降低SCR器件与面积相关的通流能力，即目前低电容的SCR结构的大回扫ESD保护器件难以实现在更小器件封装上的应用。
上述内容仅用于辅助理解本申请的技术方案，并不代表承认上述内容是现有技术。
发明内容
本申请的主要目的在于提供一种ESD保护器件的制备方法和ESD保护器件，旨在不影响ESD保护器件的通流能力的前提下，缩小ESD保护器件的制作尺寸。
为实现上述目的，本申请提供一种ESD保护器件的制备方法，包括以下步骤：
提供P+衬底，在P+衬底上形成P-外延层，在P-外延层上形成N-外延层；
形成两个纵向穿透N-外延层的P+隔离区，分别为第一P+隔离区和第二P+隔离区；
在第一P+隔离区和第二P+隔离区之间的N-外延层内形成P阱区；
在第一P+隔离区和P阱区之间的N-外延层内形成第一N+注入区和第一P+注入区，以及在横跨N-外延层和P阱区之间的边界处形成第二N+注入区，以及在 P阱区内形成第二P+注入区和第三N+注入区；
在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽。
可选的，所述ESD保护器件的制备方法还包括：
所述P+隔离区形成过程中的退火温度为1200℃~1250℃、退火时间为1小时~2小时。
可选的，所述ESD保护器件的制备方法还包括：
所述P阱区形成过程中的退火温度为1000℃~2000℃、退火时间为2小时~3小时。
可选的，所述ESD保护器件的制备方法还包括：
在形成第一P+注入区和第二P+注入区的过程中，注入的P+剂量均为1.0E15/cm ²~1.0E16/cm ²；
以及，在形成第一N+注入区、第二N+注入区和第三N+注入区的过程中，注入的N+剂量均为1.0E15/cm ²~1.0E16/cm ²。
可选的，所述ESD保护器件的制备方法还包括：
在形成第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区和第三N+注入区的过程中，均执行第一退火工艺和第二退火工艺，其中，第一退火工艺的退火温度为1100℃~1200℃、退火时间为10秒~20秒；第二退火工艺的退火温度为800℃~900℃、退火时间为30分钟~60分钟。
可选的，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤包括：
在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的深槽；
向两个深槽内填充隔离介质，直至在N-外延层上形成预设厚度的隔离层，以使深槽形成隔离槽，其中，所述预设厚度为2μm~3.5μm；
削除所述隔离层。
可选的，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤之后，还包括：
在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层。
可选的，所述在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层的步骤之后，还包括：
在第二P+注入区、第三N+注入区和第二P+隔离区上形成第一金属层，以使所述第二P+注入区、第三N+注入区和第二P+隔离区电性连接；
以及，在第一N+注入区和第一P+注入区上形成使第一N+注入区和第一P+注入区相连的第二金属层。
可选的，所述ESD保护器件的制备方法还包括：
在所述第一金属层和所述第二金属层上形成钝化层，其中，所述第二金属层上方的钝化层中预留有接线点。
为实现上述目的，本申请还提供一种ESD保护器件，所述ESD保护器件使用如上所述的ESD保护器件的制备方法制备而成。
本申请提供的ESD保护器件的制备方法和ESD保护器件，通过制作出可使用P+衬底作为阴极的ESD保护器件，也就无需从ESD保护器件的上表层制作阴极，这样就可以在维持器件通流能力的情况下，缩小器件的制作尺寸，满足更小体积的器件封装需求，得到低电容的垂直结构的大回扫ESD保护器件，并且在封装ESD保护器件时，通过从P+衬底引出器件阴极，可以避免器件封装时接地的打线，从而降低封装成本。
附图说明
图1为本申请一实施例中ESD保护器件的制备方法步骤示意图；
图2为本申请一实施例中ESD保护器件的制备过程中的一示意图；
图3为本申请一实施例中ESD保护器件的制备过程中的另一示意图；
图4为本申请一实施例中ESD保护器件的制备过程中的又一示意图；
图5为本申请一实施例中ESD保护器件的制备过程中的再一示意图；
图6为本申请一实施例中ESD保护器件一结构示意图；
图7为本申请一实施例中ESD保护器件的等效电路图；
图8为本申请一实施例中ESD保护器件另一结构示意图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制，基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
另外，若本申请中涉及“第一”、“第二”等的描述，仅用于描述目的（如用于区分相同或类似元件），而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
参照图1，在一实施例中，所述ESD保护器件的制备方法包括：
步骤S10、提供P+衬底，在P+衬底上形成P-外延层，在P-外延层上形成N-外延层；
步骤S20、形成两个纵向穿透N-外延层和P-外延层的P+隔离区，分别为第一P+隔离区和第二P+隔离区；
步骤S30、在第一P+隔离区和第二P+隔离区之间的N-外延层内形成P阱区；
步骤S40、在第一P+隔离区和P阱区之间的N-外延层内形成第一N+注入区和第一P+注入区，以及在横跨N-外延层和P阱区之间的边界处形成第二N+注入区，以及在 P阱区内形成第二P+注入区和第三N+注入区；
步骤S50、在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽。
本实施例中，P+衬底的电阻率可以是0.0005Ω•cm~0.0008Ω•cm。
如步骤S10所述，参照图2，在预先提供的P+衬底100上完成轻掺杂的P-外延层101工艺；即在P+衬底100上通过化学气相淀积生长厚度6μm~14μm，电阻率为2Ω•cm ~4Ω•cm的P-外延层101。
然后，在P-外延层101上完成轻掺杂的N-外延层102工艺；即在P-外延层101上通过化学气相淀积生长厚度6μm~12μm，电阻率为45Ω•cm ~55Ω•cm（可选为50Ω•cm）的N-外延层102。
如步骤S20所述，参照图3，在N-外延层102上的部分区域通过光刻和刻蚀形成左右两个窗口区，并且形成的左右两个窗口区均需确保纵向穿透N-外延层102（即窗口区深度大于N-外延层102的厚度）。
需要说明的是，此处只需确保左右两个窗口区均需穿透N-外延层102即可（这是为了确保电流可以从后续形成的P+隔离区表面流向P+衬底100），此外左右两个窗口区可进一步穿透P-外延层101，也可以不穿透P-外延层101。其中，优选形成纵向穿透N-外延层102和P-外延层101的P+隔离区（即P+隔离区的深度可大于或等于N-外延层102和P-外延层101的厚度之和）。
可选的，通过在左右两个窗口区注硼，即可形成左右两个P+隔离区；其中，将左右两个P+隔离区分别标记为第一P+隔离区103和第二P+隔离区104。
可选的，在形成P+隔离区的过程中，在对P+隔离区完成退火工艺时，选择的退火温度为1200℃~1250℃、退火时间为1小时~2小时。这样可以保证P+隔离区能扩透N-外延层102和P-外延层101，进而与P+衬底100相连。
如步骤S30所述，参照图3，在第一P+隔离区103和第二P+隔离区104之间的N-外延层102上部分的局部区域中，通过光刻和刻蚀形成窗口区，并在窗口区注硼形成P阱区105（P- well）。其中，硼注入剂量由预先设计的ESD保护器件的触发电压决定；例如，对于3.3V~7.0V的ESD保护器件的触发电压而言，形成P阱区105所需的硼注入剂量可选为4.5E15/cm ²~2.0E14/cm ²。
可选的，在形成P阱区105的过程中，在对P阱区105完成退火工艺时，选择的退火温度为1000℃~2000℃、退火时间为2小时~3小时，确保P阱区105推结结深大于后续形成的N+注入区/P+注入区接触的结深。
如步骤S40所述，参照图4，采用LOCOS（Local Oxidation of Silicon）工艺在在第一P+隔离区103和P阱区105之间的N-外延层102、P阱区105内，形成多个有源区，并往各有源区内选择窗口分别注入N+/P+，以相应形成N+注入区/P+注入区。
可选的，在第一P+隔离区103和P阱区105之间的N-外延层102内形成第一N+注入区106和第一P+注入区107，其中，第一N+注入区106设置在第一P+隔离区103和第一P+注入区107之间，而第一P+注入区107则相应设置在第一N+注入区106和P阱区105之间。
可选的，在横跨N-外延层102和P阱区105之间的边界处形成第二N+注入区108（即第二N+注入区108跨设在N-外延层102和P阱区105之间的边界处），且第二N+注入区108设置在第一P+注入区107与后续形成的第二P+注入区109之间。
可选的，在 P阱区105内形成第二P+注入区109和第三N+注入区110，其中，第二P+注入区109设置在第二N+注入区108和第三N+注入区110，第三N+注入区110设置在第二P+注入区109和第二P+隔离区104之间。
这样，N+注入区、P+注入区、P阱区105和N-外延层102就可以形成ESD保护器件中的SCR结构。
可选的，在形成每个P+注入区（包括第一P+注入区107和第二P+注入区109）的过程中，注入的P+剂量为1.0E15/cm ²~1.0E16/cm ²；在形成每个N+注入区（包括第一N+注入区106、第二N+注入区108和第三N+注入区110）的过程中，注入的N+剂量为1.0E15/cm ²~1.0E16/cm ²。
可选的，在形成第一N+注入区106、第一P+注入区107、第二N+注入区108、第二P+注入区109和第三N+注入区110的过程中，对每个N+注入区/P+注入区均需完成两次退火工艺，分别为第一退火工艺和第二退火工艺。
其中，第一退火工艺为高温快速退火工艺，其退火温度为1100℃~1200℃、退火时间为10秒~20秒。高温快速退火的目的是激活所有注入的磷杂质，确保形成良好欧姆接触的同时，也降低SCR结构的漏电流。
在完成第一退火工艺后，则执行第二退火工艺。第二退火工艺为低温炉管退火工艺，其退火温度为800℃~900℃、退火时间为30分钟~60分钟。低温炉管退火的目的是控制N+注入区/P+注入区的结深和击穿电压。
如步骤S50所述，参照图5，通过光刻和刻蚀，在第一N+注入区106与第一P+注入区107之间形成纵向穿透N-外延层102的深槽，以及在在P阱区105与第二P+隔离区104之间形成纵向穿透N-外延层102的深槽，并通过向这两个深槽内填充隔离介质，从而得到两个隔离槽111。其中，深槽的深度需大于N-外延层102的厚度，以确保后续形成的两个隔离槽111之间的区域相互不受影响，起到隔离作用。
可选的，深槽的深度可选为10μm~20μm，深槽的宽度可选为1.5μm~3μm。
其中，所述隔离介质可以是多晶，也可以是二氧化硅，优选为多晶。
这样，参照图6，形成的ESD保护器件就可以直接使用P+衬底100制作ESD保护器件的阴极GND（如从P+衬底100处引出电极作为ESD保护器件的阴极GND），以及使用第一N+注入区106与第一P+注入区107制作ESD保护器件的阳极I/O（如在N-外延层102上方引出连接第一N+注入区106与第一P+注入区107的电极作为ESD保护器件的阳极I/O），并且通过N-外延层102上方制作电极连接第二P+注入区109、第三N+注入区110和第二P+隔离区104（图6中的虚线表示等效替代相应电极的导线，即表示相应的接线方式），所得到的ESD保护器件的等效电路图如图7所示：P-外延层101和N-外延层102起到二极管D的作用，第二P+隔离区104起到电阻R的作用，第一N+注入区106、第一P+注入区107、第二N+注入区108、第二P+注入区109、第三N+注入区110、P阱区105和N-外延层102可以一起起到SCR结构的作用（即等效于第一三极管T1和第二三极管T2组成的SCR结构）。
在一实施例中，通过制作出可使用P+衬底作为阴极的ESD保护器件，也就无需从ESD保护器件的上表层制作阴极，这样就可以在维持器件通流能力的情况下，缩小器件的制作尺寸（允许尺寸可做到220μm），满足更小体积的器件封装需求，得到低电容（可低至0.3pF）的垂直结构的大回扫ESD保护器件，并且在封装ESD保护器件时，通过从P+衬底引出器件阴极，可以避免器件封装时接地的打线，从而降低封装成本。
在一实施例中，在上述实施例基础上，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤包括：
在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的深槽；
向两个深槽内填充隔离介质，直至在N-外延层上形成预设厚度的隔离层，以使深槽形成隔离槽，其中，所述预设厚度为2μm~3.5μm；
削除所述隔离层。
本实施例中，在第一N+注入区106与第一P+注入区107之间，以及在P阱区105与第二P+隔离区104之间，分别形成纵向穿透N-外延层102的深槽之后，则向两个深槽内同时填充隔离介质，并进行隔离介质的过填充，直至隔离介质填满两个深槽并溢出，且溢出的部分在N-外延层102上方形成预设厚度的隔离层，这样就可以确保得到的两个隔离槽111中的隔离介质可以填充紧实。
其中，所述预设厚度为为2μm~3.5μm。
然后再对N-外延层102上方的隔离层进行削除处理（即在最后清除N-外延层102上方的隔离层）。
在一实施例中，在上述实施例的基础上，参照图8，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤之后，还包括：
在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层。
其中，先在N-外延层102上，一次形成氧化层112，然后再通过光刻和刻蚀的方法，在第一N+注入区106、第一P+注入区107、P阱区105、第二P+注入区109、第三N+注入区110和第二P+隔离区104上方的氧化层112分别制作出相应的接触孔，使得形成的氧化层112不能完全覆盖第一N+注入区106、第一P+注入区107、P阱区105、第二P+注入区109、第三N+注入区110和第二P+隔离区104的上表面，而氧化层112保留的部分则完全覆盖N-外延层102、第一P+隔离区103、第二N+注入区108和隔离槽111的上表面。
在一实施例中，在上述实施例的基础上，参照图8，所述在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层的步骤之后，还包括：
在第二P+注入区、第三N+注入区和第二P+隔离区上形成第一金属层，以使所述第二P+注入区、第三N+注入区和第二P+隔离区电性连接；
以及，在第一N+注入区和第一P+注入区上形成使第一N+注入区和第一P+注入区相连的第二金属层。
本实施例中，为了方便制作ESD保护器件上方的电极和导线，可以通过蒸发或溅射的方式在氧化层112上方形成金属层，然后再通过光刻和刻蚀的方式，将金属层分割为第一金属层113和第二金属层114，其中，形成的第一金属层113连接第二P+注入区109、第三N+注入区110和第二P+隔离区104，以使所述第二P+注入区109、第三N+注入区110和第二P+隔离区104电性连接（即使用第一金属层113代替用于连接第二P+注入区109、第三N+注入区110和第二P+隔离区104的电极）；形成的第二金属层114则连接第一N+注入区106和第一P+注入区107，并作为所述ESD保护器件的阳极I/O（即使用第二金属层114替代相应的电极）。
可选的，金属层的厚度大于氧化层112的厚度即可。
可选的，金属层可使用铝、铜等导电性能好的金属制作，优选使用铝。
可选的，为了保护金属层，在第一金属层113和第二金属层114上形成钝化层（图中未示出）。
其中，为了方便ESD保护器件的阳极I/O接线，可通过光刻和刻蚀的方法，在第二金属层114上方的钝化层中制作出通孔，并形成压点，作为预留的接线点（即阳极I/O对应的接触点）。
可选的，钝化层的厚度可以是0.5μm~2μm，优选为1μm；制作钝化层的材料可以选用Si3N4。
此外，基于制作成型的ESD保护器件，还可以进行一定程度上的减薄背金处理（只要保证削减的程度不影响ESD保护器件的正常运作即可），以进一步减小器件体积。
本申请进一步提出一种ESD保护器件，该ESD保护器件使用上述实施例所述的ESD保护器件的制备方法制备而成；由于本ESD保护器件采用了上述所有实施例的所有技术方案，因此至少具有上述实施例的技术方案所带来的全部技术效果，在此不再一一赘述。
综上所述，为本申请实施例中提供的ESD保护器件的制备方法和ESD保护器件，通过制作出可使用P+衬底作为阴极的ESD保护器件，也就无需从ESD保护器件的上表层制作阴极，这样就可以在维持器件通流能力的情况下，缩小器件的制作尺寸，满足更小体积的器件封装需求，得到低电容的垂直结构的大回扫ESD保护器件，并且在封装ESD保护器件时，通过从P+衬底引出器件阴极，可以避免器件封装时接地的打线，从而降低封装成本。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、装置、物品或者方法不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、装置、物品或者方法所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、装置、物品或者方法中还存在另外的相同要素。
以上所述仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种ESD保护器件的制备方法，其特征在于，包括：
提供P+衬底，在P+衬底上形成P-外延层，在P-外延层上形成N-外延层；
形成两个纵向穿透N-外延层的P+隔离区，分别为第一P+隔离区和第二P+隔离区；
在第一P+隔离区和第二P+隔离区之间的N-外延层内形成P阱区；
在第一P+隔离区和P阱区之间的N-外延层内形成第一N+注入区和第一P+注入区，以及在横跨N-外延层和P阱区之间的边界处形成第二N+注入区，以及在 P阱区内形成第二P+注入区和第三N+注入区；其中，第一N+注入区设置在第一P+隔离区和第一P+注入区之间，第一P+注入区设置在第一N+注入区和P阱区之间；第二P+注入区设置在第二N+注入区和第三N+注入区之间，第三N+注入区设置在第二P+注入区和第二P+隔离区之间；
在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽；
其中，基于P+衬底制作ESD保护器件的阴极。
2.根据权利要求1所述的ESD保护器件的制备方法，其特征在于，所述ESD保护器件的制备方法还包括：
所述P+隔离区形成过程中的退火温度为1200℃~1250℃、退火时间为1小时~2小时。
3.根据权利要求1所述的ESD保护器件的制备方法，其特征在于，所述ESD保护器件的制备方法还包括：
所述P阱区形成过程中的退火温度为1000℃~2000℃、退火时间为2小时~3小时。
4.根据权利要求1所述的ESD保护器件的制备方法，其特征在于，所述ESD保护器件的制备方法还包括：
在形成第一P+注入区和第二P+注入区的过程中，注入的P+剂量均为1.0E15/cm ²~1.0E16/cm ²；
以及，在形成第一N+注入区、第二N+注入区和第三N+注入区的过程中，注入的N+剂量均为1.0E15/cm ²~1.0E16/cm ²。
5.根据权利要求1或4所述的ESD保护器件的制备方法，其特征在于，所述ESD保护器件的制备方法还包括：
在形成第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区和第三N+注入区的过程中，均执行第一退火工艺和第二退火工艺，其中，第一退火工艺的退火温度为1100℃~1200℃、退火时间为10秒~20秒；第二退火工艺的退火温度为800℃~900℃、退火时间为30分钟~60分钟。
6.根据权利要求1所述的ESD保护器件的制备方法，其特征在于，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤包括：
在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的深槽；
向两个深槽内填充隔离介质，直至在N-外延层上形成预设厚度的隔离层，以使深槽形成隔离槽，其中，所述预设厚度为2μm~3.5μm；
削除所述隔离层。
7.根据权利要求1或6所述的ESD保护器件的制备方法，其特征在于，所述在第一N+注入区与第一P+注入区之间，以及在P阱区与第二P+隔离区之间，分别形成纵向穿透N-外延层的隔离槽的步骤之后，还包括：
在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层。
8.根据权利要求7所述的ESD保护器件的制备方法，其特征在于，所述在N-外延层上形成覆盖N-外延层、第一P+隔离区、第二N+注入区和隔离槽的上表面的氧化层的步骤之后，还包括：
在第二P+注入区、第三N+注入区和第二P+隔离区上形成第一金属层，以使所述第二P+注入区、第三N+注入区和第二P+隔离区电性连接；
以及，在第一N+注入区和第一P+注入区上形成使第一N+注入区和第一P+注入区相连的第二金属层。
9.根据权利要求8所述的ESD保护器件的制备方法，其特征在于，所述ESD保护器件的制备方法还包括：
在所述第一金属层和所述第二金属层上形成钝化层，其中，所述第二金属层上方的钝化层中预留有接线点。
10.一种ESD保护器件，其特征在于，所述ESD保护器件使用如权利要求1-9中任一项所述的ESD保护器件的制备方法制备而成。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777721B1 (en) * | 2002-11-14 | 2004-08-17 | Altera Corporation | SCR device for ESD protection |
| KR20090088683A (ko) * | 2008-02-15 | 2009-08-20 | 주식회사 하이닉스반도체 | 사이리스터 및 그 제조방법 |
| CN102157519A (zh) * | 2011-01-28 | 2011-08-17 | 上海宏力半导体制造有限公司 | 硅控整流器 |
| CN103165600A (zh) * | 2013-02-26 | 2013-06-19 | 北京时代民芯科技有限公司 | 一种esd保护电路 |
| CN109273521A (zh) * | 2018-09-04 | 2019-01-25 | 深圳市福来过科技有限公司 | 一种功率器件保护芯片及其制作方法 |
| CN112420691A (zh) * | 2020-11-26 | 2021-02-26 | 重庆广播电视大学重庆工商职业学院 | 一种嵌入scr结构的分布式esd器件 |
| CN113140627A (zh) * | 2021-04-08 | 2021-07-20 | 上海维安半导体有限公司 | 一种低触发电压的scr器件及其制备方法 |
| CN113725810A (zh) * | 2021-08-27 | 2021-11-30 | 深圳市槟城电子股份有限公司 | 一种保护电路及电路保护装置 |
| CN114664817A (zh) * | 2022-03-07 | 2022-06-24 | 杭州士兰集昕微电子有限公司 | 瞬间电压抑制器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040207020A1 (en) * | 1999-09-14 | 2004-10-21 | Shiao-Chien Chen | CMOS silicon-control-rectifier (SCR) structure for electrostatic discharge (ESD) protection |
| EP3553822B1 (en) * | 2018-04-09 | 2021-02-24 | NXP USA, Inc. | Esd protection device, semiconductor device that includes an esd protection device, and method of manufacturing same |
| JP6937281B2 (ja) * | 2018-09-14 | 2021-09-22 | 株式会社東芝 | 半導体装置 |
-
2023
- 2023-07-25 CN CN202310911903.4A patent/CN116632003B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777721B1 (en) * | 2002-11-14 | 2004-08-17 | Altera Corporation | SCR device for ESD protection |
| KR20090088683A (ko) * | 2008-02-15 | 2009-08-20 | 주식회사 하이닉스반도체 | 사이리스터 및 그 제조방법 |
| CN102157519A (zh) * | 2011-01-28 | 2011-08-17 | 上海宏力半导体制造有限公司 | 硅控整流器 |
| CN103165600A (zh) * | 2013-02-26 | 2013-06-19 | 北京时代民芯科技有限公司 | 一种esd保护电路 |
| CN109273521A (zh) * | 2018-09-04 | 2019-01-25 | 深圳市福来过科技有限公司 | 一种功率器件保护芯片及其制作方法 |
| CN112420691A (zh) * | 2020-11-26 | 2021-02-26 | 重庆广播电视大学重庆工商职业学院 | 一种嵌入scr结构的分布式esd器件 |
| CN113140627A (zh) * | 2021-04-08 | 2021-07-20 | 上海维安半导体有限公司 | 一种低触发电压的scr器件及其制备方法 |
| CN113725810A (zh) * | 2021-08-27 | 2021-11-30 | 深圳市槟城电子股份有限公司 | 一种保护电路及电路保护装置 |
| CN114664817A (zh) * | 2022-03-07 | 2022-06-24 | 杭州士兰集昕微电子有限公司 | 瞬间电压抑制器件及其制造方法 |
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| Publication number | Publication date |
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