JPH1098188A - 絶縁ゲート半導体装置 - Google Patents
絶縁ゲート半導体装置Info
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Abstract
(57)【要約】
【課題】 トレンチ型絶縁ゲート構造の半導体装置にお
いて、 n-導電型のドリフト層２のキャリア濃度が大き
い場合に、チャネルが形成されないようにして、ドレイ
ン−ソース間に高電圧を印加すると、トレンチ型絶縁ゲ
ートの下部の絶縁物層９の電界強度が高くなり絶縁破壊
が生じる。半導体装置の耐圧はこの絶縁物層９の絶縁破
壊により制限され、高耐圧化が困難であった。 【解決手段】 トレンチ型絶縁ゲート半導体装置のトレ
ンチ内の絶縁物層９の下部のドリフト層２内にドリフト
層２の導電型とは反対の導電型の電界緩和半導体領域１
を形成する。またトレンチ型絶縁ゲート半導体装置のト
レンチ内に設けた絶縁物層９の底部の厚さをその側面部
より大幅に厚くする。
いて、 n-導電型のドリフト層２のキャリア濃度が大き
い場合に、チャネルが形成されないようにして、ドレイ
ン−ソース間に高電圧を印加すると、トレンチ型絶縁ゲ
ートの下部の絶縁物層９の電界強度が高くなり絶縁破壊
が生じる。半導体装置の耐圧はこの絶縁物層９の絶縁破
壊により制限され、高耐圧化が困難であった。 【解決手段】 トレンチ型絶縁ゲート半導体装置のトレ
ンチ内の絶縁物層９の下部のドリフト層２内にドリフト
層２の導電型とは反対の導電型の電界緩和半導体領域１
を形成する。またトレンチ型絶縁ゲート半導体装置のト
レンチ内に設けた絶縁物層９の底部の厚さをその側面部
より大幅に厚くする。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
として用いられる絶縁ゲート半導体装置に関するもので
ある。
として用いられる絶縁ゲート半導体装置に関するもので
ある。
【０００２】
【従来の技術】従来から、高速スイッチング特性に優
れ、かつ高入力インピーダンスをもつので入力損失が小
さい電力用縦型半導体装置として、MOSFETや絶縁ゲート
バイポーラトランジスタ（以下ＩＧＢＴと記す）が知ら
れている。両トランジスタとも低損失化を図るためにそ
れぞれの半導体装置に内在する接合型電界効果トランジ
スタ（以下JFETと記す）の抵抗を削減するために、図１
１や図１２に示すように、凹部２９にゲート１４を形成
するトレンチ型絶縁ゲート構造の半導体装置が製作され
ている。
れ、かつ高入力インピーダンスをもつので入力損失が小
さい電力用縦型半導体装置として、MOSFETや絶縁ゲート
バイポーラトランジスタ（以下ＩＧＢＴと記す）が知ら
れている。両トランジスタとも低損失化を図るためにそ
れぞれの半導体装置に内在する接合型電界効果トランジ
スタ（以下JFETと記す）の抵抗を削減するために、図１
１や図１２に示すように、凹部２９にゲート１４を形成
するトレンチ型絶縁ゲート構造の半導体装置が製作され
ている。
【０００３】
【発明が解決しようとする課題】図１１及び図１２の従
来のトレンチ型絶縁ゲート構造の半導体装置において、
第１の導電型（ｎ）をもつ半導体基板としてのn-導電型
のドリフト層２のキャリア濃度が大きい場合には、ゲー
ト電位をソース電位（図１２ではエミッタ電位）以下に
してチャネルが形成されないようにしている。この場
合、ドレイン-ソース間（図１２ではコレクタ−エミッ
タ間）に正極性の高電圧を印加すると、第１の導電型を
もつ半導体基板上の一部もしくは全面に設けられ第１の
導電型（ｎ）と反対の第２の導電型（ｐ）をもち、n-導
電型のドリフト層２との間に接合を形成する半導体層と
してのｐ導電型のボディ層４とn-導電型のドリフト層２
の接合から空乏層が拡がる。ところが、ゲート１４の直
下ではn-導電型のドリフト層２のキャリア濃度が大きく
導電率が高いので、その層の抵抗が小さくなる。その結
果n-導電型のドリフト層２での電圧分担が小さくなり、
凹部２９の内表面に形成された絶縁物層９の底部に高電
圧が加わることになる。このため、トレンチ型絶縁ゲー
ト下部における絶縁物層９内の底部電界強度が高くな
り、耐圧はこの絶縁物層９の絶縁破壊により制限され、
装置の高耐圧化が困難であった。また、絶縁物層９内の
電界強度が高くなると絶縁物層９の劣化につながるた
め、高信頼度を得ることが困難であった。
来のトレンチ型絶縁ゲート構造の半導体装置において、
第１の導電型（ｎ）をもつ半導体基板としてのn-導電型
のドリフト層２のキャリア濃度が大きい場合には、ゲー
ト電位をソース電位（図１２ではエミッタ電位）以下に
してチャネルが形成されないようにしている。この場
合、ドレイン-ソース間（図１２ではコレクタ−エミッ
タ間）に正極性の高電圧を印加すると、第１の導電型を
もつ半導体基板上の一部もしくは全面に設けられ第１の
導電型（ｎ）と反対の第２の導電型（ｐ）をもち、n-導
電型のドリフト層２との間に接合を形成する半導体層と
してのｐ導電型のボディ層４とn-導電型のドリフト層２
の接合から空乏層が拡がる。ところが、ゲート１４の直
下ではn-導電型のドリフト層２のキャリア濃度が大きく
導電率が高いので、その層の抵抗が小さくなる。その結
果n-導電型のドリフト層２での電圧分担が小さくなり、
凹部２９の内表面に形成された絶縁物層９の底部に高電
圧が加わることになる。このため、トレンチ型絶縁ゲー
ト下部における絶縁物層９内の底部電界強度が高くな
り、耐圧はこの絶縁物層９の絶縁破壊により制限され、
装置の高耐圧化が困難であった。また、絶縁物層９内の
電界強度が高くなると絶縁物層９の劣化につながるた
め、高信頼度を得ることが困難であった。
【０００４】
【課題を解決するための手段】本発明は、トレンチ型絶
縁ゲート層の下部の電界強度を緩和し、高耐圧及び高信
頼度の絶縁ゲート半導体装置を提供することを目的とし
ている。本発明では、上記課題を解決するために、トレ
ンチ型絶縁ゲート半導体装置のトレンチ型絶縁ゲートの
下部に、半導体基板内に形成された第２の導電型の第１
の半導体領域すなわち電界緩和のための半導体領域を設
けた。これにより、ドレイン−ソース間（あるいはコレ
クターエミッタ間）に正極性の電圧を印加した場合、た
とえば図１〜図１０でドリフト層が第１の導電型である
と、第２の導電型のボディ層と第１の導電型のドリフト
層に空乏層が拡がる。一方、トレンチ型絶縁ゲート電極
の下部では、電界緩和のための半導体領域と第１の導電
型ドリフト層との接合から、ドレイン−ソース間（ある
いはコレクターエミッタ間）電圧に応じて空乏層が拡が
り、印加電圧の大部分が上記電界緩和半導体領域と第１
の導電型のドリフト層により分担されるようになる。こ
の結果、ゲートの絶縁物層底部の電圧分担が小さくなり
その絶縁物層の電界強度が緩和され、半導体装置の高耐
圧化あるいは高信頼化が達成できる。本発明で用いるト
レンチの語は溝以外に各種の形の孔、凹所を包含する概
念である。
縁ゲート層の下部の電界強度を緩和し、高耐圧及び高信
頼度の絶縁ゲート半導体装置を提供することを目的とし
ている。本発明では、上記課題を解決するために、トレ
ンチ型絶縁ゲート半導体装置のトレンチ型絶縁ゲートの
下部に、半導体基板内に形成された第２の導電型の第１
の半導体領域すなわち電界緩和のための半導体領域を設
けた。これにより、ドレイン−ソース間（あるいはコレ
クターエミッタ間）に正極性の電圧を印加した場合、た
とえば図１〜図１０でドリフト層が第１の導電型である
と、第２の導電型のボディ層と第１の導電型のドリフト
層に空乏層が拡がる。一方、トレンチ型絶縁ゲート電極
の下部では、電界緩和のための半導体領域と第１の導電
型ドリフト層との接合から、ドレイン−ソース間（ある
いはコレクターエミッタ間）電圧に応じて空乏層が拡が
り、印加電圧の大部分が上記電界緩和半導体領域と第１
の導電型のドリフト層により分担されるようになる。こ
の結果、ゲートの絶縁物層底部の電圧分担が小さくなり
その絶縁物層の電界強度が緩和され、半導体装置の高耐
圧化あるいは高信頼化が達成できる。本発明で用いるト
レンチの語は溝以外に各種の形の孔、凹所を包含する概
念である。
【０００５】本発明の他のものでは、トレンチ型絶縁ゲ
ートの底部の絶縁物層の厚さを側面の絶縁物層の厚さよ
り大幅に厚くしている。これにより、高耐圧化あるいは
高信頼性が達成できる。また、この場合、前記電界緩和
のための半導体領域を設ければ、さらに高い耐圧あるい
は高信頼性が達成される。
ートの底部の絶縁物層の厚さを側面の絶縁物層の厚さよ
り大幅に厚くしている。これにより、高耐圧化あるいは
高信頼性が達成できる。また、この場合、前記電界緩和
のための半導体領域を設ければ、さらに高い耐圧あるい
は高信頼性が達成される。
【０００６】
【発明の実施の形態】本発明の絶縁ゲート半導体装置は
以下の実施形態をもつものである。すなわち第１の導電
型をもつ半導体基板上に、第１の導電型と反対の第２の
導電型をもち、前記半導体基板との間に接合を形成する
第２の導電型の半導体層を設け、さらに前記半導体層を
貫通して前記半導体基板の一部までうがった凹部を設け
る。前記凹部の底部において前記半導体基板内に第２の
導電型の第１の半導体領域を形成している。さらに前記
凹部内表面に絶縁層を形成し、その絶縁層によって前記
半導体基板及び前記第２の導電型の半導体層から絶縁し
たゲートの少なくとも一部を前記凹部内に設ける。さら
に前記半導体層の中で前記絶縁層に囲まれた前記ゲート
の周囲部の領域において、前記ゲートの周囲部の前記第
２の導電型の半導体層の表面から所定の深さまで第１の
導電型の第２の半導体領域を形成する。さらに前記第２
の導電型の半導体層及び前記第２の半導体領域の上に第
１の電極をこれらと導電的に設け、さらに前記半導体基
板の他の部分に第２の電極を設けている。
以下の実施形態をもつものである。すなわち第１の導電
型をもつ半導体基板上に、第１の導電型と反対の第２の
導電型をもち、前記半導体基板との間に接合を形成する
第２の導電型の半導体層を設け、さらに前記半導体層を
貫通して前記半導体基板の一部までうがった凹部を設け
る。前記凹部の底部において前記半導体基板内に第２の
導電型の第１の半導体領域を形成している。さらに前記
凹部内表面に絶縁層を形成し、その絶縁層によって前記
半導体基板及び前記第２の導電型の半導体層から絶縁し
たゲートの少なくとも一部を前記凹部内に設ける。さら
に前記半導体層の中で前記絶縁層に囲まれた前記ゲート
の周囲部の領域において、前記ゲートの周囲部の前記第
２の導電型の半導体層の表面から所定の深さまで第１の
導電型の第２の半導体領域を形成する。さらに前記第２
の導電型の半導体層及び前記第２の半導体領域の上に第
１の電極をこれらと導電的に設け、さらに前記半導体基
板の他の部分に第２の電極を設けている。
【０００７】また、前記半導体基板は、より高い導電率
をもつ半導体層の上に同じ導電型でそれより低い導電率
の導電体層を設けている。さらに、前記第２の半導体領
域は前記半導体基板のうち前記第２の導電型の半導体層
と接合を形成している部分よりも導電率が高くなされて
いる。さらに、前記基板の前記接合をもつ面とは反対側
の面に第２の導電型の層を設けている。さらに、半導体
基板内に第３の導電型の第２の半導体領域を前記凹部か
ら隔離して設けている。さらに、前記基板の前記接合を
もつ面とは反対側の面に第２の導電型の層を設け、かつ
半導体基板内に第３の導電型の第２の半導体領域を前記
凹部から隔離して設けている。さらに、第２の電極を半
導体基板の上であって前記第１の電極から所定の距離を
隔てた位置に設けている。さらに、半導体基板内に形成
される第２の導電型の第１の半導体領域を、前記凹部の
底部及び底部につながる側部に設けている。
をもつ半導体層の上に同じ導電型でそれより低い導電率
の導電体層を設けている。さらに、前記第２の半導体領
域は前記半導体基板のうち前記第２の導電型の半導体層
と接合を形成している部分よりも導電率が高くなされて
いる。さらに、前記基板の前記接合をもつ面とは反対側
の面に第２の導電型の層を設けている。さらに、半導体
基板内に第３の導電型の第２の半導体領域を前記凹部か
ら隔離して設けている。さらに、前記基板の前記接合を
もつ面とは反対側の面に第２の導電型の層を設け、かつ
半導体基板内に第３の導電型の第２の半導体領域を前記
凹部から隔離して設けている。さらに、第２の電極を半
導体基板の上であって前記第１の電極から所定の距離を
隔てた位置に設けている。さらに、半導体基板内に形成
される第２の導電型の第１の半導体領域を、前記凹部の
底部及び底部につながる側部に設けている。
【０００８】本発明の他の絶縁ゲート半導体装置は以下
の実施形態をもつものである。すなわち第１の導電型を
もつ半導体基板上に、第１の導電型と反対の第２の導電
型をもち、前記半導体基板との間に接合を形成する第２
の導電型の半導体層を設け、さらに前記半導体層を貫通
して前記半導体基板の一部までうがった凹部を設ける。
前記凹部内表面に底部の厚さが側面の厚さより厚い絶縁
層を形成し、その絶縁層によって前記半導体基板及び前
記第２の導電型の半導体層から絶縁したゲートの少なく
とも一部を前記凹部内に設ける。さらに前記半導体層の
中で前記絶縁層に囲まれた前記ゲートの周囲部の領域に
おいて、前記ゲートの周囲部の前記第２の導電型の半導
体層の表面から所定の深さまで第１の導電型の第２の半
導体領域を形成する。さらに前記第２の導電型の半導体
層及び前記第２の半導体領域の上に第１の電極をこれら
と導電的に設け、さらに前記半導体基板の他の部分に第
２の電極を設けている。さらに、前記基板の前記接合を
もつ面とは反対側の面に第２の導電型の層を設けてい
る。さらに、前記凹部の内表面に形成した絶縁層は、前
記凹部の底部絶縁層の厚さが前記凹部の側面の厚さの約
５ないし約２０倍である。さらに、前記凹部の底部に形
成した絶縁層の厚さは約０．５ないし約２ミクロンであ
る。本発明において、上記の約５、約２０、約０．５、
約２などは２割程度の誤差範囲を含むものと解すべきで
ある。
の実施形態をもつものである。すなわち第１の導電型を
もつ半導体基板上に、第１の導電型と反対の第２の導電
型をもち、前記半導体基板との間に接合を形成する第２
の導電型の半導体層を設け、さらに前記半導体層を貫通
して前記半導体基板の一部までうがった凹部を設ける。
前記凹部内表面に底部の厚さが側面の厚さより厚い絶縁
層を形成し、その絶縁層によって前記半導体基板及び前
記第２の導電型の半導体層から絶縁したゲートの少なく
とも一部を前記凹部内に設ける。さらに前記半導体層の
中で前記絶縁層に囲まれた前記ゲートの周囲部の領域に
おいて、前記ゲートの周囲部の前記第２の導電型の半導
体層の表面から所定の深さまで第１の導電型の第２の半
導体領域を形成する。さらに前記第２の導電型の半導体
層及び前記第２の半導体領域の上に第１の電極をこれら
と導電的に設け、さらに前記半導体基板の他の部分に第
２の電極を設けている。さらに、前記基板の前記接合を
もつ面とは反対側の面に第２の導電型の層を設けてい
る。さらに、前記凹部の内表面に形成した絶縁層は、前
記凹部の底部絶縁層の厚さが前記凹部の側面の厚さの約
５ないし約２０倍である。さらに、前記凹部の底部に形
成した絶縁層の厚さは約０．５ないし約２ミクロンであ
る。本発明において、上記の約５、約２０、約０．５、
約２などは２割程度の誤差範囲を含むものと解すべきで
ある。
【０００９】
【実施例】図１ないし図１０を参照して、本発明の実施
例を説明する。 <<実施例１>>図１は、本発明の実施例１である耐圧２５
００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MOSFETの単位セ
グメントの断面図である。この実施例では、セグメント
幅は５μｍ、奥行きは１ｍｍである。その他の構造諸元
は以下のとおりである。n-導電型のドリフト層２はn+導
電型のドレイン層３の上に設け、厚さは約２０μｍであ
る。n+導電型のドレイン層３は厚さ約３００μｍ、ｐ導
電型のボディ層４の厚さは４μｍ、n+導電型のソース領
域５およびｐ導電型の電界緩和半導体領域１の接合深さ
は各０.５μｍ、凹部すなわちトレンチ６９の深さは６
μｍ、トレンチ幅は３μｍ、トレンチ６９内に設けたＳ
ｉＯ2（酸化珪素）等の絶縁物層９の厚さはトレンチ６
９底部及びトレンチ６９側面で０.１μｍである。本実
施例では、トレンチ型絶縁ゲート電極１４は紙面奥行方
面に長いストライプ状である。なおトレンチの平面形状
は、例えばこの実施例のように紙面奥行方向に長い長溝
状のものの他に、例えば直径３μｍの円形孔状や正方形
のものなどでもよい。トレンチの配置は、例えば５μｍ
ピッチで等間隔に配列する。なお円形のトレンチの場合
は縦横に格子状に又は千鳥状に配列すればよい。
例を説明する。 <<実施例１>>図１は、本発明の実施例１である耐圧２５
００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MOSFETの単位セ
グメントの断面図である。この実施例では、セグメント
幅は５μｍ、奥行きは１ｍｍである。その他の構造諸元
は以下のとおりである。n-導電型のドリフト層２はn+導
電型のドレイン層３の上に設け、厚さは約２０μｍであ
る。n+導電型のドレイン層３は厚さ約３００μｍ、ｐ導
電型のボディ層４の厚さは４μｍ、n+導電型のソース領
域５およびｐ導電型の電界緩和半導体領域１の接合深さ
は各０.５μｍ、凹部すなわちトレンチ６９の深さは６
μｍ、トレンチ幅は３μｍ、トレンチ６９内に設けたＳ
ｉＯ2（酸化珪素）等の絶縁物層９の厚さはトレンチ６
９底部及びトレンチ６９側面で０.１μｍである。本実
施例では、トレンチ型絶縁ゲート電極１４は紙面奥行方
面に長いストライプ状である。なおトレンチの平面形状
は、例えばこの実施例のように紙面奥行方向に長い長溝
状のものの他に、例えば直径３μｍの円形孔状や正方形
のものなどでもよい。トレンチの配置は、例えば５μｍ
ピッチで等間隔に配列する。なお円形のトレンチの場合
は縦横に格子状に又は千鳥状に配列すればよい。
【００１０】本実施例の製作方法の具体例は、次のとお
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
【００１１】次に、図１のように基板３、ドリフト層２
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
その底に深さ０．５μm、１０17ａｔｍ／ｃｍ3程度のｐ
導電型の電界緩和半導体領域１をホウ素（又はアルミニ
ウム等でも可）のイオン打ち込み等により形成する。続
いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁膜
９を形成した後、トレンチ６９内にりんを高濃度に含ん
だゲート領域としてのポリシリコンを堆積しトレンチ６
９を埋め込んでゲート領域１４を作る。トレンチ６９の
寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍであ
る。ここに示した寸法は１例であって、必要に応じて他
の寸法も用いる。トレンチ６９内のポリシリコンを残
し、それ以外の場所（基板表面等）の残りのポリシリコ
ンを除去することにより、トレンチ型絶縁ゲート電極１
４が形成される。最後に、アルミニウム（他にニッケル
等も用いうる）で表面にソース電極１１、裏面にドレイ
ン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を
完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ
2であった。
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
その底に深さ０．５μm、１０17ａｔｍ／ｃｍ3程度のｐ
導電型の電界緩和半導体領域１をホウ素（又はアルミニ
ウム等でも可）のイオン打ち込み等により形成する。続
いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁膜
９を形成した後、トレンチ６９内にりんを高濃度に含ん
だゲート領域としてのポリシリコンを堆積しトレンチ６
９を埋め込んでゲート領域１４を作る。トレンチ６９の
寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍであ
る。ここに示した寸法は１例であって、必要に応じて他
の寸法も用いる。トレンチ６９内のポリシリコンを残
し、それ以外の場所（基板表面等）の残りのポリシリコ
ンを除去することにより、トレンチ型絶縁ゲート電極１
４が形成される。最後に、アルミニウム（他にニッケル
等も用いうる）で表面にソース電極１１、裏面にドレイ
ン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を
完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ
2であった。
【００１２】本実施例はｎチャネルＳｉＣ MOSFETであ
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
【００１３】本実施例では、上記の接合２４の両側に拡
がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下
部のｐ導電型の電界緩和半導体領域１とn-導電型のドリ
フト層２との接合からもドレイン−ソース間電圧に応じ
てそれぞれの層に空乏層が拡がり、印加電圧に耐える耐
電圧性が生じる。したがって、トレンチ型絶縁ゲート電
極１４の下部では、印加電圧の大部分が上記電界緩和半
導体領域１とn-導電型のドリフト層２により分担され
る。このためにゲート底部における絶縁物層９の電圧分
担が小さくなり、その絶縁物層９の電界強度が緩和され
る。これにより、ゲート絶縁物層９の電界強度が緩和さ
れ耐電圧の向上を図ることができるとともに、ゲート絶
縁物層９の信頼性が向上する。
がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下
部のｐ導電型の電界緩和半導体領域１とn-導電型のドリ
フト層２との接合からもドレイン−ソース間電圧に応じ
てそれぞれの層に空乏層が拡がり、印加電圧に耐える耐
電圧性が生じる。したがって、トレンチ型絶縁ゲート電
極１４の下部では、印加電圧の大部分が上記電界緩和半
導体領域１とn-導電型のドリフト層２により分担され
る。このためにゲート底部における絶縁物層９の電圧分
担が小さくなり、その絶縁物層９の電界強度が緩和され
る。これにより、ゲート絶縁物層９の電界強度が緩和さ
れ耐電圧の向上を図ることができるとともに、ゲート絶
縁物層９の信頼性が向上する。
【００１４】計算による予測では、図１１のような従来
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmに近い値となり、半導体装置の耐圧はＳ
ｉＯ2絶縁膜の耐圧で決まり２０００Ｖであった。これ
に対して、本実施例のMOSFETのようにトレンチ型絶縁ゲ
ート１４の下部に電界緩和半導体領域１を形成したもの
では、トレンチ型絶縁ゲート底部側端部のＳｉ０2絶縁
物層９の電界強度は、従来のものに比べて１５〜３０％
減少する。その結果、半導体装置の耐圧は２３００Ｖか
ら２６００Ｖに向上した。従来のようにトレンチ型絶縁
ゲート１４の下部に電界緩和半導体領域１を形成しなか
ったものでは、ドレイン電極１０に印加した電圧はn-導
電型のドリフト層２とトレンチ型絶縁ゲート１４の底部
の絶縁物層９により分担され、絶縁物層９の電圧分担が
大きくなり、それに応じて電界強度も大きくなり、絶縁
物層の耐圧で半導体装置の耐圧も決まっていた。しか
し、本実施例のようにトレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成すると、電界緩和半導体
領域１、n-導電型のドリフト層２およびトレンチ型絶縁
ゲート底部絶縁物層９により電圧が分担される。特に電
界緩和半導体領域１とn-導電型のドリフト層２の接合近
傍でドレイン−ソース間印加電圧の大部分を分担する。
それにより、トレンチ型絶縁ゲート１４の底部の絶縁物
層９の電圧分担が小さくなり、それに応じてその層９の
電界強度も小さくなる。耐圧が高い素子の場合には、ト
レンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度
が特に高くなるので、トレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成した効果は顕著になる。
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmに近い値となり、半導体装置の耐圧はＳ
ｉＯ2絶縁膜の耐圧で決まり２０００Ｖであった。これ
に対して、本実施例のMOSFETのようにトレンチ型絶縁ゲ
ート１４の下部に電界緩和半導体領域１を形成したもの
では、トレンチ型絶縁ゲート底部側端部のＳｉ０2絶縁
物層９の電界強度は、従来のものに比べて１５〜３０％
減少する。その結果、半導体装置の耐圧は２３００Ｖか
ら２６００Ｖに向上した。従来のようにトレンチ型絶縁
ゲート１４の下部に電界緩和半導体領域１を形成しなか
ったものでは、ドレイン電極１０に印加した電圧はn-導
電型のドリフト層２とトレンチ型絶縁ゲート１４の底部
の絶縁物層９により分担され、絶縁物層９の電圧分担が
大きくなり、それに応じて電界強度も大きくなり、絶縁
物層の耐圧で半導体装置の耐圧も決まっていた。しか
し、本実施例のようにトレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成すると、電界緩和半導体
領域１、n-導電型のドリフト層２およびトレンチ型絶縁
ゲート底部絶縁物層９により電圧が分担される。特に電
界緩和半導体領域１とn-導電型のドリフト層２の接合近
傍でドレイン−ソース間印加電圧の大部分を分担する。
それにより、トレンチ型絶縁ゲート１４の底部の絶縁物
層９の電圧分担が小さくなり、それに応じてその層９の
電界強度も小さくなる。耐圧が高い素子の場合には、ト
レンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度
が特に高くなるので、トレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成した効果は顕著になる。
【００１５】<<実施例２>>図２は、本発明の実施例２の
ｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。その構造は実施例１のn+導電型のドレイン層３の代
わりにｐ導電型のコレクタ層６を形成したものである。
実施例２の構造諸元および製作方法は、実施例１のＳｉ
Ｃ−n+導電型基板の代わりにＳｉＣ−p+導電型基板を用
いる点が異なるだけであり、後の製作工程は実施例１の
場合と同様である。なお、p+導電型基板の不純物濃度
は、１０18〜１０19ａｔｍ／ｃｍ3である。
ｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。その構造は実施例１のn+導電型のドレイン層３の代
わりにｐ導電型のコレクタ層６を形成したものである。
実施例２の構造諸元および製作方法は、実施例１のＳｉ
Ｃ−n+導電型基板の代わりにＳｉＣ−p+導電型基板を用
いる点が異なるだけであり、後の製作工程は実施例１の
場合と同様である。なお、p+導電型基板の不純物濃度
は、１０18〜１０19ａｔｍ／ｃｍ3である。
【００１６】本実施例のｎチャネルＩＧＢＴの動作にお
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。本実施例では、この空乏層で電圧を分担する以外
に、トレンチ型絶縁ゲート電極１４の下部でも、コレク
タ−エミッタ間電圧に応じて電界緩和半導体領域１とn-
導電型のドリフト層２との接合からそれぞれの層に空乏
層が拡がって耐電圧性が生じる。したがってトレンチ型
絶縁ゲート電極１４の下部では、印加電圧の大部分が上
記電界緩和半導体領域１とn-導電型のドリフト層２によ
り分担される。それ故、ゲート絶縁物層９の電圧分担が
小さくなり絶縁物層９の電界強度が緩和される。これに
より、ゲート絶縁物層９の信頼性が向上する。また、ゲ
ート絶縁物層９の電界強度が緩和され耐圧の向上を図る
ことが可能である。本実施例の場合においても、前述の
MOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部
側面部の絶縁物層９の電界強度は、電界緩和半導体領域
１を形成しない従来の構造のＩＧＢＴに比べ、１５〜３
０％程度緩和される。したがって、本実施例において
も、ゲート絶縁物層９の電界強度が緩和されたことによ
り耐圧の向上を図れるとともにゲート絶縁物層９の信頼
性が向上する。例えば実施例によれば耐圧が２３００Ｖ
から２６００Ｖに改善できた。
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。本実施例では、この空乏層で電圧を分担する以外
に、トレンチ型絶縁ゲート電極１４の下部でも、コレク
タ−エミッタ間電圧に応じて電界緩和半導体領域１とn-
導電型のドリフト層２との接合からそれぞれの層に空乏
層が拡がって耐電圧性が生じる。したがってトレンチ型
絶縁ゲート電極１４の下部では、印加電圧の大部分が上
記電界緩和半導体領域１とn-導電型のドリフト層２によ
り分担される。それ故、ゲート絶縁物層９の電圧分担が
小さくなり絶縁物層９の電界強度が緩和される。これに
より、ゲート絶縁物層９の信頼性が向上する。また、ゲ
ート絶縁物層９の電界強度が緩和され耐圧の向上を図る
ことが可能である。本実施例の場合においても、前述の
MOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部
側面部の絶縁物層９の電界強度は、電界緩和半導体領域
１を形成しない従来の構造のＩＧＢＴに比べ、１５〜３
０％程度緩和される。したがって、本実施例において
も、ゲート絶縁物層９の電界強度が緩和されたことによ
り耐圧の向上を図れるとともにゲート絶縁物層９の信頼
性が向上する。例えば実施例によれば耐圧が２３００Ｖ
から２６００Ｖに改善できた。
【００１７】<<実施例３>>図３は、本発明の実施例３で
ある耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MO
SFETの単位セグメントの断面図である。この実施例で
は、セグメント幅は５μｍ、奥行きは１ｍｍである。そ
の他の構造諸元は以下のとおりである。n-導電型のドリ
フト層２はn+導電型のドレイン層３の上に設け、厚さは
約２０μｍである。n+導電型のドレイン層３は厚さ約３
００μｍ、ｐ導電型のボディ層４の厚さは４μｍ、n+導
電型のソース領域５およびｐ導電型の電界緩和半導体領
域１の接合深さは各０.５μｍ、凹部すなわちトレンチ
６９の深さは６μｍ、トレンチ幅は３μｍ、トレンチ６
９内に設けたＳｉＯ2（酸化珪素）等の絶縁物層９の厚
さはトレンチ６９底部で０．５μｍトレンチ６９側面で
０.１μｍである。本実施例では、トレンチ型絶縁ゲー
ト電極１４は紙面奥行方面に長いストライプ状である。
なおトレンチの平面形状は、例えばこの実施例のように
紙面奥行方向に長い長溝状のものの他に、例えば直径３
μｍの円形孔状や正方形のものなどでもよい。トレンチ
の配置は、例えば５μｍピッチで等間隔に配列する。な
お円形のトレンチの場合は縦横に格子状に又は千鳥状に
配列すればよい。
ある耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MO
SFETの単位セグメントの断面図である。この実施例で
は、セグメント幅は５μｍ、奥行きは１ｍｍである。そ
の他の構造諸元は以下のとおりである。n-導電型のドリ
フト層２はn+導電型のドレイン層３の上に設け、厚さは
約２０μｍである。n+導電型のドレイン層３は厚さ約３
００μｍ、ｐ導電型のボディ層４の厚さは４μｍ、n+導
電型のソース領域５およびｐ導電型の電界緩和半導体領
域１の接合深さは各０.５μｍ、凹部すなわちトレンチ
６９の深さは６μｍ、トレンチ幅は３μｍ、トレンチ６
９内に設けたＳｉＯ2（酸化珪素）等の絶縁物層９の厚
さはトレンチ６９底部で０．５μｍトレンチ６９側面で
０.１μｍである。本実施例では、トレンチ型絶縁ゲー
ト電極１４は紙面奥行方面に長いストライプ状である。
なおトレンチの平面形状は、例えばこの実施例のように
紙面奥行方向に長い長溝状のものの他に、例えば直径３
μｍの円形孔状や正方形のものなどでもよい。トレンチ
の配置は、例えば５μｍピッチで等間隔に配列する。な
お円形のトレンチの場合は縦横に格子状に又は千鳥状に
配列すればよい。
【００１８】本実施例の製作方法の具体例は、次のとお
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
【００１９】次に、図３のように基板３、ドリフト層２
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
その底に深さ０．５μm、１０17ａｔｍ／ｃｍ3程度のｐ
導電型の電界緩和半導体領域１をホウ素（又はアルミニ
ウム等でも可）のイオン打ち込み等により形成する。続
いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁膜
９を形成した後、トレンチ６９内にりんを高濃度に含ん
だゲート領域としてのポリシリコンを堆積しトレンチ６
９を埋め込んでゲート領域１４を作る。トレンチ６９の
寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍであ
る。ここに示した寸法は１例であって、必要に応じて他
の寸法も用いる。トレンチ６９内のポリシリコンを残
し、それ以外の場所（基板表面等）の残りのポリシリコ
ンを除去することにより、トレンチ型絶縁ゲート電極１
４が形成される。最後に、アルミニウム（他にニッケル
等も用いうる）で表面にソース電極１１、裏面にドレイ
ン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を
完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ
2であった。
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
その底に深さ０．５μm、１０17ａｔｍ／ｃｍ3程度のｐ
導電型の電界緩和半導体領域１をホウ素（又はアルミニ
ウム等でも可）のイオン打ち込み等により形成する。続
いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁膜
９を形成した後、トレンチ６９内にりんを高濃度に含ん
だゲート領域としてのポリシリコンを堆積しトレンチ６
９を埋め込んでゲート領域１４を作る。トレンチ６９の
寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍであ
る。ここに示した寸法は１例であって、必要に応じて他
の寸法も用いる。トレンチ６９内のポリシリコンを残
し、それ以外の場所（基板表面等）の残りのポリシリコ
ンを除去することにより、トレンチ型絶縁ゲート電極１
４が形成される。最後に、アルミニウム（他にニッケル
等も用いうる）で表面にソース電極１１、裏面にドレイ
ン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を
完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ
2であった。
【００２０】本実施例はｎチャネルＳｉＣ MOSFETであ
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
【００２１】本実施例では、上記の接合２４の両側に拡
がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下
部のｐ導電型の電界緩和半導体領域１とn-導電型のドリ
フト層２との接合からもドレイン−ソース間電圧に応じ
てそれぞれの層に空乏層が拡がり、印加電圧に耐える耐
電圧性が生じる。したがって、トレンチ型絶縁ゲート電
極１４の下部では、印加電圧の大部分が上記電界緩和半
導体領域１とn-導電型のドリフト層２により分担され
る。このためにゲート底部における絶縁物層９の電圧分
担が小さくなり、その絶縁物層９の電界強度が緩和され
る。これにより、ゲート絶縁物層９の電界強度が緩和さ
れ耐電圧の向上を図ることができるとともに、ゲート絶
縁物層９の信頼性が向上する。
がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下
部のｐ導電型の電界緩和半導体領域１とn-導電型のドリ
フト層２との接合からもドレイン−ソース間電圧に応じ
てそれぞれの層に空乏層が拡がり、印加電圧に耐える耐
電圧性が生じる。したがって、トレンチ型絶縁ゲート電
極１４の下部では、印加電圧の大部分が上記電界緩和半
導体領域１とn-導電型のドリフト層２により分担され
る。このためにゲート底部における絶縁物層９の電圧分
担が小さくなり、その絶縁物層９の電界強度が緩和され
る。これにより、ゲート絶縁物層９の電界強度が緩和さ
れ耐電圧の向上を図ることができるとともに、ゲート絶
縁物層９の信頼性が向上する。
【００２２】計算による予測では、図１１のような従来
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmに近い値となった。これに対して、本実
施例のMOSFETのようにトレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成し絶縁物層９の底部の厚
みを側面の厚みより厚い０．５μｍとした本実施例の場
合では、トレンチ型絶縁ゲート底部側端部のＳｉ０2絶
縁物層９の電界強度は、従来のものに比べて４５〜６５
％減少する。その結果、半導体装置の耐圧は２９００Ｖ
から３２５０Ｖに向上した。従来のようにトレンチ型絶
縁ゲート１４の下部に電界緩和半導体領域１を形成しな
かったものでは、ドレイン電極１０に印加した電圧はn-
導電型のドリフト層２とトレンチ型絶縁ゲート１４の底
部の絶縁物層９により分担され、絶縁物層９の電圧分担
が大きくなり、それに応じて電界強度も大きくなってい
た。しかし、本実施例のようにトレンチ型絶縁ゲート１
４の下部に電界緩和半導体領域１を形成すると、電界緩
和半導体領域１、n-導電型のドリフト層２およびトレン
チ型絶縁ゲート底部絶縁物層９により電圧が分担され
る。特に電界緩和半導体領域１とn-導電型のドリフト層
２の接合近傍でドレイン−ソース間印加電圧の大部分を
分担する。それにより、トレンチ型絶縁ゲート１４の底
部の絶縁物層９の電圧分担が小さくなり、それに応じて
その層９の電界強度も小さくなる。耐圧が高い素子の場
合には、トレンチ型絶縁ゲート１４の底部の絶縁物層９
の電界強度が特に高くなるので、トレンチ型絶縁ゲート
１４の下部に電界緩和半導体領域１を形成した効果は顕
著になる。
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmに近い値となった。これに対して、本実
施例のMOSFETのようにトレンチ型絶縁ゲート１４の下部
に電界緩和半導体領域１を形成し絶縁物層９の底部の厚
みを側面の厚みより厚い０．５μｍとした本実施例の場
合では、トレンチ型絶縁ゲート底部側端部のＳｉ０2絶
縁物層９の電界強度は、従来のものに比べて４５〜６５
％減少する。その結果、半導体装置の耐圧は２９００Ｖ
から３２５０Ｖに向上した。従来のようにトレンチ型絶
縁ゲート１４の下部に電界緩和半導体領域１を形成しな
かったものでは、ドレイン電極１０に印加した電圧はn-
導電型のドリフト層２とトレンチ型絶縁ゲート１４の底
部の絶縁物層９により分担され、絶縁物層９の電圧分担
が大きくなり、それに応じて電界強度も大きくなってい
た。しかし、本実施例のようにトレンチ型絶縁ゲート１
４の下部に電界緩和半導体領域１を形成すると、電界緩
和半導体領域１、n-導電型のドリフト層２およびトレン
チ型絶縁ゲート底部絶縁物層９により電圧が分担され
る。特に電界緩和半導体領域１とn-導電型のドリフト層
２の接合近傍でドレイン−ソース間印加電圧の大部分を
分担する。それにより、トレンチ型絶縁ゲート１４の底
部の絶縁物層９の電圧分担が小さくなり、それに応じて
その層９の電界強度も小さくなる。耐圧が高い素子の場
合には、トレンチ型絶縁ゲート１４の底部の絶縁物層９
の電界強度が特に高くなるので、トレンチ型絶縁ゲート
１４の下部に電界緩和半導体領域１を形成した効果は顕
著になる。
【００２３】<<実施例４>>図４は、本発明の実施例４の
ｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。その構造は実施例１のn+導電型のドレイン層３の代
わりにｐ導電型のコレクタ層６を形成したものである。
実施例２の構造諸元および製作方法は、実施例１のＳｉ
Ｃ−n+導電型基板の代わりにＳｉＣ−p+導電型基板を用
いる点が異なるだけであり、後の製作工程は実施例１の
場合と同様である。なお、p+導電型基板の不純物濃度
は、１０18〜１０19ａｔｍ／ｃｍ3である。
ｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。その構造は実施例１のn+導電型のドレイン層３の代
わりにｐ導電型のコレクタ層６を形成したものである。
実施例２の構造諸元および製作方法は、実施例１のＳｉ
Ｃ−n+導電型基板の代わりにＳｉＣ−p+導電型基板を用
いる点が異なるだけであり、後の製作工程は実施例１の
場合と同様である。なお、p+導電型基板の不純物濃度
は、１０18〜１０19ａｔｍ／ｃｍ3である。
【００２４】本実施例のｎチャネルＩＧＢＴの動作にお
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。本実施例では、この空乏層で電圧を分担する以外
に、トレンチ型絶縁ゲート電極１４の下部でも、コレク
タ−エミッタ間電圧に応じて電界緩和半導体領域１とn-
導電型のドリフト層２との接合からそれぞれの層に空乏
層が拡がって耐電圧性が生じる。したがってトレンチ型
絶縁ゲート電極１４の下部では、印加電圧の大部分が上
記電界緩和半導体領域１とn-導電型のドリフト層２によ
り分担される。それ故、ゲート絶縁物層９の電圧分担が
小さくなり絶縁物層９の電界強度が緩和される。これに
より、ゲート絶縁物層９の信頼性が向上する。また、ゲ
ート絶縁物層９の電界強度が緩和され耐圧の向上を図る
ことが可能である。本実施例の場合においても、前述の
MOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部
側面部の絶縁物層９の電界強度は、電界緩和半導体領域
１を形成しない従来の構造のＩＧＢＴに比べ、４５〜６
５％程度緩和される。したがって、本実施例において
も、ゲート絶縁物層９の電界強度が緩和されたことによ
り耐圧の向上を図れるとともにゲート絶縁物層９の信頼
性が向上する。例えば実施例によれば耐圧が２９００Ｖ
から３２５０Ｖに改善できた。
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。本実施例では、この空乏層で電圧を分担する以外
に、トレンチ型絶縁ゲート電極１４の下部でも、コレク
タ−エミッタ間電圧に応じて電界緩和半導体領域１とn-
導電型のドリフト層２との接合からそれぞれの層に空乏
層が拡がって耐電圧性が生じる。したがってトレンチ型
絶縁ゲート電極１４の下部では、印加電圧の大部分が上
記電界緩和半導体領域１とn-導電型のドリフト層２によ
り分担される。それ故、ゲート絶縁物層９の電圧分担が
小さくなり絶縁物層９の電界強度が緩和される。これに
より、ゲート絶縁物層９の信頼性が向上する。また、ゲ
ート絶縁物層９の電界強度が緩和され耐圧の向上を図る
ことが可能である。本実施例の場合においても、前述の
MOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部
側面部の絶縁物層９の電界強度は、電界緩和半導体領域
１を形成しない従来の構造のＩＧＢＴに比べ、４５〜６
５％程度緩和される。したがって、本実施例において
も、ゲート絶縁物層９の電界強度が緩和されたことによ
り耐圧の向上を図れるとともにゲート絶縁物層９の信頼
性が向上する。例えば実施例によれば耐圧が２９００Ｖ
から３２５０Ｖに改善できた。
【００２５】<<実施例５>>図５は本発明の実施例５のｎ
チャネルＳｉＣ MOSFETの単位セグメントの断面図であ
る。実施例５は、実施例３のｎ導電型チャネルＳｉＣ
MOSFETに第２の導電型（ｐ）の第３の半導体領域として
の第２電界緩和半導体領域８を設けた構造である。この
電界緩和半導体領域８は、０.５μｍ厚であり、表面不
純物濃度が１０17ａｔｍ／ｃｍ3程度の、n-導電型のド
リフト層２と反対のｐ導電型を示す領域である。製作方
法は、n-導電型のドリフト層２を形成するところまでは
実施例３のMOSFETと同様である。実施例３の製法との主
な違いは、n-導電型のドリフト層２の形成後、選択的に
ホウ素（またはアルミニウム等でも可）をイオン打ち込
み等で注入し、第２電界緩和半導体領域８を形成する点
である。その後の製作工程は実施例３の場合と全く同様
であるから記載を省略する。
チャネルＳｉＣ MOSFETの単位セグメントの断面図であ
る。実施例５は、実施例３のｎ導電型チャネルＳｉＣ
MOSFETに第２の導電型（ｐ）の第３の半導体領域として
の第２電界緩和半導体領域８を設けた構造である。この
電界緩和半導体領域８は、０.５μｍ厚であり、表面不
純物濃度が１０17ａｔｍ／ｃｍ3程度の、n-導電型のド
リフト層２と反対のｐ導電型を示す領域である。製作方
法は、n-導電型のドリフト層２を形成するところまでは
実施例３のMOSFETと同様である。実施例３の製法との主
な違いは、n-導電型のドリフト層２の形成後、選択的に
ホウ素（またはアルミニウム等でも可）をイオン打ち込
み等で注入し、第２電界緩和半導体領域８を形成する点
である。その後の製作工程は実施例３の場合と全く同様
であるから記載を省略する。
【００２６】実施例３のMOSFETでは、トレンチ型絶縁ゲ
ート１４の底部の側端部における絶縁物層９の電界強度
が大きくなり、耐圧はその部分の電界強度で決まってい
た。それに対して、本実施例のように第２電界緩和半導
体領域８を形成したものでは、空乏層が第２電界緩和半
導体領域８とn-導電型のドリフト層２の接合部から拡が
り、トレンチ型絶縁ゲート１４の下部の電界緩和半導体
領域１とn-導電型のドリフト層２の接合部から拡がる空
乏層と連なる。そしてその空乏層はn-導電型のドリフト
層２中をドレイン電極１０側へ拡がる。その結果、ドレ
イン−ソース電極間に印加された電圧が、前述の連なっ
た空乏層によっても分担される。このため、絶縁物層９
の電圧分担がさらに小さくなり、電界強度がさらに緩和
される。本実施例においては、従来のものに比べて約５
５％〜８０％の電界強度が緩和される。したがって、実
施例５の半導体装置は従来のものに比べて約５５％以上
耐圧が向上し、例えば、耐圧は３１００Ｖから３６００
Ｖ程度に改善できる。上記の電界強度の緩和により上記
絶縁物層９の信頼性向上がさらに図れる。実験例とし
て、３０００Ｖの電圧印加試験を実施したところ従来の
ものに比べて２倍以上の寿命が得られた。
ート１４の底部の側端部における絶縁物層９の電界強度
が大きくなり、耐圧はその部分の電界強度で決まってい
た。それに対して、本実施例のように第２電界緩和半導
体領域８を形成したものでは、空乏層が第２電界緩和半
導体領域８とn-導電型のドリフト層２の接合部から拡が
り、トレンチ型絶縁ゲート１４の下部の電界緩和半導体
領域１とn-導電型のドリフト層２の接合部から拡がる空
乏層と連なる。そしてその空乏層はn-導電型のドリフト
層２中をドレイン電極１０側へ拡がる。その結果、ドレ
イン−ソース電極間に印加された電圧が、前述の連なっ
た空乏層によっても分担される。このため、絶縁物層９
の電圧分担がさらに小さくなり、電界強度がさらに緩和
される。本実施例においては、従来のものに比べて約５
５％〜８０％の電界強度が緩和される。したがって、実
施例５の半導体装置は従来のものに比べて約５５％以上
耐圧が向上し、例えば、耐圧は３１００Ｖから３６００
Ｖ程度に改善できる。上記の電界強度の緩和により上記
絶縁物層９の信頼性向上がさらに図れる。実験例とし
て、３０００Ｖの電圧印加試験を実施したところ従来の
ものに比べて２倍以上の寿命が得られた。
【００２７】<<実施例６>>図６は本発明の実施例６のｎ
チャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。実施例６はｎチャネルＳｉＣ ＩＧＢＴに第２電界
緩和半導体領域８を設けた構造を有する。この構造は実
施例３のn+導電型のドレイン層３の代わりにp+導電型の
コレクタ層６が形成されたものである。実施例６の構造
諸元および製作方法では、実施例５のＳｉＣ−ｎ導電型
基板の代わりにＳｉＣ−ｐ導電型基板を用い、ドレイン
層を若干低濃度にするとともに、絶縁物層９の厚さや膜
質の改善をはかっている。その他の製作工程は、実施例
３の場合と同様である。なお、ｐ+導電型基板の不純物
濃度は、１０18〜１０19ａｔｍ／ｃｍ3である。この実
施例の場合も実施例５の場合と同様に、第２電界緩和半
導体領域８を形成することによる効果があり、絶縁物層
９の電界強度が緩和される。本実施例においては、従来
のものに比べて約６５％〜１３０％の電界強度が緩和さ
れる。したがって、この半導体装置では約２５％以上耐
圧向上を図ることができ、耐圧は３３００Ｖから４６０
０Ｖ程度に改善できた。上記の電界強度の緩和により上
記絶縁物層９の信頼性向上も図れる。
チャネルＳｉＣ ＩＧＢＴのセグメントの断面図であ
る。実施例６はｎチャネルＳｉＣ ＩＧＢＴに第２電界
緩和半導体領域８を設けた構造を有する。この構造は実
施例３のn+導電型のドレイン層３の代わりにp+導電型の
コレクタ層６が形成されたものである。実施例６の構造
諸元および製作方法では、実施例５のＳｉＣ−ｎ導電型
基板の代わりにＳｉＣ−ｐ導電型基板を用い、ドレイン
層を若干低濃度にするとともに、絶縁物層９の厚さや膜
質の改善をはかっている。その他の製作工程は、実施例
３の場合と同様である。なお、ｐ+導電型基板の不純物
濃度は、１０18〜１０19ａｔｍ／ｃｍ3である。この実
施例の場合も実施例５の場合と同様に、第２電界緩和半
導体領域８を形成することによる効果があり、絶縁物層
９の電界強度が緩和される。本実施例においては、従来
のものに比べて約６５％〜１３０％の電界強度が緩和さ
れる。したがって、この半導体装置では約２５％以上耐
圧向上を図ることができ、耐圧は３３００Ｖから４６０
０Ｖ程度に改善できた。上記の電界強度の緩和により上
記絶縁物層９の信頼性向上も図れる。
【００２８】<<実施例７>>図７は本発明の実施例７のｎ
チャネルＳｉＣ MOSFETの単位セグメントの断面図であ
る。実施例７では、ドレイン電極１９を実施例１〜４の
ドレイン層３の面ではなくてボディ層４が設けられるド
リフト層２の面に設けている。このような構成のものを
横型の絶縁ゲート半導体装置と称している。実施例７で
は前記各実施例で設けていたｐ導電型のボディ層４の代
わりに、一定の領域をもつたとえばストライプ状のｐ導
電型のボディ領域４０を設ける。ドリフト層２の上でボ
ディ領域４０から一定距離離れたところにn+導電型のド
レイン領域３３を設ける。そしてドレイン領域３３の上
にドレイン電極１９を設ける。
チャネルＳｉＣ MOSFETの単位セグメントの断面図であ
る。実施例７では、ドレイン電極１９を実施例１〜４の
ドレイン層３の面ではなくてボディ層４が設けられるド
リフト層２の面に設けている。このような構成のものを
横型の絶縁ゲート半導体装置と称している。実施例７で
は前記各実施例で設けていたｐ導電型のボディ層４の代
わりに、一定の領域をもつたとえばストライプ状のｐ導
電型のボディ領域４０を設ける。ドリフト層２の上でボ
ディ領域４０から一定距離離れたところにn+導電型のド
レイン領域３３を設ける。そしてドレイン領域３３の上
にドレイン電極１９を設ける。
【００２９】ドレイン電極１９は絶縁ゲート電極１４か
ら所定の距離を隔てて絶縁ゲート電極１４に並行して設
けるのが望ましい。ドレイン電極１９とボディ領域４０
との間には１個又はそれ以上のｐ導電型のターミネーシ
ョン領域１５をボディ領域４０に実質的に並行して設け
ている。ターミネーション領域１５は、ボディ領域４０
の端部の電界集中を緩和するためのものである。上記の
各点以外の構造は図１のものと同じである。横型の絶縁
ゲート半導体装置では、ソース端子とドレイン端子が同
じ方向に設けられているので、ハイブリッドＩＣ等に組
み込んで用いる場合の配線作業が簡単になる。またドレ
イン電極１９が個々の半導体装置に設けられているので
接続の自由度が増す。実施例７に示したドレイン領域及
びドレイン電極１９の構成は、図５に示す実施例５の構
成に対しても同様に適用可能である。また図２の実施例
２、図４の実施例４及び図６の実施例６において、コレ
クタ層６に相当するp+導電型のコレクタ領域をボディ層
４上の面に設け、そのコレクタ領域にコレクタ電極を設
けることにより、図７の構成を実施例２、４及び６の装
置にも同様に適用可能である。
ら所定の距離を隔てて絶縁ゲート電極１４に並行して設
けるのが望ましい。ドレイン電極１９とボディ領域４０
との間には１個又はそれ以上のｐ導電型のターミネーシ
ョン領域１５をボディ領域４０に実質的に並行して設け
ている。ターミネーション領域１５は、ボディ領域４０
の端部の電界集中を緩和するためのものである。上記の
各点以外の構造は図１のものと同じである。横型の絶縁
ゲート半導体装置では、ソース端子とドレイン端子が同
じ方向に設けられているので、ハイブリッドＩＣ等に組
み込んで用いる場合の配線作業が簡単になる。またドレ
イン電極１９が個々の半導体装置に設けられているので
接続の自由度が増す。実施例７に示したドレイン領域及
びドレイン電極１９の構成は、図５に示す実施例５の構
成に対しても同様に適用可能である。また図２の実施例
２、図４の実施例４及び図６の実施例６において、コレ
クタ層６に相当するp+導電型のコレクタ領域をボディ層
４上の面に設け、そのコレクタ領域にコレクタ電極を設
けることにより、図７の構成を実施例２、４及び６の装
置にも同様に適用可能である。
【００３０】<<実施例８>>図８は、本発明の実施例８の
ｎチャネルＳｉＣ MOSFETのセグメントの断面図であ
る。実施例８の構造は大略実施例３と同じであるが、電
界緩和半導体領域の断面形状と製作工程において実施例
３と異なる。実施例８では、トレンチ６９を形成した
後、電界緩和半導体領域１Ａを形成する際、ホウ素等の
イオン打ち込み量を実施例３より多くする。これによ
り、トレンチ底部の両端部においてn-導電型のドリフト
層２内の横方向のホウ素の拡散がより顕著に進行し、図
８に示すように電界緩和半導体領域１Ａが深さ方向と同
程度まで両側にふくらんだ形状となる。その結果トレン
チ型絶縁ゲート１４の底部側端部における絶縁物層９の
電界強度がより緩和され、より高い耐圧を実現できる。
その理由は、電界緩和半導体領域１Ａのふくらんだ広い
領域で、電圧が分担されるためである。たとえば実施例
３の半導体装置の耐圧２９００〜３２５０Ｖに比べ、図
８に示す実施例８の耐圧は３２００Ｖから３５００Ｖと
増大し、更に信頼性も向上できた。一方、図８の構造の
場合、オン抵抗が若干増大するが実用的には全く問題に
ならない程度である。なお、本実施例の両脇にふくらん
だ形状の電界緩和半導体領域１Ａは、実施例１から実施
例７にも同様に適用可能である。
ｎチャネルＳｉＣ MOSFETのセグメントの断面図であ
る。実施例８の構造は大略実施例３と同じであるが、電
界緩和半導体領域の断面形状と製作工程において実施例
３と異なる。実施例８では、トレンチ６９を形成した
後、電界緩和半導体領域１Ａを形成する際、ホウ素等の
イオン打ち込み量を実施例３より多くする。これによ
り、トレンチ底部の両端部においてn-導電型のドリフト
層２内の横方向のホウ素の拡散がより顕著に進行し、図
８に示すように電界緩和半導体領域１Ａが深さ方向と同
程度まで両側にふくらんだ形状となる。その結果トレン
チ型絶縁ゲート１４の底部側端部における絶縁物層９の
電界強度がより緩和され、より高い耐圧を実現できる。
その理由は、電界緩和半導体領域１Ａのふくらんだ広い
領域で、電圧が分担されるためである。たとえば実施例
３の半導体装置の耐圧２９００〜３２５０Ｖに比べ、図
８に示す実施例８の耐圧は３２００Ｖから３５００Ｖと
増大し、更に信頼性も向上できた。一方、図８の構造の
場合、オン抵抗が若干増大するが実用的には全く問題に
ならない程度である。なお、本実施例の両脇にふくらん
だ形状の電界緩和半導体領域１Ａは、実施例１から実施
例７にも同様に適用可能である。
【００３１】前記の実施例７に示したドレイン領域及び
ドレイン電極１９の構成は、図８に示す実施例８の構成
に対しても同様に適用可能である。
ドレイン電極１９の構成は、図８に示す実施例８の構成
に対しても同様に適用可能である。
【００３２】<<実施例９>>図９は、本発明の実施例９で
ある耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MO
SFETの単位セグメントの断面図である。この実施例はト
レンチ６９側面の絶縁層９の厚さに対してトレンチ底部
のそれを約５ないし約２０倍以上にして電圧の分担を改
良しようとする。この実施例では、セグメント幅は５μ
ｍ、奥行きは１ｍｍである。その他の構造諸元は以下の
とおりである。n-導電型のドリフト層２はn+導電型のド
レイン層３の上に設け、厚さは約２０μｍである。n+導
電型のドレイン層３は、厚さ約３００μｍ、ｐ導電型の
ボディ層４の厚さは４μｍ、n+導電型のソース領域５の
接合深さは０．５μｍ、凹部すなわちトレンチ６９の深
さは６μｍ、トレンチ幅は３μｍ、トレンチ６９内に設
けたＳｉＯ2（酸化珪素）等の絶縁物層９の厚さはトレ
ンチ６９底部で１μｍ、トレンチ６９側面で０.１μｍ
である。本実施例では、トレンチ型絶縁ゲート電極１４
は紙面奥行方面に長いストライプ状である。なおトレン
チの平面形状は、例えばこの実施例のように紙面奥行方
向に長い長溝状のものの他に、例えば直径３μｍの円形
孔状や正方形のものなどでもよい。トレンチの配置は、
例えば５μｍピッチで等間隔に配列する。なお円形のト
レンチの場合は縦横に格子状に又は千鳥状に配列すれば
よい。
ある耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MO
SFETの単位セグメントの断面図である。この実施例はト
レンチ６９側面の絶縁層９の厚さに対してトレンチ底部
のそれを約５ないし約２０倍以上にして電圧の分担を改
良しようとする。この実施例では、セグメント幅は５μ
ｍ、奥行きは１ｍｍである。その他の構造諸元は以下の
とおりである。n-導電型のドリフト層２はn+導電型のド
レイン層３の上に設け、厚さは約２０μｍである。n+導
電型のドレイン層３は、厚さ約３００μｍ、ｐ導電型の
ボディ層４の厚さは４μｍ、n+導電型のソース領域５の
接合深さは０．５μｍ、凹部すなわちトレンチ６９の深
さは６μｍ、トレンチ幅は３μｍ、トレンチ６９内に設
けたＳｉＯ2（酸化珪素）等の絶縁物層９の厚さはトレ
ンチ６９底部で１μｍ、トレンチ６９側面で０.１μｍ
である。本実施例では、トレンチ型絶縁ゲート電極１４
は紙面奥行方面に長いストライプ状である。なおトレン
チの平面形状は、例えばこの実施例のように紙面奥行方
向に長い長溝状のものの他に、例えば直径３μｍの円形
孔状や正方形のものなどでもよい。トレンチの配置は、
例えば５μｍピッチで等間隔に配列する。なお円形のト
レンチの場合は縦横に格子状に又は千鳥状に配列すれば
よい。
【００３３】本実施例の製作方法の具体例は、次のとお
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
りである。最初にドレイン領域として機能する１０18か
ら１０20ａｔｍ／ｃｍ3濃度の、たとえば、１０19ａｔ
ｍ／ｃｍ3の濃度のn+形ＳｉＣ（炭化珪素）基板３を用
意する。この基板３の一表面上に１０15から１０16ａｔ
ｍ／ｃｍ3濃度、例えば約５×１０15ａｔｍ／ｃｍ3濃度
のＳｉＣのn-導電型のドリフト層２を気相成長法等によ
り形成する。次にそのドリフト層２の上に１０16ａｔｍ
／ｃｍ3程度のＳｉＣのｐ導電型のボディ層４を気相成
長法等により形成する。そして、ソース層として、選択
的に１０18ａｔｍ／ｃｍ3程度の濃度のn+導電型の領域
５を窒素のイオン打ち込み等により形成する。（窒素に
かえてりん等でも可能。）
【００３４】次に、図９のように基板３、ドリフト層２
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
続いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁
膜９を形成し、さらに気相成長法により選択的にトレン
チ底部のＳｉＯ2ゲート絶縁膜９を厚くし、約１μｍと
する。そしてトレンチ６９内にりんを高濃度に含んだゲ
ート領域としてのポリシリコンを堆積しトレンチ６９を
埋め込んでゲート領域１４を作る。トレンチ６９の寸法
の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍである。
ここに示した寸法は１例であって、必要に応じて他の寸
法も用いる。トレンチ６９内のポリシリコンを残し、そ
れ以外の場所（基板表面等）の残りのポリシリコンを除
去することにより、トレンチ型絶縁ゲート電極１４が形
成される。最後に、アルミニウム（他にニッケル等も用
いうる）で表面にソース電極１１、裏面にドレイン電極
１０を形成し、絶縁ゲート半導体装置(MOSFET)を完成す
る。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ2であ
った。
及びボディ層４からなる広義の基板を異方性エッチング
して、ｐ導電型のボディ層４を貫通し底部がn-導電型の
ドリフト層２に達するトレンチ（溝）６９を形成する。
続いて、トレンチ６９の内表面にＳｉＯ2のゲート絶縁
膜９を形成し、さらに気相成長法により選択的にトレン
チ底部のＳｉＯ2ゲート絶縁膜９を厚くし、約１μｍと
する。そしてトレンチ６９内にりんを高濃度に含んだゲ
ート領域としてのポリシリコンを堆積しトレンチ６９を
埋め込んでゲート領域１４を作る。トレンチ６９の寸法
の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍである。
ここに示した寸法は１例であって、必要に応じて他の寸
法も用いる。トレンチ６９内のポリシリコンを残し、そ
れ以外の場所（基板表面等）の残りのポリシリコンを除
去することにより、トレンチ型絶縁ゲート電極１４が形
成される。最後に、アルミニウム（他にニッケル等も用
いうる）で表面にソース電極１１、裏面にドレイン電極
１０を形成し、絶縁ゲート半導体装置(MOSFET)を完成す
る。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ2であ
った。
【００３５】本実施例はｎチャネルＳｉＣ MOSFETであ
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
り、この装置ではドレイン電極１０の電位がソース電極
１１の電位より高く、かつゲート電極であるトレンチ型
絶縁ゲート電極１４の電位がソース電極１１の電位より
も高くなるようにゲート電圧を印加する。このゲート電
圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート
電極１４の側面のｐ導電型のボディ層４の表面にｎ導電
型のチャネルが形成される。それにより電子がn+導電型
のソース領域５からそのチャネルを介してn-導電型のド
リフト層２、さらにn+導電型のドレイン層３に流れ込み
半導体装置がオンとなる。また、ゲート電極であるトレ
ンチ型絶縁ゲート電極１４の電位がソース電極１１の電
位以下になるようにゲート電圧を印加し、かつドレイン
電極１０の電位がソース電極１１の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡が
る。この空乏層により電界強度を緩和し、印加電圧に耐
える耐電圧性が生じる。
【００３６】本実施例では、絶縁物層９のトレンチ底部
の厚みを１μｍとトレンチ側面部の厚みより数倍から１
０倍程度以上厚くすることにより、絶縁物層９の底部及
び底部側面端部の電界が緩和される。これにより、耐電
圧の向上を図ることができる。あるいは、ゲート絶縁物
層９の信頼性を向上できる。
の厚みを１μｍとトレンチ側面部の厚みより数倍から１
０倍程度以上厚くすることにより、絶縁物層９の底部及
び底部側面端部の電界が緩和される。これにより、耐電
圧の向上を図ることができる。あるいは、ゲート絶縁物
層９の信頼性を向上できる。
【００３７】計算による予測では、図１１のような従来
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmを超える値となった。これに対して、本
実施例のMOSFETのように絶縁物層９の厚みを１μｍとし
たものでは、トレンチ型絶縁ゲート底部側端部のＳｉ０
2絶縁物層９の電界強度は、従来のものに比べて９０％
程度減少する。絶縁物層の信頼性は、電界強度がその破
壊電界強度近くになると大幅に低下する。本実施例では
絶縁物層９の電界強度が大幅に小さくなったことから、
信頼性が大幅に向上した。その結果半導体装置の耐圧は
２９００Ｖから３２５０Ｖに向上した。さらにｎ-ドリ
フト層を厚くすることにより、さらなる高耐圧化が可能
である。ドレイン電極１０に印加した電圧はn-導電型の
ドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁
物層９により分担され、絶縁物層９の電圧分担が大きく
なり、それに応じて電界強度も大きくなっていた。しか
し、本実施例のようにトレンチ型絶縁ゲート１４の底部
の絶縁物の厚さを約１μｍ以上とすると、n-導電型のド
リフト層２およびトレンチ型絶縁ゲート底部絶縁物層９
により電圧が分担され、特に絶縁物層９の底部でドレイ
ン−ソース間印加電圧の大部分を分担する。しかし、絶
縁物層９の厚みを増した分だけその層９の電界強度も小
さくなる。耐圧が高い素子の場合には、トレンチ型絶縁
ゲート１４の底部の絶縁物層９の電界強度が特に高くな
るので、絶縁物層９底部の厚みを増す効果は顕著にな
る。実施例９において、実施例５における第２電界緩和
半導体領域８に相当するものを設けると、実施例５と同
様の効果が得られる。実施例９において、実施例７にお
けるように、ドレイン電極１９を絶縁ゲート電極１４か
ら所定の距離を隔てて絶縁ゲート電極１４に並行して設
けると、実施例７と同様の効果を得ることができる。
のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型
絶縁ゲート電極１４とソース電極１１を短絡し、ソース
電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを
印加した場合、トレンチ型絶縁ゲート底部のＳｉ０2絶
縁物層９の電界強度は、Ｓｉ０2の破壊電界強度である
６〜１０MV/cmを超える値となった。これに対して、本
実施例のMOSFETのように絶縁物層９の厚みを１μｍとし
たものでは、トレンチ型絶縁ゲート底部側端部のＳｉ０
2絶縁物層９の電界強度は、従来のものに比べて９０％
程度減少する。絶縁物層の信頼性は、電界強度がその破
壊電界強度近くになると大幅に低下する。本実施例では
絶縁物層９の電界強度が大幅に小さくなったことから、
信頼性が大幅に向上した。その結果半導体装置の耐圧は
２９００Ｖから３２５０Ｖに向上した。さらにｎ-ドリ
フト層を厚くすることにより、さらなる高耐圧化が可能
である。ドレイン電極１０に印加した電圧はn-導電型の
ドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁
物層９により分担され、絶縁物層９の電圧分担が大きく
なり、それに応じて電界強度も大きくなっていた。しか
し、本実施例のようにトレンチ型絶縁ゲート１４の底部
の絶縁物の厚さを約１μｍ以上とすると、n-導電型のド
リフト層２およびトレンチ型絶縁ゲート底部絶縁物層９
により電圧が分担され、特に絶縁物層９の底部でドレイ
ン−ソース間印加電圧の大部分を分担する。しかし、絶
縁物層９の厚みを増した分だけその層９の電界強度も小
さくなる。耐圧が高い素子の場合には、トレンチ型絶縁
ゲート１４の底部の絶縁物層９の電界強度が特に高くな
るので、絶縁物層９底部の厚みを増す効果は顕著にな
る。実施例９において、実施例５における第２電界緩和
半導体領域８に相当するものを設けると、実施例５と同
様の効果が得られる。実施例９において、実施例７にお
けるように、ドレイン電極１９を絶縁ゲート電極１４か
ら所定の距離を隔てて絶縁ゲート電極１４に並行して設
けると、実施例７と同様の効果を得ることができる。
【００３８】<<実施例１０>>図１０は、本発明の実施例
１０のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面
図である。その構造は実施例９のn+導電型のドレイン層
３の代わりにｐ導電型のコレクタ層６を形成したもので
ある。実施例１０の構造諸元および製作方法は、実施例
９のＳｉＣ−n+導電型基板の代わりにＳｉＣ−p+導電型
基板を用いる点が異なるだけであり、後の製作工程は実
施例９の場合と同様である。尚、p+導電型基板の不純物
濃度は、１０18〜１０19ａｔｍ／ｃｍ3である。
１０のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面
図である。その構造は実施例９のn+導電型のドレイン層
３の代わりにｐ導電型のコレクタ層６を形成したもので
ある。実施例１０の構造諸元および製作方法は、実施例
９のＳｉＣ−n+導電型基板の代わりにＳｉＣ−p+導電型
基板を用いる点が異なるだけであり、後の製作工程は実
施例９の場合と同様である。尚、p+導電型基板の不純物
濃度は、１０18〜１０19ａｔｍ／ｃｍ3である。
【００３９】本実施例のｎチャネルＩＧＢＴの動作にお
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。
いて、先ずコレクタ電極１２の電位がエミッタ電極１３
の電位より高く、かつゲート電極であるトレンチ型絶縁
ゲート電極１４の電位がエミッタ電極１３の電位よりも
高くなるようにゲート電圧を印加する。このゲート電圧
がしきい値電圧を超えると、トレンチ型絶縁ゲート電極
１４の側面のｐ導電型のボディ層４の表面にｎ導電型の
チャネルが形成され、n+導電型のエミッタ領域７からそ
のチャネルを介して電子がn-導電型のドリフト層２に流
れ込む。これによってｐ導電型のコレクタ層６からはn-
導電型のドリフト層２に正孔が注入されオンとなる。こ
の時、n-導電型のドリフト層２で電導率変調が起こるた
め、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴで
は大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ2
の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍ
Ω・ｃｍ2であった。また、ゲート電極であるトレンチ
型絶縁ゲート電極１４の電位がエミッタ電極１３の電位
以下になるようにゲート電圧を印加し、かつコレクタ電
極１２の電位がエミッタ電極１３の電位より高くなるよ
うに電圧を印加した場合、n-導電型のドリフト層２とｐ
導電型のボディ層４の接合２４の両側に空乏層が拡がっ
て電界強度を緩和し、印加電圧に耐える耐電圧性が生じ
る。
【００４０】本実施例では、トレンチ型絶縁ゲート電極
１４の下部では、印加電圧の大部分が絶縁物層９の底部
により分担されるが、絶縁物層９の底部を厚くすること
によりその底部及び底部側面端部の電界強度が緩和され
る。これにより、ゲート絶縁物層９の信頼性が大幅に向
上する。また、ゲート絶縁物層９の電界強度が緩和され
るため耐圧の向上を図ることが可能である。本実施例の
場合においても、前述のMOSFETの場合と同様にトレンチ
型絶縁ゲート１４の底部側面部の絶縁物層９の電界強度
は、絶縁物層９を大幅に厚くしない従来の構造のＩＧＢ
Ｔに比べ、９０％程度緩和される。したがって、本実施
例においても、ゲート絶縁物層９の電界強度が緩和され
たことにより耐圧の向上を図れるとともにゲート絶縁物
層９の信頼性が大幅に向上する。例えば実施例によれば
耐圧が２９００Ｖから３２５０Ｖに改善できた。
１４の下部では、印加電圧の大部分が絶縁物層９の底部
により分担されるが、絶縁物層９の底部を厚くすること
によりその底部及び底部側面端部の電界強度が緩和され
る。これにより、ゲート絶縁物層９の信頼性が大幅に向
上する。また、ゲート絶縁物層９の電界強度が緩和され
るため耐圧の向上を図ることが可能である。本実施例の
場合においても、前述のMOSFETの場合と同様にトレンチ
型絶縁ゲート１４の底部側面部の絶縁物層９の電界強度
は、絶縁物層９を大幅に厚くしない従来の構造のＩＧＢ
Ｔに比べ、９０％程度緩和される。したがって、本実施
例においても、ゲート絶縁物層９の電界強度が緩和され
たことにより耐圧の向上を図れるとともにゲート絶縁物
層９の信頼性が大幅に向上する。例えば実施例によれば
耐圧が２９００Ｖから３２５０Ｖに改善できた。
【００４１】実施例１０において、実施例６における第
２電界緩和半導体領域８に相当するものを設けると、実
施例６と同様の効果が得られる。実施例１０において、
実施例７におけるように、コレクタ電極１２を絶縁ゲー
ト電極１４から所定の距離を隔てて絶縁ゲート電極１４
に並行して設けると、実施例７と同様の効果を得ること
ができる。
２電界緩和半導体領域８に相当するものを設けると、実
施例６と同様の効果が得られる。実施例１０において、
実施例７におけるように、コレクタ電極１２を絶縁ゲー
ト電極１４から所定の距離を隔てて絶縁ゲート電極１４
に並行して設けると、実施例７と同様の効果を得ること
ができる。
【００４２】以上、実施例１ないし１０について本発明
を説明したが、本発明はこれらの実施例に限定されるも
のではなく、トレンチ型MOSサイリスタ、トレンチ型静
電誘導トランジスタ、サイリスタ及びＩＥＧＴ(Injecti
on Enhanced Insulated GateBipolar Transistor)等に
も適用でき、各種の変形や応用ができるものである。ま
た絶縁物層９はＳｉＯ2以外にＴａ2Ｏ5（酸化タンタ
ル）、Ｓｉ3Ｎ4（窒化珪素）やＡｌＮ（窒化アルミニウ
ム）といった他の絶縁物でもよい。さらに、本発明の実
施例ではゲートはトレンチを埋め込んだ構造にしてある
が、必ずしもその必要はなく、ＳｉＯ2絶縁物層９を介
してトレンチ６９の内壁の一部に薄膜状に形成してもか
まわない。
を説明したが、本発明はこれらの実施例に限定されるも
のではなく、トレンチ型MOSサイリスタ、トレンチ型静
電誘導トランジスタ、サイリスタ及びＩＥＧＴ(Injecti
on Enhanced Insulated GateBipolar Transistor)等に
も適用でき、各種の変形や応用ができるものである。ま
た絶縁物層９はＳｉＯ2以外にＴａ2Ｏ5（酸化タンタ
ル）、Ｓｉ3Ｎ4（窒化珪素）やＡｌＮ（窒化アルミニウ
ム）といった他の絶縁物でもよい。さらに、本発明の実
施例ではゲートはトレンチを埋め込んだ構造にしてある
が、必ずしもその必要はなく、ＳｉＯ2絶縁物層９を介
してトレンチ６９の内壁の一部に薄膜状に形成してもか
まわない。
【００４３】
【発明の効果】本発明の絶縁ゲート半導体装置では、ト
レンチ型絶縁ゲートの底部に第２の導電型をもつ第１の
半導体領域を形成したことにより、従来のトレンチ型絶
縁ゲート構造の半導体装置では高電界であったトレンチ
型絶縁ゲートの底部の絶縁物層の電界強度が緩和され
た。その結果半導体装置では耐圧を従来のものに比べて
１５〜３０％程度向上できた。上記の電界強度の緩和に
よりその絶縁物層の信頼性が向上する。本発明の絶縁ゲ
ート半導体装置では、トレンチ型絶縁ゲートの底部に第
２の導電型をもつ第１の半導体領域を形成し、トレンチ
型絶縁ゲートの底部の絶縁物層の厚さを側面部の厚さよ
り厚くしたことにより、従来のトレンチ型絶縁ゲート構
造の半導体装置では高電界であったトレンチ型絶縁ゲー
トの底部の絶縁物層の電界強度がさらに、緩和された。
その結果半導体装置では耐圧を従来のものに比べて４５
〜６５％程度向上できた。上記の電界強度の緩和により
その絶縁物層の信頼性が向上する。
レンチ型絶縁ゲートの底部に第２の導電型をもつ第１の
半導体領域を形成したことにより、従来のトレンチ型絶
縁ゲート構造の半導体装置では高電界であったトレンチ
型絶縁ゲートの底部の絶縁物層の電界強度が緩和され
た。その結果半導体装置では耐圧を従来のものに比べて
１５〜３０％程度向上できた。上記の電界強度の緩和に
よりその絶縁物層の信頼性が向上する。本発明の絶縁ゲ
ート半導体装置では、トレンチ型絶縁ゲートの底部に第
２の導電型をもつ第１の半導体領域を形成し、トレンチ
型絶縁ゲートの底部の絶縁物層の厚さを側面部の厚さよ
り厚くしたことにより、従来のトレンチ型絶縁ゲート構
造の半導体装置では高電界であったトレンチ型絶縁ゲー
トの底部の絶縁物層の電界強度がさらに、緩和された。
その結果半導体装置では耐圧を従来のものに比べて４５
〜６５％程度向上できた。上記の電界強度の緩和により
その絶縁物層の信頼性が向上する。
【００４４】また、本発明の絶縁ゲート半導体装置の半
導体基板を、より高い導電率をもつ基板の上に同じ導電
型でそれより低い導電率の層を設けた構造とすることに
より、第２の電極と半導体基板との接触抵抗を小さくす
ることができる。このより低い導電率の層を形成したこ
とにより半導体装置の耐圧を高くすることができる。
導体基板を、より高い導電率をもつ基板の上に同じ導電
型でそれより低い導電率の層を設けた構造とすることに
より、第２の電極と半導体基板との接触抵抗を小さくす
ることができる。このより低い導電率の層を形成したこ
とにより半導体装置の耐圧を高くすることができる。
【００４５】さらに、本発明の絶縁ゲート半導体装置の
第２の半導体領域の導電率を、半導体基板内で第２の導
電型をもち半導体基板との間に接合を形成する第２の導
電型の半導体層と接合を形成している層の導電率よりも
高くすることにより、第１の電極と第２の半導体領域と
の接触抵抗を小さくすることができ、半導体装置のオン
抵抗を低減できる。
第２の半導体領域の導電率を、半導体基板内で第２の導
電型をもち半導体基板との間に接合を形成する第２の導
電型の半導体層と接合を形成している層の導電率よりも
高くすることにより、第１の電極と第２の半導体領域と
の接触抵抗を小さくすることができ、半導体装置のオン
抵抗を低減できる。
【００４６】また、半導体基板の前記接合をもつ面とは
反対側の面に第２の導電型の半導体層を設けた絶縁ゲー
ト半導体装置において、トレンチ型ゲート底部に第２の
導電型の第１の半導体領域を形成することにより、従来
のトレンチ型絶縁ゲート構造の半導体装置では、高電界
であったトレンチ型絶縁ゲートの底部の絶縁物層の電界
強度が緩和された。その結果半導体装置では耐圧を従来
のものに比べて１５〜３０％程度向上できる。上記の電
界強度の緩和により絶縁物層の信頼性が向上する。ま
た、半導体基板の前記接合をもつ面とは反対側の面に第
２の導電型の半導体層を設けた絶縁ゲート半導体装置に
おいて、トレンチ型ゲート底部に第２の導電型の第１の
半導体領域を形成し、トレンチ型絶縁ゲートの底部の絶
縁物層の厚さを側面部の厚さより厚くしたことにより、
従来のトレンチ型絶縁ゲート構造の半導体装置では、高
電界であったトレンチ型絶縁ゲートの底部の絶縁物層の
電界強度が緩和された。その結果半導体装置では耐圧を
従来のものに比べて４５〜６５％程度向上できる。上記
の電界強度の緩和により絶縁物層の信頼性が向上する。
反対側の面に第２の導電型の半導体層を設けた絶縁ゲー
ト半導体装置において、トレンチ型ゲート底部に第２の
導電型の第１の半導体領域を形成することにより、従来
のトレンチ型絶縁ゲート構造の半導体装置では、高電界
であったトレンチ型絶縁ゲートの底部の絶縁物層の電界
強度が緩和された。その結果半導体装置では耐圧を従来
のものに比べて１５〜３０％程度向上できる。上記の電
界強度の緩和により絶縁物層の信頼性が向上する。ま
た、半導体基板の前記接合をもつ面とは反対側の面に第
２の導電型の半導体層を設けた絶縁ゲート半導体装置に
おいて、トレンチ型ゲート底部に第２の導電型の第１の
半導体領域を形成し、トレンチ型絶縁ゲートの底部の絶
縁物層の厚さを側面部の厚さより厚くしたことにより、
従来のトレンチ型絶縁ゲート構造の半導体装置では、高
電界であったトレンチ型絶縁ゲートの底部の絶縁物層の
電界強度が緩和された。その結果半導体装置では耐圧を
従来のものに比べて４５〜６５％程度向上できる。上記
の電界強度の緩和により絶縁物層の信頼性が向上する。
【００４７】さらに、本発明の絶縁ゲート半導体装置の
半導体基板内に第２の導電型の第３の半導体領域を選択
的に設けることにより、第２の導電型の第１の半導体領
域だけを設けた場合よりさらに絶縁ゲート半導体装置の
トレンチゲートの底部の絶縁物層側端部の電界強度を緩
和することができた。それにより半導体装置の耐圧を従
来のものに比べて５５〜１３０％程度向上できた。上記
の電界強度の緩和により絶縁物層の信頼性がさらに向上
する。さらに、第２の電極を第１の電極と同じ方向に設
けた横型の半導体装置では、上述の高耐圧化あるいは信
頼性の向上が図れるうえに、個々の半導体装置が同じ方
向に第２の電極を有するので接続の自由度が増し、高集
積化が可能となる。さらに、第２の導電型の第１の電界
緩和半導体領域をトレンチの底部及び底部につながる側
部にも形成することにより、トレンチ型絶縁ゲートの底
部側端部の電界強度をさらに緩和することができ、耐圧
の向上を図ることができる。また、絶縁物層の電界強度
緩和により、絶縁物層の信頼性の向上を図ることができ
る。また、絶縁物層の底部の厚さを側面より大幅に厚く
することにより、絶縁物層の底部及び底部と側面との境
界部の電界を大幅に緩和することができ、耐圧の向上を
図ることができる。また、絶縁物層の電界強度の緩和に
より、絶縁物層の信頼性の大幅な向上を図ることができ
る。さらに、第２の導電型の第１の半導体領域を形成す
ることにより、さらなる高耐圧化又は信頼性の向上がは
かれる。
半導体基板内に第２の導電型の第３の半導体領域を選択
的に設けることにより、第２の導電型の第１の半導体領
域だけを設けた場合よりさらに絶縁ゲート半導体装置の
トレンチゲートの底部の絶縁物層側端部の電界強度を緩
和することができた。それにより半導体装置の耐圧を従
来のものに比べて５５〜１３０％程度向上できた。上記
の電界強度の緩和により絶縁物層の信頼性がさらに向上
する。さらに、第２の電極を第１の電極と同じ方向に設
けた横型の半導体装置では、上述の高耐圧化あるいは信
頼性の向上が図れるうえに、個々の半導体装置が同じ方
向に第２の電極を有するので接続の自由度が増し、高集
積化が可能となる。さらに、第２の導電型の第１の電界
緩和半導体領域をトレンチの底部及び底部につながる側
部にも形成することにより、トレンチ型絶縁ゲートの底
部側端部の電界強度をさらに緩和することができ、耐圧
の向上を図ることができる。また、絶縁物層の電界強度
緩和により、絶縁物層の信頼性の向上を図ることができ
る。また、絶縁物層の底部の厚さを側面より大幅に厚く
することにより、絶縁物層の底部及び底部と側面との境
界部の電界を大幅に緩和することができ、耐圧の向上を
図ることができる。また、絶縁物層の電界強度の緩和に
より、絶縁物層の信頼性の大幅な向上を図ることができ
る。さらに、第２の導電型の第１の半導体領域を形成す
ることにより、さらなる高耐圧化又は信頼性の向上がは
かれる。
【図１】本発明の実施例１の絶縁ゲート半導体装置の断
面図
面図
【図２】本発明の実施例２の絶縁ゲート半導体装置の断
面図
面図
【図３】本発明の実施例３の絶縁ゲート半導体装置の断
面図
面図
【図４】本発明の実施例４の絶縁ゲート半導体装置の断
面図
面図
【図５】本発明の実施例５の絶縁ゲート半導体装置の断
面図
面図
【図６】本発明の実施例６の絶縁ゲート半導体装置の断
面図
面図
【図７】本発明の実施例７の絶縁ゲート半導体装置の断
面図
面図
【図８】本発明の実施例８の絶縁ゲート半導体装置の断
面図
面図
【図９】本発明の実施例９の絶縁ゲート半導体装置の断
面図
面図
【図１０】本発明の実施例１０の絶縁ゲート半導体装置
の断面図
の断面図
【図１１】従来のMOSFETの絶縁ゲート半導体装置の断面
図
図
【図１２】従来のＩＧＢＴの絶縁ゲート半導体装置の断
面図
面図
１、１Ａ：電界緩和半導体領域 ２：n-導電型のドリフト層 ３：n+導電型のドレイン層 ４：ｐ導電型のボディ層 ５：n+導電型のソース領域 ６：ｐ導電型のコレクタ層 ７：n+導電型のエミッタ領域 ８：第２電界緩和半導体領域 ９：トレンチ型絶縁ゲート絶縁物層 １０：ドレイン電極 １１：ソース電極 １２：コレクタ電極 １３：エミッタ電極 １４：トレンチ型絶縁ゲート電極 １５：ターミネーション領域 １９：ドレイン電極 ２４：n-導電型のドリフト層とｐ導電型のボディ層との
接合部 ３３：ドレイン領域 ４０：ボディ領域 ６９：トレンチ
接合部 ３３：ドレイン領域 ４０：ボディ領域 ６９：トレンチ
Claims (12)
- 【請求項１】 第１の導電型をもつ半導体基板、前記半
導体基板上に設けられ、第１の導電型と反対の第２の導
電型をもち、半導体基板との間に接合を形成する第２の
導電型の半導体層、 前記の半導体層を貫通して前記半導体基板の一部までう
がった少なくとも一つの凹部、 前記凹部の底部において前記半導体基板内に形成された
第２の導電型の第１の半導体領域、 前記凹部の内表面に形成した絶縁層、 前記絶縁層によって前記基板及び前記半導体層と絶縁さ
れて少なくとも一部が前記凹部内に設けられたゲート、 前記半導体層の中で前記絶縁層に囲まれた前記ゲートの
周囲部の領域において前記第２の導電型の半導体層の表
面から所定の深さまで形成された第１の導電型の第２の
半導体領域、 前記第２の導電型の半導体層及び前記第２の半導体領域
の上にこれらと導電的に設けた第１の電極、及び前記半
導体基板の他の部分に設けた第２の電極、 を備えたことを特徴とする絶縁ゲート半導体装置。 - 【請求項２】 前記半導体基板は、より高い導電率を持
つ半導体層の上に形成した同じ導電型でそれより低い導
電率の半導体層を有することを特徴とする請求項１記載
の絶縁ゲート半導体装置。 - 【請求項３】 前記第２の半導体領域は前記半導体基板
のうち前記第２の導電型の半導体層と接合を形成してい
る部分よりも導電率が高いことを特徴とする請求項１記
載の絶縁ゲート半導体装置。 - 【請求項４】 前記基板の前記接合をもつ面とは反対側
の面に第２の導電型の層を設けたことを特徴とする請求
項１記載の絶縁ゲート半導体装置。 - 【請求項５】 半導体基板内に第２の導電型の第３の半
導体領域を前記凹部から隔離して設けたことを特徴とす
る請求項１記載の絶縁ゲート半導体装置。 - 【請求項６】 前記基板の前記接合をもつ面とは反対側
の面に第２の導電型の層を設け、かつ半導体基板内に第
２の導電型の領域を前記凹部から隔離して設けたことを
特徴とする請求項４記載の絶縁ゲート半導体装置。 - 【請求項７】 前記第２の電極が、前記半導体基板の上
であって前記第１の電極から所定の距離を隔てた位置に
設けられたことを特徴とする請求項１記載の絶縁ゲート
半導体装置。 - 【請求項８】 前記半導体基板内に形成される第２の導
電型の第１の半導体領域を、前記凹部の底部及び底部に
つながる側部に設けたことを特徴とする請求項１記載の
絶縁ゲート半導体装置。 - 【請求項９】 第１の導電型をもつ半導体基板、 前記半導体基板上に設けられ、第１の導電型と反対の第
２の導電型をもち、半導体基板との間に接合を形成する
第２の導電型の半導体層、 前記の半導体層を貫通して前記半導体基板の一部までう
がった少なくとも一つの凹部、 前記凹部の内表面に形成され、前記凹部の底部におい
て、前記凹部の側面より厚さが大きい絶縁層、 前記絶縁層によって前記基板及び前記半導体層と絶縁さ
れて少なくとも一部が前記凹部内に設けられたゲート、 前記半導体層の中で前記絶縁層に囲まれた前記ゲートの
周囲部の領域において前記第２の導電型の半導体層の表
面から所定の深さまで形成された第１の導電型の第２の
半導体領域、 前記第２の導電型の半導体層及び前記第２の半導体領域
の上にこれらと導電的に設けた第１の電極、及び前記半
導体基板の他の部分に設けた第２の電極、 を備えたことを特徴とする絶縁ゲート半導体装置。 - 【請求項１０】 前記基板の前記接合をもつ面とは反対
側の面に第２の導電型の層を設けたことを特徴とする請
求項９記載の絶縁ゲート半導体装置。 - 【請求項１１】 前記凹部の内表面に形成した絶縁層
は、前記凹部の底部の絶縁層の厚さが前記凹部の側面の
厚さの約５ないし約２０倍である請求項９又は１０記載
の絶縁ゲート半導体装置。 - 【請求項１２】 前記凹部の底部に形成した絶縁層の厚
さは約０．５ないし約２ミクロンであることを特徴とす
る請求項９又は１０記載の絶縁ゲート半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8331321A JPH1098188A (ja) | 1996-08-01 | 1996-12-11 | 絶縁ゲート半導体装置 |
| PCT/JP1997/004538 WO1998026458A1 (en) | 1996-12-11 | 1997-12-10 | Insulated gate semiconductor device |
| EP97947874A EP0893830A1 (en) | 1996-12-11 | 1997-12-10 | Insulated gate semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20399296 | 1996-08-01 | ||
| JP8-203992 | 1996-08-01 | ||
| JP8331321A JPH1098188A (ja) | 1996-08-01 | 1996-12-11 | 絶縁ゲート半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007001487A Division JP2007129259A (ja) | 1996-08-01 | 2007-01-09 | 絶縁ゲート半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098188A true JPH1098188A (ja) | 1998-04-14 |
Family
ID=26514225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8331321A Pending JPH1098188A (ja) | 1996-08-01 | 1996-12-11 | 絶縁ゲート半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098188A (ja) |
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