CN121237162A - 一种集成动态电流补偿模块的eFuse熔丝单元电路 - Google Patents

Abstract

本发明提供一种集成动态电流补偿模块的eFuse熔丝单元电路，属于半导体存储器技术领域，包括数字控制模块，偏置电路熔丝单元输出模块，偏置电路与熔丝单元输出模块相连，还包括与偏置电路连接的分压电阻R1，R3，R4、以及熔丝烧写模块，熔丝烧写模块在EN1端输入低电平控制信号时，熔丝烧写模块的NMOS管N13被打开，熔丝烧写模块的电阻R0会经过大电流开始熔丝烧写，完成后R0电阻上的硅化层被熔断使得电阻R0由低阻转化为高阻状态并且R0的阻值大于分压电阻R1，R3，R4的阻值时，完成烧写此时输出Y由1翻转为0，熔丝单元输出模块将输出信号输出到其他电路控制。本发明具有低功耗、高稳定性和宽范围的电流调节能力。

Description

一种集成动态电流补偿模块的eFuse熔丝单元电路

技术领域

本发明属于半导体存储器技术领域，具体涉及一种集成动态电流补偿模块的eFuse熔丝单元电路。

背景技术

eFuse是一种通过熔化金属熔丝实现数据存储的一次性可编程存储器，其数据一旦写入便无法修改或擦除。该技术广泛应用于存储设备唯一身份识别码(ID)、加密密钥等敏感信息，以确保数据安全性和完整性。在现代SoC设计中，eFuse被用于防止黑客攻击和未经授权的访问，其内置精密控制和多重保护特性可快速切断异常电流，响应速度和可靠性优于传统方案。

如图3所示，传统熔丝电路的设计目的是在生产过程中，工程师会根据芯片的用途和功能，配置不同的参数，例如芯片的时钟频率引脚功能等。这些参数通常是通过熔丝来设置的。在使用过程中，如果需要对芯片的配置进行更改，就需要重新设置熔丝，并且传统熔丝在芯片中属于独立器件，占用空间大。

相较于传统的熔丝电路，本发明的eFuse熔丝单元结构是一种通过熔化多晶电阻上的硅化层使其从低阻状态转化为高阻状态，改变电路通断状态，可以实现数据存储的一次性可编程存储器，其数据一旦写入便无法修改或擦除。本发明中的eFuse可以被用于多个应用场景，例如芯片保护、电源管理、电路校准等。在芯片保护方面，发明中的eFuse可以用于防止电路被过电压或过电流损坏，也可用于防篡改、防破解等。在电源管理方面，eFuse可以用于控制电流和电压，确保电路正常工作。在电路校准方面，发明中的eFuse可以用于校准电路参数，例如时钟频率和电流偏置等。总的来说eFuse的优点是体积小、功耗低、可编程性强、可靠性高、不易被擦除等，可广泛应用于存储设备唯一身份识别码(ID)、加密密钥等敏感信息，以确保数据安全性和完整性。在现代SoC设计中，eFuse被用于防止黑客攻击和未经授权的访问，其内置精密控制和多重保护特性可快速切断异常电流，响应速度和可靠性优于传统熔丝结构。

使用传统熔丝作为基础电路的保护器件在实际应用中会出现熔断值受环境温度影响大，因为传统熔丝的合金材料特性会随温度变化漂移，高温下可能误熔断，低温时响应延迟，保护阈值不可控；熔断精度低，固定熔断曲线无法适配动态负载(如电机启动浪涌)，且误差范围常达±20％，难以满足精密电子设备需求并且。

针对上述问题，现有技术中尽管传统熔丝的低价和抗干扰特性在简单场景仍有价值，但为了节省芯片面积，智能化和免维护需求正推动eFuse等电子熔断器加速替代。

发明内容

本发明针对现有技术存在的问题，提供了一种集成动态电流补偿模块的eFuse熔丝单元电路，集成度更高，更加节省芯片面积，减少瞬态电流对系统的冲击，适应复杂工况，安全性更高，电流和电压阈值可编程，动态匹配负载变化，适应电池老化以及温度波动等应用场景。

为解决以上技术问题，本发明提供如下技术方案：1.一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，包括：数字控制模块，以及与数字控制模块分别连接的偏置电路、熔丝单元输出模块，所述偏置电路与熔丝单元输出模块相连，还包括分压电阻R1，R3，R4、以及熔丝烧写模块，所述分压电阻R1，R3，R4与偏置电路连接，熔丝烧写模块与熔丝单元输出模块相连；

所述偏置电路结构提供稳定的偏置电流，数字控制模块用于控制偏置电路产生偏置电流，

熔丝烧写模块，在EN1端输入低电平控制信号时，熔丝烧写模块的NMOS管N13被打开，熔丝烧写模块的电阻R0会经过大电流开始熔丝烧写，烧写完成后R0电阻上的硅化层被熔断使得电阻R0由低阻转化为高阻状态并且R0的阻值大于分压电阻R1，R3，R4的阻值时，完成烧写此时输出Y由1翻转为0，

熔丝单元输出模块将整个熔丝单元电路的输出信号输出到其他电路控制。

进一步地，前述的数字控制模块包括：PMOS管P1、PMOS管P2，NMOS管N1、NMOS管N2，NMOS管N1的栅极与PMOS管P1的栅极、NMOS管N2的栅极、以及EN端相连，接收偏置电路开关数字信号；NMOS管N1、NMOS管N2的源极接地，PMOS管P1的漏极与NMOS管N2的源极、以及PMOS管P2的栅极相连，PMOS管P1的源极接电源；PMOS管P2的漏极与偏置电路、以及输出模块分别相连；

PMOS管P1和NMOS管N2组成反相器输出给到PMOS管P2的栅极接电源，即PMOS管P2作为偏置电路的上拉管。

进一步地，前述的偏置电路包括：PMOS管P3、P4、P5、P6，NMOS管N3、N4、N5、N6、N7、N8、N9，

PMOS管P3的栅极与PMOS管P2的栅极相连并接电源，

PMOS管P3的源极与PMOS管P5的漏极、PMOS管P3的栅极、PMOS管P7的栅极、PMOS管P4的栅极相连，并连接数字控制模块的PMOS管P2的漏极；

PMOS管P5的源极与NMOS管N3的源极相连，PMOS管P4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N4的栅极、NMOS管N6的栅极相连；

PMOS管P6的源极与NMOS管N6的漏极、NMOS管N8的栅极相连；NMOS管N6的源极与NMOS管N8的漏极相连，并且接熔丝单元输出模块；NMOS管N8的源极接地；PMOS管P6的栅极与PMOS管P3的栅极相连；

NMOS管N7的源极与NMOS管N9的漏极相连，NMOS管N7的栅极与NMOS管N4的栅极、NMOS管N6的栅极相连，并连接熔丝单元输出模块；NMOS管N7的漏极、以及NMOS管N9的源极接地；

电阻R1，R3，R4的MINUS端分别对应接PMOS管P3的漏极，PMOS管P6的漏极，PMOS管P4的漏极。

进一步地，前述的熔丝烧写模块包括：PMOS管P8，NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13；

PMOS管P8的栅极与NMOS管N10的栅极相连，并接入EN1端接收熔丝烧写数字信号，PMOS管P8的源极接地，PMOS管P8的漏极与NMOS管N10的漏极、NMOS管N11的漏极、NMOS管N13的栅极相连；

NMOS管N11的栅极与NMOS管N12的栅极相连接电源；NMOS管N11的源极与NMOS管N12的漏极相连；NMOS管N12的源极、以及NMOS管N13的源极接地；

NMOS管N13的漏极与电阻R0的其中一端相连；电阻R0的另一端连接熔丝单元输出模块。

进一步地，前述的熔丝单元输出模块包括：电阻R2、PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、NMOS管N14、NMOS管N15、NMOS管N16、NMOS管N17、NMOS管N18；

PMOS管P9的源极接电源，PMOS管P9的栅极接电阻R2的MINUS端，电阻R2的PLUS端接地，PMOS管P9的漏极与电阻R0的另一端连接；

PMOS管P10的栅极连接偏置电路的PMOS管P3的栅极、PMOS管P2的漏极、PMOS管P6的栅极，PMOS管P10的漏极连接电阻R0的其中一端、以及NMOS管N13的漏极；PMOS管P10的源极与NMOS管N14的漏极、PMOS管P11的栅极、NMOS管N16的栅极、

PMOS管P13的漏极、NMOS管N17的漏极相连；

NMOS管N14的栅极作为熔丝单元输出模块与偏执电路的第一连接端，与NMOS管N7的栅极相连，NMOS管N14的源极与NMOS管N15的漏极相连，

NMOS管N15的栅极作为熔丝单元输出模块与偏执电路的第二连接端，与PMOS管P6的源极相连，NMOS管N15的源极接地；

PMOS管P11的源极接电源，PMOS管P11的漏极与NMOS管N16的漏极、PMOS管P12的栅极、NMOS管N18的栅极相连；NMOS管N16的源极接地；

PMOS管P12的源极接电源，PMOS管P12的漏极与PMOS管P13的源极相连，NMOS管N17的源极与NMOS管N18的漏极相连，NMOS管N18的源极接地；

PMOS管P13的栅极接FDLP时钟控制信号，NMOS管N17的栅极接FDLN(时钟控制信号。

进一步地，前述的电阻R1，R3，R4的阻值为5K欧姆。

进一步地，前述的电阻R0为poly电阻。

相较于现有技术，本发明采用以上技术方案的有益技术效果如下：

1.本发明中eFuse熔丝单元结构集成度更高，更加节省芯片面积与传统的熔丝方案相比可节省约90％的芯片面积。

2.本发明中eFuse熔丝单元结构其编程过程直观可控。

3.本发明中熔丝电阻R0采用poly电阻结构在未编程状态时阻抗稳定，编程烧写后阻值可调控

4.本发明中eFuse熔丝单元结构在CP测试(Chip Probing Test)后仍然可以进行熔丝烧写，优化产品性能降低生产成本。

5.本发明中存在偏置电路并且可以控制是否开启所以相较与常规的eFuse本发明的静态功耗基本为0。

综上所述，本发明针对传统熔丝结构的不足做了改进节省了芯片面积，并且在相对于常规的eFuse本发明的对于静态功耗也做了优化。

附图说明

图1为传本发明的数字控制模块以及偏置电路图；

图2为本发明的熔丝单元输出模块以及熔丝单元输出模块电路图。

图3为常规的eFuse单元结构。

具体实施方式

为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。

在本发明中参照附图来描述本发明的各方面，附图中示出了许多说明性实施例。本发明的实施例不局限于附图所述。应当理解，本发明通过上面介绍的多种构思和实施例，以及下面详细描述的构思和实施方式中的任意一种来实现，这是因为本发明所公开的构思和实施例并不限于任何实施方式。另外，本发明公开的一些方面可以单独使用，或者与本发明公开的其他方面的任何适当组合来使用。

如图1和图2所示，本实施里提供一种集成动态电流补偿模块的eFuse熔丝单元电路，包括：数字控制模块，以及与数字控制模块分别连接的偏置电路、熔丝单元输出模块，所述偏置电路与熔丝单元输出模块相连，还包括分压电阻R1，R3，R4、以及熔丝烧写模块，所述分压电阻R1，R3，R4与偏置电路连接，熔丝烧写模块与熔丝单元输出模块相连；实施例中，R1，R3，R4的阻值为5KΩ或者1KΩ。

所述偏置电路结构提供稳定的偏置电流，数字控制模块用于控制偏置电路产生偏置电流，

熔丝烧写模块，在EN1端输入低电平控制信号时，熔丝烧写模块的NMOS管N13被打开，熔丝烧写模块的电阻R0会经过大电流开始熔丝烧写，烧写完成后R0电阻上的硅化层被熔断使得电阻R0由低阻转化为高阻状态并且R0的阻值大于分压电阻R1，R3，R4的阻值时，完成烧写此时输出Y由1翻转为0，熔丝单元输出模块将整个熔丝单元电路的输出信号输出到其他电路控制，其中R0使用的是poly电阻作为熔丝电阻。

数字控制模块包括：PMOS管P1、PMOS管P2，NMOS管N1、NMOS管N2，NMOS管N1的栅极与PMOS管P1的栅极、NMOS管N2的栅极、以及EN端相连，接收偏置电路开关数字信号；NMOS管N1、NMOS管N2的源极接地，PMOS管P1的漏极与NMOS管N2的源极、以及PMOS管P2的栅极相连，PMOS管P1的源极接电源；PMOS管P2的漏极与偏置电路、以及输出模块分别相连；

PMOS管P1和NMOS管N2组成反相器输出给到PMOS管P2的栅极接电源，即PMOS管P2作为偏置电路的上拉管。

偏置电路包括：PMOS管P3、P4、P5、P6，NMOS管N3、N4、N5、N6、N7、N8、N9，

PMOS管P3的栅极与PMOS管P2的栅极相连并接电源，

PMOS管P3的源极与PMOS管P5的漏极、PMOS管P3的栅极、PMOS管P7的栅极、PMOS管P4的栅极相连，并连接数字控制模块的PMOS管P2的漏极；

PMOS管P5的源极与NMOS管N3的源极相连，N3为倒比管，PMOS管P4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N4的栅极、NMOS管N6的栅极相连；

PMOS管P6的源极与NMOS管N6的漏极、NMOS管N8的栅极相连；NMOS管N6的源极与NMOS管N8的漏极相连，并且接熔丝单元输出模块；NMOS管N8的源极接地；PMOS管P6的栅极与PMOS管P3的栅极相连；

NMOS管N7的源极与NMOS管N9的漏极相连，NMOS管N7的栅极与NMOS管N4的栅极、NMOS管N6的栅极相连，并连接熔丝单元输出模块；NMOS管N7的漏极、以及NMOS管N9的源极接地；

电阻R1，R3，R4的MINUS端分别对应接PMOS管P3的漏极，PMOS管P6的漏极，PMOS管P4的漏极。

熔丝烧写模块包括：PMOS管P8，NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13；

PMOS管P8的栅极与NMOS管N10的栅极相连，并接入EN1端接收熔丝烧写数字信号，PMOS管P8的源极接地，PMOS管P8的漏极与NMOS管N10的漏极、NMOS管N11的漏极、NMOS管N13的栅极相连；

NMOS管N11的栅极与NMOS管N12的栅极相连接电源；NMOS管N11的源极与NMOS管N12的漏极相连；NMOS管N12的源极、以及NMOS管N13的源极接地；

NMOS管N13的漏极与电阻R0的其中一端相连；电阻R0的另一端连接熔丝单元输出模块。

熔丝单元输出模块包括：电阻R2、PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、NMOS管N14、NMOS管N15、NMOS管N16、NMOS管N17、NMOS管N18；

PMOS管P9的源极接电源，PMOS管P9的栅极接电阻R2的MINUS端，电阻R2的PLUS端接地，PMOS管P9的漏极与电阻R0的另一端连接；

PMOS管P10的栅极连接偏置电路的PMOS管P3的栅极、PMOS管P2的漏极、PMOS管P6的栅极，PMOS管P10的漏极连接电阻R0的其中一端、以及NMOS管N13的漏极；PMOS管P10的源极与NMOS管N14的漏极、PMOS管P11的栅极、NMOS管N16的栅极、

PMOS管P13的漏极、NMOS管N17的漏极相连；

NMOS管N14的栅极作为熔丝单元输出模块与偏执电路的第一连接端，与NMOS管N7的栅极相连，NMOS管N14的源极与NMOS管N15的漏极相连，

NMOS管N15的栅极作为熔丝单元输出模块与偏执电路的第二连接端，与PMOS管P6的源极相连，NMOS管N15的源极接地；

PMOS管P11的源极接电源，PMOS管P11的漏极与NMOS管N16的漏极、PMOS管P12的栅极、NMOS管N18的栅极相连；NMOS管N16的源极接地；

PMOS管P12的源极接电源，PMOS管P12的漏极与PMOS管P13的源极相连，NMOS管N17的源极与NMOS管N18的漏极相连，NMOS管N18的源极接地；

PMOS管P13的栅极接FDLP时钟控制信号，NMOS管N17的栅极接FDLN(时钟控制信号。

本实施例中，具体的，PMOS管P2、P3、P4、P5、P6、P7、P10衬底均接电源，NMOS管N3、N4、N5、N6、N7、N8、N9、N14、N15的衬底均接地；

R0采用poly电阻作为熔丝，避免了金属硅化物在形成过程中对薄栅氧化层及其硅化衬底引入缺陷，所以本发明采用了多晶硅互连的结构，编程时，在两极之间较高的电流密度作用下，金属原将会沿着电子运动方向进行迁移，随著电流密度的持续增加电迁移也会增加，若电迁移剧烈，多晶硅熔丝链的阳极将出现原子堆积，形成“小丘”，阴极此时由于原子的短缺而形成空洞，最终导致断路，完成编程，这种现象也即电迁移(EM)现象。电迁移现象是熔断的本质。是发生电迁移例子的流量关系式:

编程后熔丝阻值相对其初始时大概20到150欧姆的阻值来讲，可以说是成倍增加。

由于在偏置电流模块存在电阻R1，R3，R4阻值相等，分别对应三路偏置电流，且为了偏置电流更加稳定，在主偏置电路处的NMOS管N3做成了倒比管，当R0的阻值小于R1，R3，R4的阻值时由于N14和N15的电流恒定,流经PMOS管P10的电流大于N14，N15的电流那么此时的输出端并不会翻转，当R0的阻值大于R1，R3，R4的阻值时由于N14和N15的电流恒定,流经PMOS管P10的电流小于N14，N15的电流那么此时的输出端会立刻翻转，并且由于偏置电路中采用的是Cascode结构其稳定性更强，响应速度更快，所以当R0的阻值大于5KΩ，(R1＝R3＝R4＝5KΩ)时，输出端会立刻翻转

综上所述，本实例提供了一种一种集成动态电流补偿模块的eFuse熔丝单元电路，具有低功耗、高稳定性、适应复杂工况，安全性更高，电流和电压阈值可编程，动态匹配负载变化，适应电池老化以及温度波动等应用场景。

虽然本发明已以较佳实施例阐述如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (7)

1.一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，包括：数字控制模块，以及与数字控制模块分别连接的偏置电路、熔丝单元输出模块，所述偏置电路与熔丝单元输出模块相连，还包括分压电阻R1，R3，R4、以及熔丝烧写模块，所述分压电阻R1，R3，R4与偏置电路连接，熔丝烧写模块与熔丝单元输出模块相连；

所述偏置电路结构提供稳定的偏置电流，数字控制模块用于控制偏置电路产生偏置电流，

熔丝烧写模块，在EN1端输入低电平控制信号时，熔丝烧写模块的NMOS管N13被打开，熔丝烧写模块的电阻R0会经过大电流开始熔丝烧写，烧写完成后R0电阻上的硅化层被熔断使得电阻R0由低阻转化为高阻状态并且R0的阻值大于分压电阻R1，R3，R4的阻值时，完成烧写此时输出Y由1翻转为0，

熔丝单元输出模块将整个熔丝单元电路的输出信号输出到其他电路控制。

2.根据权利要求1所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，数字控制模块包括：PMOS管P1、PMOS管P2，NMOS管N1、NMOS管N2，NMOS管N1的栅极与PMOS管P1的栅极、NMOS管N2的栅极、以及EN端相连，接收偏置电路开关数字信号；NMOS管N1、NMOS管N2的源极接地，PMOS管P1的漏极与NMOS管N2的源极、以及PMOS管P2的栅极相连，PMOS管P1的源极接电源；PMOS管P2的漏极与偏置电路、以及输出模块分别相连；

PMOS管P1和NMOS管N2组成反相器输出给到PMOS管P2的栅极接电源，即PMOS管P2作为偏置电路的上拉管。

3.根据权利要求2所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，偏置电路包括：PMOS管P3、P4、P5、P6，NMOS管N3、N4、N5、N6、N7、N8、N9，PMOS管P3的栅极与PMOS管P2的栅极相连并接电源，

PMOS管P3的源极与PMOS管P5的漏极、PMOS管P3的栅极、PMOS管P7的栅极、PMOS管P4的栅极相连，并连接数字控制模块的PMOS管P2的漏极；

PMOS管P5的源极与NMOS管N3的源极相连，PMOS管P4的源极与NMOS管N5的漏极、NMOS管N5的栅极、NMOS管N4的栅极、NMOS管N6的栅极相连；

PMOS管P6的源极与NMOS管N6的漏极、NMOS管N8的栅极相连；NMOS管N6的源极与NMOS管N8的漏极相连，并且接熔丝单元输出模块；NMOS管N8的源极接地；PMOS管P6的栅极与PMOS管P3的栅极相连；

NMOS管N7的源极与NMOS管N9的漏极相连，NMOS管N7的栅极与NMOS管N4的栅极、NMOS管N6的栅极相连，并连接熔丝单元输出模块；NMOS管N7的漏极、以及NMOS管N9的源极接地；

电阻R1，R3，R4的MINUS端分别对应接PMOS管P3的漏极，PMOS管P6的漏极，PMOS管P4的漏极。

4.根据权利要求3所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，熔丝烧写模块包括：PMOS管P8，NMOS管N10、NMOS管N11、NMOS管N12、NMOS管N13；

PMOS管P8的栅极与NMOS管N10的栅极相连，并接入EN1端接收熔丝烧写数字信号，PMOS管P8的源极接地，PMOS管P8的漏极与NMOS管N10的漏极、NMOS管N11的漏极、NMOS管N13的栅极相连；

NMOS管N11的栅极与NMOS管N12的栅极相连接电源；NMOS管N11的源极与NMOS管N12的漏极相连；NMOS管N12的源极、以及NMOS管N13的源极接地；

NMOS管N13的漏极与电阻R0的其中一端相连；电阻R0的另一端连接熔丝单元输出模块。

5.根据权利要求4所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，熔丝单元输出模块包括：电阻R2、PMOS管P9、PMOS管P10、PMOS管P11、PMOS管P12、PMOS管P13、NMOS管N14、NMOS管N15、NMOS管N16、NMOS管N17、NMOS管N18；

PMOS管P9的源极接电源，PMOS管P9的栅极接电阻R2的MINUS端，电阻R2的PLUS端接地，PMOS管P9的漏极与电阻R0的另一端连接；

PMOS管P10的栅极连接偏置电路的PMOS管P3的栅极、PMOS管P2的漏极、PMOS管P6的栅极，PMOS管P10的漏极连接电阻R0的其中一端、以及NMOS管N13的漏极；PMOS管P10的源极与NMOS管N14的漏极、PMOS管P11的栅极、NMOS管N16的栅极、PMOS管P13的漏极、NMOS管N17的漏极相连；

NMOS管N14的栅极作为熔丝单元输出模块与偏执电路的第一连接端，与NMOS管N7的栅极相连，NMOS管N14的源极与NMOS管N15的漏极相连，

NMOS管N15的栅极作为熔丝单元输出模块与偏执电路的第二连接端，与PMOS管P6的源极相连，NMOS管N15的源极接地；

PMOS管P11的源极接电源，PMOS管P11的漏极与NMOS管N16的漏极、PMOS管P12的栅极、NMOS管N18的栅极相连；NMOS管N16的源极接地；

PMOS管P12的源极接电源，PMOS管P12的漏极与PMOS管P13的源极相连，NMOS管N17的源极与NMOS管N18的漏极相连，NMOS管N18的源极接地；

PMOS管P13的栅极接FDLP时钟控制信号，NMOS管N17的栅极接FDLN(时钟控制信号。

6.根据权利要求1所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，

电阻R1，R3，R4的阻值为5K欧姆。

7.根据权利要求1所述的一种集成动态电流补偿模块的eFuse熔丝单元电路，其特征在于，

电阻R0为poly电阻。