CN121237759A - Qfn封装芯片 - Google Patents

Abstract

本公开提供了一种QFN封装芯片，属于封装技术领域。QFN封装芯片包括封装体、引线框架、裸芯片、四排第一封装焊盘和至少一组增强封装焊盘。引线框架和裸芯片封装于封装体，裸芯片的接地焊盘与引线框架电连接。每组增强封装焊盘位于封装体的底部的一个角落，每组增强封装焊盘包括第一增强封装焊盘和第二增强封装焊盘，第一增强封装焊盘距角落的顶点的距离大于第二增强封装焊盘距顶点的距离。第一增强封装焊盘与引线框架电连接，第二增强封装焊盘与引线框架电连接或信号悬空。由于第二增强封装焊盘更靠近顶点，所以，第二增强封装焊盘能够保护第一增强封装焊盘，提高了第一增强封装焊盘焊接的可靠性，进而提高了QFN封装芯片的可靠性。

Description

QFN封装芯片

技术领域

本公开涉及封装技术领域，特别涉及一种QFN封装芯片。

背景技术

方形扁平式无引脚封装(quad flat no-lead package，QFN)封装芯片呈方形或矩形。QFN封装芯片的底部的四个边上设有四排封装焊盘，四排封装焊盘用于与印刷电路板(printed circuit board，PCB)上的焊盘焊接，以实现QFN封装芯片与PCB的固定和电连接。

当QFN封装芯片受到应力作用时，QFN封装芯片的底部的四个角落的封装焊盘容易开裂，这降低了QFN封装芯片的可靠性。

发明内容

本公开提供了一种方形扁平式无引脚封装(quad flat no-lead package，QFN)封装芯片。QFN封装芯片的底部的角落包括间隔排布的第一增强封装焊盘和第二增强封装焊盘，第一增强封装焊盘和第二增强封装焊盘能够提高QFN封装芯片的角落的焊接强度，进而提高QFN封装芯片的可靠性。所述QFN封装芯片的技术方案如下所述。

本公开提供了一种QFN封装芯片。QFN封装芯片包括封装体、引线框架、裸芯片、四排第一封装焊盘和至少一组增强封装焊盘。引线框架和裸芯片封装于封装体，裸芯片的接地焊盘与引线框架电连接。四排第一封装焊盘分别位于封装体的底部的四个边上，第一封装焊盘与裸芯片的信号焊盘或接地焊盘电连接。每组增强封装焊盘位于封装体的底部的一个角落。每组增强封装焊盘至少包括第一增强封装焊盘和第二增强封装焊盘，第一增强封装焊盘距所在角落的顶点的距离大于第二增强封装焊盘距顶点的距离。第一增强封装焊盘与引线框架电连接，第二增强封装焊盘与引线框架电连接或信号悬空。

其中，封装体为塑封体。引线框架形成QFN封装芯片的骨架部分，并用于将各个接地的封装焊盘电连接在一起。裸芯片是指未封装的芯片，还可称为Die或裸Die。裸芯片包括焊盘(Die pad)，裸芯片的焊盘用于实现裸芯片与引线框架或封装焊盘(如第一封装焊盘)的电连接。裸芯片的焊盘包括接地焊盘和信号焊盘。接地焊盘用于接地，信号焊盘用于传输高速信号。裸芯片的至少一部分接地焊盘与引线框架电连接，则引线框架接地，并使得与引线框架连接的封装焊盘(如增强封装焊盘)接地。

四排第一封装焊盘分别在封装体的底部的四个边上外露，用于实现QFN封装芯片在印刷电路板(printed circuit board，PCB)上的固定和电连接。第一封装焊盘分为信号封装焊盘和接地封装焊盘。信号封装焊盘与裸芯片的信号焊盘电连接，用于传输高速信号。接地封装焊盘与裸芯片的接地焊盘电连接，用于保障信号的回流，防止信号串扰。其中，接地封装焊盘与裸芯片的接地焊盘电连接，可以通过将接地封装焊盘与引线框架连接(如一体式连接或通过电连接线连接)实现。增强封装焊盘在封装体的底部的角落外露，用于与PCB上的焊盘焊接。

本公开提供的技术方案中，每组增强封装焊盘至少包括间隔排布的第一增强封装焊盘和第二增强封装焊盘，而第一增强封装焊盘和第二增强封装焊盘同时开裂的可能性较低。并且，由于第一增强封装焊盘和第二增强封装焊盘间隔排布，所以，其中一个增强封装焊盘的开裂，不会直接导致另一个增强封装焊盘的开裂。这样，提高了增强封装焊盘焊接的可靠性，进而提高了增强封装焊盘保护第一封装焊盘的可靠性，也即，提高了第一封装焊盘焊接的可靠性。

并且，第一增强封装焊盘与引线框架电连接，则第一增强封装焊盘接地。这样，第一增强封装焊盘还能够起到保障信号回流，降低信号串扰的作用。再者，由于第二增强封装焊盘相对于第一增强封装焊盘更靠近封装体的角落的顶点，所以，一般来说，第二增强封装焊盘会先于第一增强封装焊盘开裂，也即，第二增强封装焊盘能够对第一增强封装焊盘进行保护，这提高了第一增强封装焊盘接地的可靠性。

在一种可能的实现方式中，第二增强封装焊盘与引线框架电连接。这样，第二增强封装焊盘接地，则第二增强封装焊盘也能够起到保障信号回流，降低信号串扰的作用。并且，由于第一增强封装焊盘和第二增强封装焊盘均接地，所以，一个增强封装焊盘(如第二增强封装焊盘)开裂后，另一个增强封装焊盘(如第一增强封装焊盘)仍然能够起到防止角落附近的第一封装焊盘的信号串扰的作用。

在一种可能的实现方式中，QFN封装芯片的边长大于或等于10mm、小于或等于14mm。

在一种可能的实现方式中，QFN封装芯片的尺寸为10mm×10mm、11mm×11mm、12mm×12mm、13mm×13mm或14mm×14mm。

在一种可能的实现方式中，引线框架包括主框架和至少一个分支框架。裸芯片固定于主框架，裸芯片的接地焊盘与主框架电连接。每个分支框架的一端与主框架连接，另一端向着封装体的一个角落延伸，分支框架的至少两个区域在封装体的底部外露，至少两个区域至少形成第一增强封装焊盘和第二增强封装焊盘。也即，第一增强封装焊盘和第二增强封装焊盘与引线框架是一体成型的。其中，引线框架为金属材质。

在一种可能的实现方式中，设距离第一增强封装焊盘最近的两个第一封装焊盘分别为第一边缘封装焊盘和第二边缘封装焊盘。第一边缘封装焊盘和第二边缘封装焊盘分别位于封装体相邻的两个边上。设第一参考线与第一边缘封装焊盘、第二边缘封装焊盘均相切，且第一边缘封装焊盘和第二边缘封装焊盘位于第一参考线靠近顶点的一侧。第一参考线与第一增强封装焊盘相交。其中，第一边缘封装焊盘和第二边缘封装焊盘均为信号封装焊盘。

本公开提供的技术方案，当第二增强封装焊盘开裂后，第一边缘封装焊盘、第二边缘封装焊盘和第一增强封装焊盘同时受应力作用，则第一边缘封装焊盘、第二边缘封装焊盘和第一增强封装焊盘互相辅助，提高了第一边缘封装焊盘、第二边缘封装焊盘和第一增强封装焊盘焊接的可靠性。另外，也便于第一增强封装焊盘降低第一边缘封装焊盘、第二边缘封装焊盘的信号串扰。

需要说明的是，当第二增强封装焊盘开裂后，第一边缘封装焊盘、第二边缘封装焊盘和第一增强封装焊盘中的任何一个均开裂，均会导致QFN封装芯片不可用。其中，第一边缘封装焊盘和第二边缘封装焊盘开裂后信号缺失，第一增强封装焊盘开裂后QFN封装芯片因信号串扰严重而不可用。可见，第一边缘封装焊盘、第二边缘封装焊盘和第一增强封装焊盘是同等重要的。

在一种可能的实现方式中，第一增强封装焊盘位于第一参考线靠近顶点的一侧。这样，一般来说，第一增强封装焊盘会先于第一边缘封装焊盘和第二边缘封装焊盘开裂，也即，第一增强封装焊盘能够对第一边缘封装焊盘和第二边缘封装焊盘进行保护。

在一种可能的实现方式中，第一增强封装焊盘和第二增强封装焊盘位于封装体的底部的对角线上。这样，QFN封装芯片整体受力更加均匀，降低QFN封装芯片因受力不均匀而导致封装焊盘开裂的可能性。

在一种可能的实现方式中，增强封装焊盘还包括第三增强封装焊盘和第四增强封装焊盘。第三增强封装焊盘和第四增强封装焊盘位于对角线的两侧，第三增强封装焊盘、第四增强封装焊盘与引线框架电连接或信号悬空。其中，第三增强封装焊盘和第四增强封装焊盘距所在角落顶点的距离，小于第一增强封装焊盘均顶点的距离。这样，第二增强封装焊盘、第三增强封装焊盘和第四增强封装焊盘均能够对第一增强封装焊盘进行保护，实现了“多保一”的效果，大大降低了第一增强封装焊盘开裂的可能性，进而提高了第一增强封装焊盘接地的可靠性。

另外，本公开通过在一个角落设置多个间隔排布的小面积的增强封装焊盘，相较于在角落设置一个大面积的增强封装焊盘，能够提高增强封装焊盘的加固区域的面积。这是因为，为避免增强封装焊盘的焊锡串到第一封装焊盘，要求增强封装焊盘与第一封装焊盘之间存在一个最小间隙，而增强封装焊盘的面积越大所需使用的焊锡的量也越大，要求该间隙也越大。因此，相较于大面积的增强封装焊盘，小面积的增强封装焊盘距第一封装焊盘的距离能够更近，进而能够增大加固区域的面积。

在一种可能的实现方式中，第三增强封装焊盘、第四增强封装焊盘与引线框架电连接。这样，只要第一增强封装焊盘、第二增强封装焊盘、第三增强封装焊盘和第四增强封装焊盘中的一个保持接地，就能够起到防止信号串扰的作用，保障QFN封装芯片的信号完整性。

在一种可能的实现方式中，设第三增强封装焊盘位于封装体的底部的第一边，设第四增强封装焊盘位于封装体的底部的第二边。第三增强封装焊盘远离第二边的一侧与第二边的间距小于1mm，第四增强封装焊盘远离第一边的一侧与第一边的间距小于1mm。这样，第三增强封装焊盘和第四增强封装焊盘距离对应边的距离比较近，使得四排第一封装焊盘能够按照封装体的角落里没有增强封装焊盘时的布置方式正常布置，不需要通过除掉一些第一封装焊盘来获取足够大的角落区域布置多个增强封装焊盘。也即，增强封装焊盘的布置没有占用第一封装焊盘(信号封装焊盘)的资源。其中，由于越靠近角落的顶点，封装焊盘开裂的可能性越大，所以，一般要求第一封装焊盘距对应边的距离大于1mm。

在一种可能的实现方式中，第三增强封装焊盘远离第二边的一侧与第二边的间距小于0.95mm，第四增强封装焊盘远离第一边的一侧与第一边的间距小于0.95mm。

在一种可能的实现方式中，设第二参考线与第三增强封装焊盘、第四增强封装焊盘均相切，且第二增强封装焊盘和第四增强封装焊盘位于第二参考线靠近顶点的一侧。第一增强封装焊盘和第二增强封装焊盘分列在第二参考线的两侧。这样，预设的开裂顺序为，第二增强封装焊盘先开裂，第三增强封装焊盘和第四增强封装焊盘后开裂，第一增强封装焊盘最后开裂。

在一种可能的实现方式中，QFN封装芯片还包括四排第二封装焊盘，四排第二封装焊盘位于四排第一封装焊盘围成的区域内，且分别与四排第一封装焊盘相对。第二封装焊盘与裸芯片的信号焊盘或接地焊盘电连接。设第三参考线沿第二封装焊盘的排的方向延伸，且与第二封装焊盘远离第一封装焊盘的一侧相切。设第四参考线沿第二封装焊盘的排的方向延伸，且与第二封装焊盘靠近第一封装焊盘的一侧相切。第一增强封装焊盘的至少一部分位于第三参考线和第四参考线之间。这样，第一增强封装焊盘还能够起到降低第二封装焊盘的信号串扰的作用。

在一种可能的实现方式中，每组增强封装焊盘包括一个第一增强封装焊盘和两个第二增强封装焊盘。第一增强封装焊盘位于封装体的底部的对角线上，两个第二增强封装焊盘位于对角线的两侧。

在一种可能的实现方式中，每组增强封装焊盘包括两个第一增强封装焊盘和一个第二增强封装焊盘。第二增强封装焊盘位于封装体的底部的对角线上，两个第一增强封装焊盘位于对角线的两侧。

在一种可能的实现方式中，QFN封装芯片包括四组增强封装焊盘，四组增强封装焊盘分别位于封装体的底部的四个角落。这样，QFN封装芯片的四个角落的焊接的可靠性均较高。

附图说明

图1是相关技术中的一种QFN封装芯片的示意图；

图2是本公开实施例提供的一种QFN封装芯片的顶部的示意图；

图3是图2示出的QFN封装芯片的内部结构示意图；

图4是本公开实施例提供的一种QFN封装芯片的底部的示意图；

图5是图4示出的QFN封装芯片的内部结构示意图；

图6是本公开实施例提供的一种QFN封装芯片的内部结构示意图；

图7是本公开实施例提供的一种QFN封装芯片的底部的示意图；

图8是本公开实施例提供的一种QFN封装芯片的角落的局部示意图；

图9是本公开实施例提供的一种QFN封装芯片的角落的局部示意图；

图10是本公开实施例提供的一种QFN封装芯片的角落的局部示意图；

图11是本公开实施例提供的一种QFN封装芯片的角落的局部示意图；

图12是本公开实施例提供的一种QFN封装芯片的角落的局部示意图；

图13是本公开实施例提供的另一种QFN封装芯片的角落的局部示意图；

图14是本公开实施例提供的另一种QFN封装芯片的角落的局部示意图；

图15是本公开实施例提供的另一种QFN封装芯片的角落的局部示意图；

图16是本公开实施例提供的一种引线框架的三维示意图；

图17是本公开实施例提供的一种引线框架的分支框架的三维示意图。

图例说明

1、封装体，10、顶点，11、第一边，12、第二边；

2、引线框架，21、主框架，22、分支框架，220、开孔，221、主分支框架，222、子分支框架；

3、裸芯片，31、接地焊盘，32、信号焊盘；

4、第一封装焊盘，41、第一边缘封装焊盘，42、第二边缘封装焊盘；

5、增强封装焊盘，51、第一增强封装焊盘，52、第二增强封装焊盘，53、第三增强封装焊盘，54、第四增强封装焊盘；

6、第二封装焊盘；

7、中心焊盘；

A、第一参考线，B、第二参考线，C、第三参考线，D、第四参考线，E、第五参考线，F、第六参考线，G、第七参考线，X、对角线。

具体实施方式

方形扁平式无引脚封装(quad flat no-lead package，QFN)封装芯片内部的导电路径短，自感系数以及封装体内布线电阻很低，所以能提供更加卓越的电性能，适用于10Gserdes等高速信号的应用场景。如图1所示，QFN封装芯片呈方形或矩形，QFN封装芯片的底部的四个边上设有四排第一封装焊盘4，四排第一封装焊盘4用于与印刷电路板(printedcircuit board，PCB)上的焊盘焊接，以实现QFN封装芯片与PCB的固定和电连接。

由于位于QFN封装芯片的底部的四个角落的封装焊盘容易开裂，所以，相关技术中会设置第一封装焊盘4避开封装体1底部的四个角落。同时，会在四个角落分别设置一个大面积的增强封装焊盘5。增强封装焊盘5用于对第一封装焊盘4进行保护，以提高第一封装焊盘4焊接的可靠性。

然而，相关技术中的技术方案至少存在以下技术问题。第一，一些方案中，增强封装焊盘5的信号悬空，仅用于对第一封装焊盘4进行保护。然而，这占用了QFN封装芯片的封装焊盘的资源。并且，虽然增强封装焊盘5的面积较大，但增强封装焊盘5仍有较大可能开裂。这是因为增强封装焊盘5的一部分开裂后，会迅速导致整个增强封装焊盘5开裂。

第二，另一些方案中，增强封装焊盘5接地。然而，由于增强封装焊盘5位于封装芯片的底部的角落，所以，增强封装焊盘5仍然有较大可能开裂。而接地的增强封装焊盘5开裂后，无法保障信号的回流，会导致位于增强封装焊盘5两侧的第一封装焊盘4的信号串扰变得严重，使得QFN封装芯片故障。

鉴于上述技术问题，本公开实施例提供了一种QFN封装芯片。图2是本公开实施例提供的一种QFN封装芯片的顶部的示意图，图3是图2示出的QFN封装芯片的内部结构示意图。图4是本公开实施例提供的一种QFN封装芯片的底部的示意图，图5是图4示出的QFN封装芯片的内部结构示意图。如图2-图5所示，QFN封装芯片包括封装体1、引线框架2、裸芯片3、四排第一封装焊盘4和至少一组增强封装焊盘5。引线框架2和裸芯片3封装于封装体1。图6是本公开实施例提供的一种QFN封装芯片的内部结构示意图，图7是本公开实施例提供的一种QFN封装芯片的底部的示意图。如图6所示，裸芯片3的接地焊盘31与引线框架2电连接。如图6和图7所示，四排第一封装焊盘4分别位于封装体1的底部的四个边上，第一封装焊盘4与裸芯片3的信号焊盘32或接地焊盘31电连接。每组增强封装焊盘5位于封装体1的底部的一个角落，每组增强封装焊盘5至少包括两个间隔排布的增强封装焊盘。例如，如图8所示，每组增强封装焊盘5至少包括间隔排布的第一增强封装焊盘51和第二增强封装焊盘52。

其中，本公开实施例对QFN封装芯片的尺寸不作限定。在一些示例中，QFN封装芯片的边长大于或等于10mm且小于或等于14mm。例如，QFN封装芯片的尺寸为10mm×10mm、11mm×11mm、12mm×12mm、13mm×13mm或14mm×14mm。

封装体1可以为塑封体。引线框架2形成QFN封装芯片的骨架部分，并用于将各个接地的封装焊盘电连接在一起。

裸芯片3是指未封装的芯片，还可称为Die或裸Die。裸芯片3包括焊盘(Die pad)，裸芯片3的焊盘用于实现裸芯片3与引线框架2或封装焊盘(如第一封装焊盘4)的电连接。裸芯片3的焊盘包括接地焊盘31和信号焊盘32。接地焊盘31用于接地，信号焊盘32用于传输高速信号。裸芯片3的至少一部分接地焊盘31与引线框架2电连接，则引线框架2接地，并使得与引线框架2连接的封装焊盘均接地。

四排第一封装焊盘4分别在封装体1的底部的四个边上外露，用于实现QFN封装芯片在PCB上的固定和电连接。第一封装焊盘4包括信号封装焊盘和接地封装焊盘，信号封装焊盘与裸芯片3的信号焊盘32电连接，用于传输高速信号。接地封装焊盘与裸芯片3的接地焊盘31电连接，用于保障信号的回流，防止信号串扰。如图6所示，接地封装焊盘与裸芯片3的接地焊盘31电连接，可以通过将接地封装焊盘与引线框架2电连接(如一体式连接或通过电连接线连接)实现。增强封装焊盘5在封装体1的底部的角落外露，用于与PCB上的焊盘焊接。

本公开实施例提供的技术方案中，每组增强封装焊盘5至少包括间隔排布的两个增强封装焊盘5，则相较于图1中每个角落仅包括一个增强封装焊盘5的技术方案，两个增强封装焊盘5同时开裂的可能性较低。并且，由于两个增强封装焊盘5间隔排布，所以，一个增强封装焊盘5的开裂，不会直接导致另一个增强封装焊盘5的开裂。这样，提高了增强封装焊盘5保护第一封装焊盘4的可靠性，也即，提高了第一封装焊盘4焊接的可靠性。

在一些示例中，如图8所示，第一增强封装焊盘51和第二增强封装焊盘52均与引线框架2电连接，则第一增强封装焊盘51和第二增强封装焊盘52均接地。这样，第一增强封装焊盘51和第二增强封装焊盘52除了保护第一封装焊盘4之外，还能够起到保障信号回流，降低信号串扰的作用。并且，由于第一增强封装焊盘51和第二增强封装焊盘52设于封装体1的同一角落，两者距离较近。所以，第一增强封装焊盘51和第二增强封装焊盘52中的一个开裂后，另一个仍然能够起到保障信号回流，降低信号串扰的作用，使得QFN封装芯片仍然能够正常使用。这使得本公开实施例提供的QFN封装芯片能够满足封装可靠性要求，满足10Gserdes等高速信号的信号完整性(signal integrity，SI)要求。

可以理解的是，如图1所示，相关技术中的技术方案中，由于各角落仅具有一个接地的增强封装焊盘5，因此，如果位于角落的增强封装焊盘5开裂，则QFN封装芯片靠近角落的第一封装焊盘4之间的信号串扰会迅速恶化，导致QFN封装芯片不可用。

在另一些示例中，第一增强封装焊盘51和第二增强封装焊盘52的信号均悬空，则增强封装焊盘5仅用于保护第一增强封装焊盘4。

在另一些示例中，如图8和图9所示，第一增强封装焊盘51距所在角落的顶点10的距离大于第二增强封装焊盘52距顶点10的距离。或者描述为，第一增强封装焊盘51和第二增强封装焊盘52分列在某一参考线(例如，图9中的第二参考线B)的两侧，且第一增强封装焊盘51靠近封装体1的中心点，第二增强封装焊盘52靠近顶点10。其中，第一增强封装焊盘51与引线框架2电连接。

本公开实施例提供的技术方案，由于第一增强封装焊盘51距顶点10的距离大于第二增强封装焊盘52距顶点10的距离，所以，第二增强封装焊盘52相较于第一增强封装焊盘51位于封装体1底部的外围。一般来说，第二增强封装焊盘52会先于第一增强封装焊盘51开裂，也即，第二增强封装焊盘52能够对第一增强封装焊盘51进行保护，这提高了第一增强封装焊盘51接地的可靠性。

在一些示例中，第二增强封装焊盘52的信号悬空，则第二增强封装焊盘52仅用于保护第一增强封装焊盘51和第一封装焊盘4。

在另一些示例中，如图8所示，第二增强封装焊盘52与引线框架2电连接，则第二增强封装焊盘52接地。第二增强封装焊盘52用于保护第一增强封装焊盘51，以及保障信号回流，降低信号串扰。

在一些示例中，如图3-图7所示，QFN封装芯片包括四组增强封装焊盘5，四组增强封装焊盘5分别位于封装体1的底部的四个角落。这样，使得QFN封装芯片的各个角落的焊接可靠性均较高，提高了QFN封装芯片的可靠性。

在另一些示例中，QFN封装芯片包括两组增强封装焊盘5，两组增强封装焊盘5分别位于封装体1的底部处于对角的两个角落中。

下面，对第二增强封装焊盘52的位置进行示例性说明。

QFN封装芯片的封装焊盘开裂时，一般是外围的封装焊盘先开裂，内围的封装焊盘再开裂。具体的，做一个参考线，该参考线与封装体1的对角线X垂直，例如，图9中的第一参考线A。将该参考线与角落的顶点10重合，并向封装体1的中心位置平移，则参考线与各个封装焊盘的接触顺序，即是各个封装焊盘的开裂顺序。

基于上述开裂顺序，在一些示例中，如图9所示，设距离第一增强封装焊盘51最近的两个第一封装焊盘4分别为第一边缘封装焊盘41和第二边缘封装焊盘42。第一边缘封装焊盘41和第二边缘封装焊盘42分别位于封装体1相邻的两个边上。如图9所示，设第一参考线A与第一边缘封装焊盘41、第二边缘封装焊盘42均相切，且第一边缘封装焊盘41和第二边缘封装焊盘42位于第一参考线A靠近顶点10的一侧。则第二增强封装焊盘52位于第一参考线A靠近顶点10的一侧。其中，第一边缘封装焊盘41和第二边缘封装焊盘42为信号封装焊盘。

进一步的，在一些示例中，如图9所示，设第五参考线E过第一边缘封装焊盘41的中心点和第二边缘封装焊盘42的中心点，第二增强封装焊盘52位于第五参考线E靠近顶点10的一侧。这样，第二增强封装焊盘52一般会先于第一边缘封装焊盘41和第二边缘封装焊盘42开裂，使得第二增强封装焊盘52能够保护第一边缘封装焊盘41和第二边缘封装焊盘42。

进一步的，在一些示例中，如图9所示，设第七参考线G与第一边缘封装焊盘41、第二边缘封装焊盘42均相切，且第一边缘封装焊盘41和第二边缘封装焊盘42位于第七参考线G远离顶点10的一侧。则第二增强封装焊盘52位于第七参考线G靠近顶点10的一侧。

下面，对第一增强封装焊盘51的位置进行示例性说明。

在一些示例中，如图9所示，第一参考线A与第一增强封装焊盘51相交。这样，当外围的第二增强封装焊盘52开裂后，第一增强封装焊盘51、第一边缘封装焊盘41和第二边缘封装焊盘42会同时受应力作用，则第一边缘封装焊盘41、第二边缘封装焊盘42和第一增强封装焊盘51互相辅助，提高了第一边缘封装焊盘41、第二边缘封装焊盘42和第一增强封装焊盘51焊接的可靠性。另外，这一位置关系，也便于第一增强封装焊盘51降低第一边缘封装焊盘41、第二边缘封装焊盘42的信号串扰。

需要说明的是，当第二增强封装焊盘52开裂后，第一边缘封装焊盘41、第二边缘封装焊盘42和第一增强封装焊盘51中的任何一个开裂，均会导致QFN封装芯片不可用。其中，第一边缘封装焊盘41和第二边缘封装焊盘42开裂后信号缺失，第一增强封装焊盘51开裂后QFN封装芯片因信号串扰严重而不可用。可见，第一边缘封装焊盘41、第二边缘封装焊盘42和第一增强封装焊盘51是同等重要的。

当然，在另一些示例中，第一增强封装焊盘51位于第一参考线A靠近顶点10的一侧(例如如图15所示)。这样，第一增强封装焊盘51能够对第一边缘封装焊盘41和第二边缘封装焊盘42起到保护作用。

在一些示例中，如图10所示，第五参考线E与第一增强封装焊盘51相交。当然，在另一些示例中，第一增强封装焊盘51也可以位于第五参考线E靠近顶点10的一侧。

在一些示例中，如图8-图13所示，第一增强封装焊盘51和第二增强封装焊盘52位于封装体1的底部的对角线X上。这样，使得封装体1的角落的受力更加均匀，降低了QFN封装芯片的封装焊盘因受力不均而开裂的可能性。

在一些示例中，如图8-图13所示，第一增强封装焊盘51和第二增强封装焊盘52关于封装体1的底部的对角线X对称分布。

除了第一增强封装焊盘51和第二增强封装焊盘52之外，在一些示例中，如图8-图12所示，每组增强封装焊盘5还包括第三增强封装焊盘53和第四增强封装焊盘54。第三增强封装焊盘53和第四增强封装焊盘54位于对角线X的两侧，第三增强封装焊盘53、第四增强封装焊盘54与引线框架2电连接或信号悬空。

在一些示例中，如图8-图12所示，第三增强封装焊盘53和第四增强封装焊盘54距顶点10的距离，小于第一增强封装焊盘51距顶点10的距离。

这样，第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54均能够对第一增强封装焊盘51进行保护，实现了“多保一”的效果，大大降低了第一增强封装焊盘51开裂的可能性，提高了第一增强封装焊盘51接地的可靠性。另外，还降低了第一封装焊盘4开裂的可能性。其中，经过实测，相较于不在角落设置增强封装焊盘5，第一增强封装焊盘51、第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54的设置，使得第一封装焊盘4的焊点的可靠性提高了24％。

在一些示例中，如图8-图12所示，第三增强封装焊盘53和第四增强封装焊盘54均与引线框架2电连接。这样，只要第一增强封装焊盘51、第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54中的一个接地，就能够保证信号有效回流。

需要补充说明的是，如图11所示，相较于相关技术中设置一个大面积的增强封装焊盘5，本公开实施例提供的技术方案使用了多个间隔排布的小面积的增强封装焊盘5，替代了大面积的增强封装焊盘5。其中，大面积的增强封装焊盘5的加固区域如图11中虚线框框出的区域所示。可见，相较于大面积的增强封装焊盘5，本公开实施例使用多个间隔排布的小面积的增强封装焊盘5，能够增大加固区域的面积，从而，进一步提高了焊点可靠性。这是因为，为避免增强封装焊盘5的焊锡串到第一封装焊盘4，要求增强封装焊盘5与第一封装焊盘4之间存在一个最小间隙，而增强封装焊盘5的面积越大所需使用的焊锡的量也越大，要求改间隙也就越大。因此，相较于大面积的增强封装焊盘5，本公开实施例中的小面积的增强封装焊盘5距第一封装焊盘4的距离能够更近，进而增大了加固区域的面积。

下面，对第一增强封装焊盘51、第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54的相对位置关系进行示例性说明。

在一些示例中，如图9所示，设第二参考线B与第三增强封装焊盘53、第四增强封装焊盘54均相切，且第三增强封装焊盘53和第四增强封装焊盘54位于第二参考线B靠近顶点10的一侧。第一增强封装焊盘51和第二增强封装焊盘52分列在第二参考线B的两侧。这样，发生开裂时，第二增强封装焊盘52先开裂，然后，第三增强封装焊盘53和第四增强封装焊盘54再开裂，第一增强封装焊盘51最后开裂。

在一些示例中，如图10所示，设第六参考线F过第三增强封装焊盘53的中心点和第四增强封装焊盘54的中心点。第一增强封装焊盘51和第二增强封装焊盘52分列在第六参考线F的两侧。

在一些示例中，如图12所示，设第三增强封装焊盘53位于封装体1的底部的第一边11，设第四增强封装焊盘54位于封装体1的底部的第二边12。第三增强封装焊盘53远离第二边12的一侧与第二边12的间距d1小于1mm，第四增强封装焊盘54远离第一边11的一侧与第一边11的间距d1小于1mm。

这样，第三增强封装焊盘53和第四增强封装焊盘54距离顶点10的距离较近，不妨碍正常布置第一封装焊盘4，使得QFN封装芯片不需要为了设置第三增强封装焊盘53和第四增强封装焊盘54，而去除掉部分第一封装焊盘4。其中，一般来说，第一封装焊盘4距顶点10的间距不能小于1mm。在一些示例中，上述d1和d2小于0.9mm。

在一些示例中，如图6和图7所示，QFN封装芯片还包括四排第二封装焊盘6，四排第二封装焊盘6位于四排第一封装焊盘4围成的区域内，且分别与四排第一封装焊盘4相对。第二封装焊盘6与裸芯片3的信号焊盘32或接地焊盘31电连接。这样，提高了QFN封装芯片上封装焊盘的密度。

在一些示例中，如图9和图10所示，设第三参考线C沿第二封装焊盘6的排的方向延伸，且与第二封装焊盘6远离第一封装焊盘4的一侧相切。设第四参考线D沿第二封装焊盘6的排的方向延伸，且与第二封装焊盘6靠近第一封装焊盘4的一侧相切。第一增强封装焊盘51的至少一部分位于第三参考线C和第四参考线D之间。这样，接地的第一增强封装焊盘51，还能够对两侧的第二封装焊盘6起到防信号串扰的作用，使得第一增强封装焊盘51能够供两排第一封装焊盘4和两排第二封装焊盘6共用，减小了所需的接地的第一封装焊盘4和第二封装焊盘6的数量。

需要说明的是，本公开实施例提供的每组增强封装焊盘5也可以不包括第三增强封装焊盘53和第四增强封装焊盘54。在一些示例中，如图13所示，每组增强封装焊盘5包括一个第一增强封装焊盘51和一个第二增强封装焊盘52。第一增强封装焊盘51和第二增强封装焊盘52位于封装体1的底部的对角线X上。

在一些示例中，如图14所示，每组增强封装焊盘5包括一个第一增强封装焊盘51和两个第二增强封装焊盘52。第一增强封装焊盘51位于封装体1的底部的对角线X上，两个第二增强封装焊盘52位于对角线X的两侧。

需要说明的是，图14中的两个第二增强封装焊盘52还可以认为是图8-图12中的第三增强封装焊盘53和第四增强封装焊盘54，则图8-图12中的第三增强封装焊盘53和第四增强封装焊盘54的相关尺寸和位置的说明，同样适用于图14中的两个第二增强封装焊盘52，在此不再赘述。

在一些示例中，如图15所示，每组增强封装焊盘5包括两个第一增强封装焊盘51和一个第二增强封装焊盘52。第二增强封装焊盘52位于封装体1的底部的对角线X上，两个第一增强封装焊盘51位于对角线X的两侧。

需要说明的是，图15中的两个第一增强封装焊盘51，还可以认为是图8-图12中的第三增强封装焊盘53和第四增强封装焊盘54，则图8-图12中的第三增强封装焊盘53和第四增强封装焊盘54的相关尺寸和位置的说明，同样适用于图15中的两个第一增强封装焊盘51，在此不再赘述。

下面，对增强封装焊盘5的实现方式进行示例性说明。

在一些示例中，如图16所示，引线框架2包括主框架21和至少一个分支框架22。如图2所示，裸芯片3固定于主框架21，裸芯片3的接地焊盘31与主框架21电连接。每个分支框架22的一端与主框架21连接，另一端向着封装体1的一个角落延伸。分支框架22的至少两个区域在封装体1的底部外露，至少两个区域至少形成第一增强封装焊盘51和第二增强封装焊盘52。或者，也可以理解为，各个增强封装焊盘5与分支框架22一体式连接。

其中，引线框架2的成型方式如下所述，将一块金属片贴附在一块膜上，对金属片进行刻蚀，刻蚀后剩余的部分分别形成引线框架2、第一封装焊盘4和第二封装焊盘6。

在一些示例中，如图16所示，分支框架22的四个区域外露。四个区域分别形成第一增强封装焊盘51、第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54。

在一些示例中，如图17所示，分支框架22包括一个主分支框架221和三个子分支框架222。主分支框架221的一端与主框架21连接，另一端与三个子分支框架222连接。其中，主分支框架221外露的区域形成第一增强封装焊盘51，三个分支框架222外露的区域分别形成第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54。

在一些示例中，如图12所示，分支框架22包括开孔220，第一增强封装焊盘51、第二增强封装焊盘52、第三增强封装焊盘53和第四增强封装焊盘54围绕开孔220。

在一些示例中，如图15所示，分支框架22的三个区域外露。三个区域分别形成两个第一增强封装焊盘51和一个第二增强封装焊盘52。

在一些示例中，如图15所示，分支框架22包括一个主分支框架221和三个子分支框架222。主分支框架221的一端与主框架21连接，另一端与三个子分支框架222连接。其中，三个子分支框架222外露的区域分别形成两个第一增强封装焊盘51和一个第二增强封装焊盘52。如图15所示，位于三个子分支框架222中间位置的子分支框架222外露的区域形成一个第二增强封装焊盘52。

在一些示例中，如图14所示，分支框架22的三个区域外露。三个区域分别形成一个第一增强封装焊盘51和两个第二增强封装焊盘52。

在一些示例中，如图14所示，分支框架22包括一个主分支框架221和两个子分支框架222。主分支框架221的一端与主框架21连接，另一端与两个子分支框架222连接。其中，主分支框架221外露的区域形成第一增强封装焊盘51，两个子分支框架222外露的部分分别形成两个第二增强封装焊盘52。

在一些示例中，如图4、图5、图7和图16所示，QFN封装芯片还包括中间焊盘7，中间焊盘7位于封装体1的底部，四排第一封装焊盘4围绕中间焊盘7。其中，中间焊盘7用于散热及接地。

在一些示例中，中间焊盘7与主分支框架221一体式连接。或者，也可以理解为，主分支框架221的至少一个区域在封装体1的底部外露，外露的区域形成中间焊盘7。

本公开的实施方式部分使用的术语仅用于对本公开的实施例进行解释，而非旨在限定本公开。除非另作定义，本公开的实施方式使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (11)

1.一种QFN封装芯片，其特征在于，所述QFN封装芯片包括封装体(1)、引线框架(2)、裸芯片(3)、四排第一封装焊盘(4)和至少一组增强封装焊盘(5)；

所述引线框架(2)和所述裸芯片(3)封装于所述封装体(1)，所述裸芯片(3)的接地焊盘(31)与所述引线框架(2)电连接；

所述四排第一封装焊盘(4)分别位于所述封装体(1)的底部的四个边上，所述第一封装焊盘(4)与所述裸芯片(3)的接地焊盘(31)或信号焊盘(32)电连接；

每组所述增强封装焊盘(5)位于所述封装体(1)的底部的一个角落，每组所述增强封装焊盘(5)至少包括第一增强封装焊盘(51)和第二增强封装焊盘(52)，所述第一增强封装焊盘(51)距所在角落的顶点(10)的距离大于所述第二增强封装焊盘(52)距所述顶点(10)的距离，所述第一增强封装焊盘(51)与所述引线框架(2)电连接，所述第二增强封装焊盘(52)与所述引线框架(2)电连接或信号悬空。

2.根据权利要求1所述的QFN封装芯片，其特征在于，所述引线框架(2)包括主框架(21)和至少一个分支框架(22)；

所述裸芯片(3)固定于所述主框架(21)，所述裸芯片(3)的接地焊盘(31)与所述主框架(21)电连接；

每个所述分支框架(22)的一端与所述主框架(21)连接，另一端向着所述封装体(1)的一个角落延伸，所述分支框架(22)的至少两个区域在所述封装体(1)的底部外露，所述至少两个区域至少形成所述第一增强封装焊盘(51)和所述第二增强封装焊盘(52)。

3.根据权利要求1或2所述的QFN封装芯片，其特征在于，设距离所述第一增强封装焊盘(51)最近的两个第一封装焊盘(4)分别为第一边缘封装焊盘(41)和第二边缘封装焊盘(42)，所述第一边缘封装焊盘(41)和所述第二边缘封装焊盘(42)分别位于所述封装体(1)相邻的两个边上；

设第一参考线(A)与所述第一边缘封装焊盘(41)、所述第二边缘封装焊盘(42)均相切，且所述第一边缘封装焊盘(41)和所述第二边缘封装焊盘(42)位于所述第一参考线(A)靠近所述顶点(10)的一侧；

所述第一参考线(A)与所述第一增强封装焊盘(51)相交，或者，所述第一增强封装焊盘(51)位于所述第一参考线(A)靠近所述顶点(10)的一侧。

4.根据权利要求1-3任一项所述的QFN封装芯片，其特征在于，所述第一增强封装焊盘(51)和所述第二增强封装焊盘(52)位于所述封装体(1)的底部的对角线(X)上。

5.根据权利要求4所述的QFN封装芯片，其特征在于，每组所述增强封装焊盘(5)还包括第三增强封装焊盘(53)和第四增强封装焊盘(54)；

所述第三增强封装焊盘(53)和所述第四增强封装焊盘(54)位于所述对角线(X)的两侧，所述第三增强封装焊盘(53)和所述第四增强封装焊盘(54)距所述顶点(10)的距离大于所述第一增强封装焊盘(51)距所述顶点(10)的距离，所述第三增强封装焊盘(53)、所述第四增强封装焊盘(54)与所述引线框架(2)电连接或信号悬空。

6.根据权利要求5所述的QFN封装芯片，其特征在于，设所述第三增强封装焊盘(53)位于所述封装体(1)的底部的第一边(11)，设所述第四增强封装焊盘(54)位于所述封装体(1)的底部的第二边(12)；

所述第三增强封装焊盘(53)远离所述第二边(12)的一侧与所述第二边(12)的间距小于1mm，所述第四增强封装焊盘(54)远离所述第一边(11)的一侧与所述第一边(11)的间距小于1mm。

7.根据权利要求5或6所述的QFN封装芯片，其特征在于，设第二参考线(B)与所述第三增强封装焊盘(53)、所述第四增强封装焊盘(54)均相切，且所述第三增强封装焊盘(53)和所述第四增强封装焊盘(54)位于所述第二参考线(B)靠近所述顶点(10)的一侧；

所述第一增强封装焊盘(51)和所述第二增强封装焊盘(52)分列在所述第二参考线(B)的两侧。

8.根据权利要求1-7任一项所述的QFN封装芯片，其特征在于，所述QFN封装芯片还包括四排第二封装焊盘(6)，所述四排第二封装焊盘(6)位于所述四排第一封装焊盘(4)围成的区域内，所述第二封装焊盘(6)与所述裸芯片(3)的信号焊盘(32)或接地焊盘(31)电连接；

设第三参考线(C)沿所述第二封装焊盘(6)的排的方向延伸，且与所述第二封装焊盘(6)远离所述第一封装焊盘(4)的一侧相切，设第四参考线(D)沿所述第二封装焊盘(6)的排的方向延伸，且与所述第二封装焊盘(6)靠近所述第一封装焊盘(4)的一侧相切；

所述第一增强封装焊盘(51)的至少一部分位于所述第三参考线(C)和所述第四参考线(D)之间。

9.根据权利要求1-3任一项所述的QFN封装芯片，其特征在于，每组所述增强封装焊盘(5)包括一个第一增强封装焊盘(51)和两个第二增强封装焊盘(52)；

所述一个第一增强封装焊盘(51)位于所述封装体(1)的底部的对角线(X)上，所述两个第二增强封装焊盘(52)位于所述对角线(X)的两侧。

10.根据权利要求1-3任一项所述的QFN封装芯片，其特征在于，每组所述增强封装焊盘(5)包括两个第一增强封装焊盘(51)和一个第二增强封装焊盘(52)；

所述一个第二增强封装焊盘(52)位于所述封装体(1)的底部的对角线(X)上，所述两个第一增强封装焊盘(51)位于所述对角线(X)的两侧。

11.根据权利要求1-10任一项所述的QFN封装芯片，其特征在于，所述QFN封装芯片包括四组增强封装焊盘(5)，所述四组增强封装焊盘(5)分别位于所述封装体(1)的底部的四个角落。