CN2906834Y - 控制电压位准的电路及偏压电压侦测电路 - Google Patents

控制电压位准的电路及偏压电压侦测电路 Download PDF

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Abstract

本实用新型是一种控制电压位准的电路及偏压电压侦测电路，所述控制电压位准的电路，其包括第一PMOS晶体管、MOS次门坎电流源以及第一不随偏压改变电流源。第一PMOS晶体管耦接第一电压耦合器，第一PMOS晶体管的栅极与漏极彼此耦接。MOS次门坎电流源耦接第二电压耦合器。第一不随偏压改变电流源耦接于MOS次门坎电流源与第一PMOS晶体管之间。本实用新型于制程、电压及温度变化的不同环境下，可产生预期字符线电压位准的电路。此允许字符线电压位准不仅只对温度反应。

Description

控制电压位准的电路及偏压电压侦测电路
技术领域
本实用新型是有关于一种控制电压位准的电路，适用于半导体装置。
背景技术
制程、温度及/或电压的变动会影响制板组装的电路操作特性。已知电路通常使用正及负温度系数电流源对侦测电路施加偏压，以改善制程、温度及/或电压变化所造成的变动。然而，一般只着重于温度补偿及/或电压追踪，一般来说是使用双极装置来产生正温度补偿电流源。
在所说明的例子中，正供应电压是设计作为供应电压VDD，且具有0伏的接地供应电压是设计作为供应电压VSS。
图1是表示已知动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)的存储单元。存储单元包括P型入口晶体管101以及P型储存晶体管102，P型储存晶体管102是作为储存电容。入口晶体管101的栅极耦接至字符线103，其漏极耦接至位元线105，其源极耦接至储存晶体管102的源极。储存晶体管102的栅极接收负提升偏压电压VBB。偏压电压VBB被储存晶体管102的栅极氧化层的崩溃电压以及储存在此电极的最高电压所限制。一般来说，偏压电压VBB设定为大于V1减去Vbd的电压，V1一般等于正供应电压VDD，且Vbd为储存晶体管102介电质的崩溃电压。以几乎等于入口晶体管101的门坎电压绝对值的电压，来对N型井区施加偏压而为提升正电压VPP，其中，提升正电压VPP大于供应电压VDD。
为了电路(例如图1)能正确地工作，某电压位准，例如VPP，需要成为预设位准。电压VPP的位准需足以将传输栅关好，电压VBB需要够大以开启转换栅极等等。然而，在元件特性偏快的制程(fast corner processing)下，或是高温度下，门坎电压会降低，意指栅极以较低的电压VBB而导通，但需要更大的电压VPP来关闭栅极。在元件特性偏慢的制程(slow corner processing)下则有相反的情况。因此，电压VPP通常需要追踪电压VDD变化，例如，维持固定电压差。
表1表示在反应于电压VPP与VBB的操作、温度及基本环境的变化下期望电压VPP与VBB的位准。
                    表1
环境 期望电压VPP 期望电压VBB
基本环境-25℃，VDD VPP VBB
制程
元件特性偏慢 减少VPP 增加VBB
元件特性偏快 增加VPP 减少VBB
温度
125℃ 增加VPP 减少VBB
-40℃ 减少VPP 增加VBB
供应电压
+20％VDD +20％VDD VBB
-20％VDD -20％VDD VBB
已知技术的难题在于，对于制程-电压-温度(process-Voltage-temperature，PVT)的补偿电路，在制程变动存在时，无法反应字符线电压的真实需求。举例来说，因为对于正温度补偿电流源而言，串连于正温度补偿电流源的电压源VDD与VSS间的许多元件，例如MOS晶体管、电阻器、以及双极晶体管，已知电路无法操作在低电压制程。
此外，已知技术通常维持电压在一组位准，例如，VPP＝VDD+|VTP|以及VBB＝VSS-|VTP|。假使门坎电压VTP变小，例如被环境改变所影响，因为操作在漏电流状态的较低关闭电压，使得关闭电流(off-cuurent)可增加。图2至图4表示已知解决方式的代表。
图2是表示已知电压VPP侦测电路，其使用电流INTE及IPTE的电流源CS20及CS21。图3a及图3b是表示关于图2及图4中已知解决方式的已知电流源。图3a是表示电流源CS20的电路图，且图3b是表示电流源CS21的电路图，其中，INTE＝|VTP|/R的值为负，IPTE＝kT/q×Ln(m)的值为正。图4是表示已知电压VBB侦测电路。这些已知解决方式，是使用正及负温度补偿电流源以对侦测电路施加偏压，且只着重于温度及电压追踪，因此无法反应因此制程变化而在字符线的真实需要。
因此为了排除已知技术的缺点，本实用新型的目的为揭露一种电路，其在PVT变换的情况下提供适合的字符线电压位准VPP及VBB。
实用新型内容
有鉴于此，为了解决上述问题，本实用新型主要目的在于提供一种控制电压位准的电路，其包括第一PMOS晶体管、MOS次门坎电流源以及第一不随偏压改变电流源。第一PMOS晶体管耦接第一电压耦合器，第一PMOS晶体管的栅极与漏极彼此耦接。MOS次门坎电流源耦接第二电压耦合器，且包括一正温度补偿电流源。第一不随偏压改变电流源耦接于MOS次门坎电流源与第一PMOS晶体管之间。
本实用新型所述的控制电压位准的电路，更包括一抑制耦合器，耦接于该第一不随偏压改变电流源与该MOS次门坎电流源之间。
本实用新型所述的控制电压位准的电路，该第一电压耦合器耦接一正电压源，且该第二电压耦合器耦接一接地线。
本实用新型所述的控制电压位准的电路，该第一不随偏压改变电流源包括：一第一耦合端；以及一第二耦合端；其中，该第一耦合端耦接该第一PMOS晶体管的漏极，且该第二耦合端耦接该MOS次门坎电流源。
本实用新型另提出一种偏压电压侦测电路，其包括第一电压源、正温度补偿电流源、不随偏压改变电流源以及PMOS晶体管。正温度补偿电流源具有耦接第一电压源的第一端，以及第二端。不随偏压改变电流源具有耦接正温度补偿电流源的第二端的第一端，以及第二端。PMOS晶体管具有耦接不随偏压改变电流源的第二端的源极，以及耦接第二电压源的漏极与栅极。
本实用新型还提供一种控制电压位准的电路，是根据制程，电压及温度而控制电压位准，所述控制电压位准的电路具有一第一电压侦测电路，一第二电压侦测电路，以及两电流源，其改善之处为两该电流源为两独立电流源，且该独立电流源是一不随偏压改变电流源与一正温度补偿电流源的函数(function)。
本实用新型于制程、电压及温度变化的不同环境下，可产生预期字符线电压位准的电路。此允许字符线电压位准不仅只对温度反应。
附图说明
图1表示已知动态随机存取存储器的存储单元；
图2表示已知电压VPP侦测电路；
图3a表示已知电流INTE的电流源的电路图；
图3b表示已知电流IPTE的电流源的电路图；
图4表示已知电压VBB侦测电路；
图5表示本实用新型实施例的电压VPP侦测电路的电路图；
图6表示本实用新型实施例的MOS次门坎电流源的电路图；
图7表示本实用新型实施例的不随偏压改变的电流源的电路图；
图8表示本实用新型实施例的电压VBB侦测电路的电路图。
具体实施方式
为使本实用新型的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
参阅图5，在本实用新型实施例中，提供控制电压位准的电路包括PMOS晶体管501、MOS次门坎电流源600、以及不随偏压改变的电流源700。PMOS晶体管501耦接电压耦合器10，MOS次门坎电流源600耦接电压耦合器20，不随偏压改变的电流源700耦接于MOS次门坎电流源600与PMOS晶体管501之间。
此外，抑制耦合器(inhibit coupler)800提供于不随偏压改变的电流源700与MOS次门坎电流源600之间。在本实施例，根据次门坎电流Isbt的提升，耦接电压耦合器10的电流源可被补偿而提升。根据次门坎电流Isbt的下降，被补偿的电压源，例如电压VPP的电压源，也可下降。抑制耦合器800可用来提供参考信号以侦测在被补偿的电压源的电压值，例如电压VPP的电压源的电压值。举例来说，在抑制耦合器800的较高值可用来抑制在被补偿的电压源的电压达到期望值。
PMOS晶体管501的栅极与漏极彼此耦接。
在较佳实施例中，电压耦合器10可适用于耦接电压源VPP，且电压耦合器20可适用于耦合接地线。
MOS次门坎电流源600更包括电流Ippc的电流源。电流Ippc的电流源代表电压源VPP的正温度补偿电流源，电流Ibbc的电流源代表电压源VPP的正温度补偿电流源。电流Ippc的电流源包括两元件，提供参考电流源Iref的不随偏压改变的电流源以及提供电流Isat的MOS饱和电流源，使得Ippc＝C1×Iref+C2×Isat，其中C1及C2为实数。
参阅图6，其表示MOS次门坎电流源600的实施例。MOS次门坎电流源600包括电压耦合器12、电阻器601、不随偏压改变的电流源701及702、PMOS晶体管602、NMOS晶体管603及604。电阻器601具有耦接电压耦合器12的第一端以及第二端。不随偏压改变的电流源701耦接电阻器601的第二端。PMOS晶体管602的源极耦接电压耦合器12，其栅极耦接电阻器601的第二端。不随偏压改变的电流源702耦接PMOS晶体管602的漏极。NMOS晶体管603的漏极与栅极耦接PMOS晶体管602的漏极，其源极耦接电压耦合器20a。NMOS晶体管604的栅极耦接NMOS晶体管603的栅极，其源极耦接电压耦合器20b，以及其漏极耦接电流IPPC的电流源。
在较佳实施例中，电压耦合器12可耦接电压源VDD，且电压耦合器20a与20b可耦接接地线。
参阅图7，每一不随偏压改变的电流源700、701及702更包括电压耦合器13、参考电阻器705、PMOS晶体管710、712、以及NMOS晶体管711、713。图7是以不随偏压改变的电流源700为例。参考电阻器705具有耦接电压耦合器13的第一端以及第二端。PMOA晶体管710的源极耦接参考电阻器705的第二端。PMOS晶体管712栅极及漏极耦接PMOS晶体管710的栅极，其源极耦接电压耦合器13。NMOS晶体管711的漏极与栅极耦接PMOS晶体管710的漏极，其源极耦接电压耦合器20c。NMOS晶体管713的漏极耦接PMOS晶体管712的漏极，其栅极耦接NMOS晶体管711的栅极，以及其源极耦接电压耦合器20d。
电压耦合器13可耦接电压源VDD，且电压耦合器20c与20d可耦接接地线。
不随偏压改变的电流源700更包括第一耦合端及第二耦合端。第一耦合端耦接PMOS晶体管501的漏极，且第二耦合端耦接MOS次门坎电流源600。
参阅图8，其表示电压VBB侦测电路的实施例。电压VBB侦测电路包括第一电压源(为未显示)、不随偏压改变的电流源700、以及PMOS晶体管801。第一电压源具有耦接电压耦合器14的第一端以及第二端。不随偏压改变的电流源700包括耦接提供电流Ibbc的电流源823的第一端以及第二端。PMOS晶体管801的源极耦接不随偏压改变的电流源700的第二端，其栅极与漏极耦接电压源15。电流Ibbc为参考电流Iref与电流Isat的结合，使得Ibbc＝D1×Iref+D2×Isat，其中D1及D2为可选择的实数。
第一电压源可为电压VDD的电压源，且电压源15可耦接电压VBB的电压源。
本实用新型的一观点是对于制程、电压及温度变化的不同环境下，而产生预期字符线电压位准的电路。此允许字符线电压位准不仅只对温度反应。
本实用新型的另一观点是环境独立，以及根据系数C1、C2、D1及D2选择的迟钝电压VPP及VBB位准。系数C2及D2较小则电压VPP及VBB对于环境变化反应较为迟钝。相反地，系数C2及D2较大则电压VPP及VBB对于环境变化反应较为灵敏。
本实用新型的另一观点为，其可以任何种类的制程来实施，包括低电压制程，以及其可以简单的电路来实施。
以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
101～P型入口晶体管
102～P型储存晶体管
103～字符线
105～位元线
104～储存点
CS20、CS21～电流源
10、12、13、14、20、20a、20b、20c、20d～电压耦合器
15、823～电压源
501、602、710、712、801～PMOS晶体管
600～MOS次门坎电流源
601～电阻器
603、604、711、713～NMOS晶体管
700、701、702～不随偏压改变的电流源
705～参考电阻器
800～抑制耦合器

Claims (6)

1、一种控制电压位准的电路，其特征在于所述控制电压位准的电路包括：
一第一PMOS晶体管，耦接一第一电压耦合器，该第一PMOS晶体管的栅极与漏极彼此耦接；
一MOS次门坎电流源，耦接一第二电压耦合器，且包括一正温度补偿电流源；以及
一第一不随偏压改变电流源，耦接于该MOS次门坎电流源与该第一PMOS晶体管之间。
2、根据权利要求1所述的控制电压位准的电路，其特征在于：更包括一抑制耦合器，耦接于该第一不随偏压改变电流源与该MOS次门坎电流源之间。
3、根据权利要求1所述的控制电压位准的电路，其特征在于：该第一电压耦合器耦接一正电压源，且该第二电压耦合器耦接一接地线。
4、根据权利要求1所述的控制电压位准的电路，其特征在于：该第一不随偏压改变电流源包括：
一第一耦合端；以及
一第二耦合端；
其中，该第一耦合端耦接该第一PMOS晶体管的漏极，且该第二耦合端耦接该MOS次门坎电流源。
5、一种偏压电压侦测电路，其特征在于所述偏压电压侦测电路包括：
一第一电压源；
一正温度补偿电流源，具有耦接该第一电压源的第一端，以及第二端；
一不随偏压改变电流源，具有耦接该正温度补偿电流源的第二端的第一端，以及第二端；以及
一PMOS晶体管，具有耦接该不随偏压改变电流源的第二端的源极，以及耦接一第二电压源的漏极与栅极。
6、一种控制电压位准的电路，是根据制程，电压及温度而控制电压位准，其特征在于所述控制电压位准的电路具有一第一电压侦测电路，一第二电压侦测电路，以及两电流源，其改善之处为两该电流源为两独立电流源，且该独立电流源是一不随偏压改变电流源与一正温度补偿电流源的函数。
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