JPS63228663A - 単一の集積されたｍｏｓトランジスタによる２個のサプライを有するｃｍｏｓ集積回路のラッチアップの防止方法 - Google Patents
単一の集積されたｍｏｓトランジスタによる２個のサプライを有するｃｍｏｓ集積回路のラッチアップの防止方法Info
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- JPS63228663A JPS63228663A JP63047343A JP4734388A JPS63228663A JP S63228663 A JPS63228663 A JP S63228663A JP 63047343 A JP63047343 A JP 63047343A JP 4734388 A JP4734388 A JP 4734388A JP S63228663 A JPS63228663 A JP S63228663A
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は、半導体がモノリチソクに集積された回路に関
し、特にＭＩＳＦＥＴより一般的にはＰ−チャンネル及
びＮ−チャンネルＭＯ３ＦＥＴ構造つまりＣＭＯ３構造
から成る相補型集積回路に関する。 （従来技術とその問題点） ＣＭＯ５集積回路の商業的利用は、はぼ全てのマイクロ
エレクトロニクスの用途において徐々に増加し興味が持
たれてきている。今日ではこのような技術は生産される
非バイポーラ型集積デバイスの少なくとも４分の３にお
いて商業的に利用されている。０ＭＯ３技術において最
も損傷を受は易い態様の１つは常に、特別の条件下にお
いて、しばしば有害な結果を生ずる「ラッチアンプ」と
して知られる再生現象を起こすＳＣＲ接続になることの
あるバラシチフクなバイポーラ構造の避は得ない存在で
あった。該ラッチアップは長年に亘って、競争力のある
技術である０ＭＯ３技術つまり前記現象のないバイポー
ラ及び単一チヤンネルＭＯ３技術の商業的応用を遅らせ
ている主要な因子の１つであった。ランチアップに対す
る多くの防止用、減少用及び／又は保護用技術が開発さ
れ、今日では８亥ラッチアップは単一サブライのＣＭＯ
８集積回路において実質的に除去され、これは生産され
るデジタル集積回路の殆ど全体をまかなっている。他方
ＣＭＯＳデバイスは今日では実際にそれらが単一チャン
ネルＭＯＳデバイスを置換した混合機能（アナログ−デ
ジタル）を行う集積回路用として広く利用されている。 該用途の分野では、サプライは殆ど全ての場合に２個あ
り、つまり大地（ＧＮＤ＝ＯＶ）に対して正のサプライ
（ＶＣＣ＝＋５Ｖ）と負のサプライ （ＶＢＢ＝−５
Ｖ）である。更に該用途の分野では、集積回路のデジタ
ルとアナログ部間及び該集積回路中で機能する異なった
回路セクション間（例えば送信及び受信回路セクション
）の良好なデカップリングが必須である。これに続いて
Ａ／Ｄ及びＤ／Ａコンバータ及び一般にアナログ／デジ
タル集積回路のためのサプライは、１個のサプライと他
のサプライ間及び各サプライと大地間に接続されたコン
デンサにより「クリーン」に保持される。これらのコン
デンサは必然的に比較的高いキャパシタンス値を有しく
１００マイクロフアラツドまで）、従って一度チャージ
されるとそれらは強い電流ピークを生じる、つまりそれ
らは極端に短い時間であっても高電流を供給することが
できる。 このような典型的な回路配置を第１図に示す。 サプライの数が増えるにつれランチアップを防止するこ
とに関する問題がより厳しくなることが容易に理解でき
る。サプライ電圧を印加する特定の順序の結果として、
集積回路のビンの１個があまり好ましくない状態に極性
化し、従って該集積回路の内部接合の直接バイアスを起
こさせる（ラッチアップを起こさせることのある状態）
可能性が増加する。 例えば該集積回路がＰ−ウェルＣＭＯ３であり、−５Ｖ
のサプライ電圧が＋５Ｖのサプライ電圧に対しである遅
れを持って印加されたときには、該集積回路の負のサプ
ライビンの一時的な「フローティング（浮動）」状態が
、下式に従って■ＣＣ電圧（＋５Ｖに等しい）の容量性
サブディビジョンによるＶＢＢ端末（ビン）の正のバイ
アスとしてそれ自身反映される。 Ｃｏ ＋ Ｃ２ 従ってＣ２＝Ｃ０であると全時間についてＶＢＢ；＋２
．５Ｖであり、ＶＢＢサプライに対応する集積回路の対
応ビンに対して正確なサプライ電圧である一５ｖが加わ
らないことになる。 更にコンデンサＣ２よりかなり大きいコンデンサＣＯを
使用する方法も常に実行できるわけではない。ユーザー
により受は入れ難い厳重な使用明細を課さない限りは、
集積回路自身に関する用途を予見し従ってどのコンデン
サが使用されるかを予見することは集積回路の製造者に
とって困難であることも容易に理解できる。 集積回路の製造者の観点からは、第２図に示す状況が典
型的な状況であり、ここではＰ−ウェル領域と基体間の
キャパシタンスがＮ＋拡散領域及びＰ−ウェル（ＣＰ−
ウェル／サブ、ＣＮ＋／Ｐ−ウェル）間のキャパシタン
スよりかなり大きくなっている。 このような状況では、Ｐ−ウェルタブ中に接地されたＮ
十拡散部があると、Ｐ−ウェルポテンシャルが■ＣＣ電
圧に非常に近い値まで上昇し、Ｐ−ウェル／Ｎ十接合が
直接バイアスする。安定条件下においてＶＢＢポテンシ
ャル（−５Ｖ）でなければならない基体中に形成され接
地されたソースを有するＮチャンネルＭＯＳトランジス
タを入手できない集積回路の設計者は耐え難い束縛を受
け、上記したような接地された拡散部は殆ど全ての場合
に存在する。 従って集積回路の設計者はこれらのエリアを保護しなけ
ればならないが、ランチアップに対する保護は該エリア
に関して一定のコストを要し、これは集積回路を設計す
る際に経済的に使用されることのある接地されたソース
を有するＮ−チャンネルトランジスタの数の一定の限界
がそれ自身に反映される。 第３図に示すのは、アセンブリカード上で他のコンポー
ネントが２（囚のサフ゛ライに接続されかっＶＣＣ電圧
に対するＶＢＢ電圧の遅延が内部接合（ダイオード）Ｐ
−ウェル／Ｎ＋の直接バイアスを起こさせる場合の２個
のサプライを有する集積回路である。 第３図に概略を示すように、演算増幅器の存在は集積回
路の有害な事態を招く可能性のあるラッチアンプ状態を
引き起こす原因となる次の電流経路を与える。つまりＶ
ＣＣ−演算増幅器−ＶＢＢ→Ｐ−ウェル／Ｎ＋ダイオー
ド−大地（ＧＮＤ）。 この種の場合には実際に、加えられた電流は前記サプラ
イを通って接続されたコンデンサがなくとも比較的大き
くなる。 一般に上記した問題点は、正のサプライ （ＶＣＣ）に
、負のサプライ （ＶＢＢ）に対しである一定の遅れが
与えられた場合にＮ−ウェルＣＭＯＳデバイスにおいて
も存在する。この場合には、Ｎ−ウェルタブとＰ十拡散
部が、対応する図面及び上記説明におけるそれぞれＰ−
ウェルタブ及びＮ十拡散部と置換される。 データシートを通して集積回路設計者により依然として
与えられる共通のアドバイスは、第３図中に点線で示さ
れるように接続されたショットキーダイオード（Ｎ−ウ
ェルＣＭＯ３の場合にはＶＣＣとＧＮＤＯ間）を使用す
るか、又はバイパスコンデンサがサプライで使用される
場合にはＣ２及びＣ１よりかなり大きいコンデンサＣＯ
を与えることである。 ユーザーは彼等自身で、意図的に接地端末よりそして特
にＶＣＣ電圧に関するものより大きいＶＢＢ電圧に関す
るトラックの端末を有する、２個のサプライを有するＰ
−ウェルＣＭＯ３集積回路のために意図されたカードを
作り、Ｐ−ウェル０ＭＯ３集積デバイスを具備する該カ
ードを挿入した後４．１ｍＶＢＢ＝−５Ｖ、ＧＮＤ＝Ｏ
Ｖ及びＶＣＣ＝＋５■の順序に従ってサプライ電圧を印
加する。 該カードを抜いた後、同じサプライ電圧を逆の順序に従
って切断する。明らかにこのような解決法は前記カード
の挿入及び引き抜きの間のみランチアップの問題を回避
する。更にこのような方法は、Ｎ−ウェルタイプのＣＭ
Ｏ３集積回路だけでなくＰ−ウェルタイプのＣＭＯ３集
積回路が同じシステムカード上で一緒に利用されるとす
ぐに有効でなくなる。 （発明の概要） 本発明の主要な目的は、その目的のために集積回路の外
部サプライ回路中に特別の手段を必要することなく、ラ
フチアノブから効果的に保護される２個のサプライを利
用するタイプのＣＭＯ３構造を含んで成る集積回路を提
供することにある。 このような目的及び利点は本発明に従って、集積回路中
に十分な特性を有するＭＯＳ）ランジスタを形成し、そ
の４個の端末つまりドレイン、ゲート、ソース及びボデ
ィ一端末を後述する説明で特定され特許請求の範囲中に
記述されるような方法で接続することにより得ることが
できる。 Ｐ−ウェルＣＭＯＳデバイスの場合には、このような保
護トランジスタはＮ−チャンネルトランジスタとなり、
一方Ｎ−ウェルトランジスタではこのような保護トラン
ジスタはＰ−チャンネルトランジスタとなる。
し、特にＭＩＳＦＥＴより一般的にはＰ−チャンネル及
びＮ−チャンネルＭＯ３ＦＥＴ構造つまりＣＭＯ３構造
から成る相補型集積回路に関する。 （従来技術とその問題点） ＣＭＯ５集積回路の商業的利用は、はぼ全てのマイクロ
エレクトロニクスの用途において徐々に増加し興味が持
たれてきている。今日ではこのような技術は生産される
非バイポーラ型集積デバイスの少なくとも４分の３にお
いて商業的に利用されている。０ＭＯ３技術において最
も損傷を受は易い態様の１つは常に、特別の条件下にお
いて、しばしば有害な結果を生ずる「ラッチアンプ」と
して知られる再生現象を起こすＳＣＲ接続になることの
あるバラシチフクなバイポーラ構造の避は得ない存在で
あった。該ラッチアップは長年に亘って、競争力のある
技術である０ＭＯ３技術つまり前記現象のないバイポー
ラ及び単一チヤンネルＭＯ３技術の商業的応用を遅らせ
ている主要な因子の１つであった。ランチアップに対す
る多くの防止用、減少用及び／又は保護用技術が開発さ
れ、今日では８亥ラッチアップは単一サブライのＣＭＯ
８集積回路において実質的に除去され、これは生産され
るデジタル集積回路の殆ど全体をまかなっている。他方
ＣＭＯＳデバイスは今日では実際にそれらが単一チャン
ネルＭＯＳデバイスを置換した混合機能（アナログ−デ
ジタル）を行う集積回路用として広く利用されている。 該用途の分野では、サプライは殆ど全ての場合に２個あ
り、つまり大地（ＧＮＤ＝ＯＶ）に対して正のサプライ
（ＶＣＣ＝＋５Ｖ）と負のサプライ （ＶＢＢ＝−５
Ｖ）である。更に該用途の分野では、集積回路のデジタ
ルとアナログ部間及び該集積回路中で機能する異なった
回路セクション間（例えば送信及び受信回路セクション
）の良好なデカップリングが必須である。これに続いて
Ａ／Ｄ及びＤ／Ａコンバータ及び一般にアナログ／デジ
タル集積回路のためのサプライは、１個のサプライと他
のサプライ間及び各サプライと大地間に接続されたコン
デンサにより「クリーン」に保持される。これらのコン
デンサは必然的に比較的高いキャパシタンス値を有しく
１００マイクロフアラツドまで）、従って一度チャージ
されるとそれらは強い電流ピークを生じる、つまりそれ
らは極端に短い時間であっても高電流を供給することが
できる。 このような典型的な回路配置を第１図に示す。 サプライの数が増えるにつれランチアップを防止するこ
とに関する問題がより厳しくなることが容易に理解でき
る。サプライ電圧を印加する特定の順序の結果として、
集積回路のビンの１個があまり好ましくない状態に極性
化し、従って該集積回路の内部接合の直接バイアスを起
こさせる（ラッチアップを起こさせることのある状態）
可能性が増加する。 例えば該集積回路がＰ−ウェルＣＭＯ３であり、−５Ｖ
のサプライ電圧が＋５Ｖのサプライ電圧に対しである遅
れを持って印加されたときには、該集積回路の負のサプ
ライビンの一時的な「フローティング（浮動）」状態が
、下式に従って■ＣＣ電圧（＋５Ｖに等しい）の容量性
サブディビジョンによるＶＢＢ端末（ビン）の正のバイ
アスとしてそれ自身反映される。 Ｃｏ ＋ Ｃ２ 従ってＣ２＝Ｃ０であると全時間についてＶＢＢ；＋２
．５Ｖであり、ＶＢＢサプライに対応する集積回路の対
応ビンに対して正確なサプライ電圧である一５ｖが加わ
らないことになる。 更にコンデンサＣ２よりかなり大きいコンデンサＣＯを
使用する方法も常に実行できるわけではない。ユーザー
により受は入れ難い厳重な使用明細を課さない限りは、
集積回路自身に関する用途を予見し従ってどのコンデン
サが使用されるかを予見することは集積回路の製造者に
とって困難であることも容易に理解できる。 集積回路の製造者の観点からは、第２図に示す状況が典
型的な状況であり、ここではＰ−ウェル領域と基体間の
キャパシタンスがＮ＋拡散領域及びＰ−ウェル（ＣＰ−
ウェル／サブ、ＣＮ＋／Ｐ−ウェル）間のキャパシタン
スよりかなり大きくなっている。 このような状況では、Ｐ−ウェルタブ中に接地されたＮ
十拡散部があると、Ｐ−ウェルポテンシャルが■ＣＣ電
圧に非常に近い値まで上昇し、Ｐ−ウェル／Ｎ十接合が
直接バイアスする。安定条件下においてＶＢＢポテンシ
ャル（−５Ｖ）でなければならない基体中に形成され接
地されたソースを有するＮチャンネルＭＯＳトランジス
タを入手できない集積回路の設計者は耐え難い束縛を受
け、上記したような接地された拡散部は殆ど全ての場合
に存在する。 従って集積回路の設計者はこれらのエリアを保護しなけ
ればならないが、ランチアップに対する保護は該エリア
に関して一定のコストを要し、これは集積回路を設計す
る際に経済的に使用されることのある接地されたソース
を有するＮ−チャンネルトランジスタの数の一定の限界
がそれ自身に反映される。 第３図に示すのは、アセンブリカード上で他のコンポー
ネントが２（囚のサフ゛ライに接続されかっＶＣＣ電圧
に対するＶＢＢ電圧の遅延が内部接合（ダイオード）Ｐ
−ウェル／Ｎ＋の直接バイアスを起こさせる場合の２個
のサプライを有する集積回路である。 第３図に概略を示すように、演算増幅器の存在は集積回
路の有害な事態を招く可能性のあるラッチアンプ状態を
引き起こす原因となる次の電流経路を与える。つまりＶ
ＣＣ−演算増幅器−ＶＢＢ→Ｐ−ウェル／Ｎ＋ダイオー
ド−大地（ＧＮＤ）。 この種の場合には実際に、加えられた電流は前記サプラ
イを通って接続されたコンデンサがなくとも比較的大き
くなる。 一般に上記した問題点は、正のサプライ （ＶＣＣ）に
、負のサプライ （ＶＢＢ）に対しである一定の遅れが
与えられた場合にＮ−ウェルＣＭＯＳデバイスにおいて
も存在する。この場合には、Ｎ−ウェルタブとＰ十拡散
部が、対応する図面及び上記説明におけるそれぞれＰ−
ウェルタブ及びＮ十拡散部と置換される。 データシートを通して集積回路設計者により依然として
与えられる共通のアドバイスは、第３図中に点線で示さ
れるように接続されたショットキーダイオード（Ｎ−ウ
ェルＣＭＯ３の場合にはＶＣＣとＧＮＤＯ間）を使用す
るか、又はバイパスコンデンサがサプライで使用される
場合にはＣ２及びＣ１よりかなり大きいコンデンサＣＯ
を与えることである。 ユーザーは彼等自身で、意図的に接地端末よりそして特
にＶＣＣ電圧に関するものより大きいＶＢＢ電圧に関す
るトラックの端末を有する、２個のサプライを有するＰ
−ウェルＣＭＯ３集積回路のために意図されたカードを
作り、Ｐ−ウェル０ＭＯ３集積デバイスを具備する該カ
ードを挿入した後４．１ｍＶＢＢ＝−５Ｖ、ＧＮＤ＝Ｏ
Ｖ及びＶＣＣ＝＋５■の順序に従ってサプライ電圧を印
加する。 該カードを抜いた後、同じサプライ電圧を逆の順序に従
って切断する。明らかにこのような解決法は前記カード
の挿入及び引き抜きの間のみランチアップの問題を回避
する。更にこのような方法は、Ｎ−ウェルタイプのＣＭ
Ｏ３集積回路だけでなくＰ−ウェルタイプのＣＭＯ３集
積回路が同じシステムカード上で一緒に利用されるとす
ぐに有効でなくなる。 （発明の概要） 本発明の主要な目的は、その目的のために集積回路の外
部サプライ回路中に特別の手段を必要することなく、ラ
フチアノブから効果的に保護される２個のサプライを利
用するタイプのＣＭＯ３構造を含んで成る集積回路を提
供することにある。 このような目的及び利点は本発明に従って、集積回路中
に十分な特性を有するＭＯＳ）ランジスタを形成し、そ
の４個の端末つまりドレイン、ゲート、ソース及びボデ
ィ一端末を後述する説明で特定され特許請求の範囲中に
記述されるような方法で接続することにより得ることが
できる。 Ｐ−ウェルＣＭＯＳデバイスの場合には、このような保
護トランジスタはＮ−チャンネルトランジスタとなり、
一方Ｎ−ウェルトランジスタではこのような保護トラン
ジスタはＰ−チャンネルトランジスタとなる。
第１図は、２個のサプライを存するＣＭＯ３集積回路の
サプライを通る外部バイパスコンデンサの共通に適用さ
れた回路配置を示し、 第２図は、Ｐ−ウェルＣＭＯＳデバイスの重要な容量性
カップリングを概略的に示し、第３図は、厳しいラフチ
アツブ条件に導くことのある状況を概略的に示し、 第４図は、Ｐ−ウェルＣＭＯＳ集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示し、 第５図は、Ｎ−ウェルＣＭＯＳ集積回路に適用された本
発明の反ラフチアツブ配置の基本的な回路ダイアグラム
の一例を示している。 第１．２及び３図は、従来技術の説明に関連して既に説
明した。 （好ましい態様の説明） 次に、本発明を図面に示す実施例に基づいてより詳細に
説明するが、本発明は該実施例に限定されるものではな
い。 第４図に示すように、Ｐ−ウェルＣＭＯＳ集積回路の場
合には、ラッチアップ現象を起こさせる危険な状態は、
通常のように一５Ｖの電圧を有する（状態２）換わりに
フローティング状態（状態１）にあるサプライビンＶＢ
Ｂとして特定される。 同様にＮ−ウェルＣＭＯＳ集積回路の場合に関連して第
５図に示すように、ラッチアンプ現象を起こさせる危険
な状態は、通常のように＋５■の電圧を有する（状Ｇ２
）換わりにフローティング状態（状態１）にあるサプラ
イビンＶＢＢとして示される。 Ｐ−ウェルＣＭＯＳ集積回路の場合のだめの引き続く説
明では、可能であり有用である場合にはいつでもＮ−ウ
ェルＣＭＯＳデバイスに適用できる条件を引き続く括弧
内に示す。 任意の偶発的な理由により状態１が生じた場合つまりＶ
ＢＢサプライに関するピン又は共通ポテンシャルノード
がフローティングポテンシャル（ｖＣＣフローティング
）である場合そしてノードＶＢＢ （ＶＣＣ）のポテン
シャルが大地に対して正（負）のポテンシャルであると
推測された場合に直ちに、保護用の４端末集積Ｎ−チャ
ンネル（Ｐ−チャンネル）トランジスタを次の状態にす
る。 ＶＧＳ ＶｔｈＯｐ−１で ＶＧＳ＝ＶＢＢフローテ
ィング （ＶＧＳ Ｖｔ ｈＯＮ−ｂ ’ｔ’ ＶＧＳ＝
ＶＣＣ７０−ティング するとそれはターンオンしてノードＶＢＢ （ＶＣＣ）
のポテンシャルを対応するしきい電圧Ｖｔｈｏｐ （
ＶｔｈＯＮ）まで低下させる。 この方法において本発明実施例の保護トランジスタの外
挿されたしきい電圧の値を適切に定めることにより、集
積回路の関連する内部接合の直接バイアスを防止するこ
とが可能になる。 状態２つまりサプライ電圧ＶＢＢ （ＶＣＣ）が正確な
電圧値を有する場合には、集積された保護トランジスタ
はそのしきい電圧より小さいゲート電圧を有する。 ＶＧＳ＝ＯＶ で ＶｔｈＯｓ Ｑｖ（Ｖ
ＧＳ＝ＯＶ で ＶｔｈＯ，ＯＶ）従って集積
回路の通常の動作状態であるＶＢＢ＝−５Ｖ （ＶＣＣ
＝＋５Ｖ）の状Ｂ２では、保護用の集積された４個の端
末を有するＭＯＳトランジスタはターンオフとなる。こ
のような状態を確保するためには、該保護トランジスタ
に外挿されたしきい電圧の典型的な値であるｙｔｈＯＮ
＝＋０．４５Ｖ （Ｖ ｔ ｈ Ｏｐ ” ０．４５
Ｖ）を与えることが必要である。 約０．４５Ｖであるこのような外挿されたしきい値を有
する状態１では実際に、正のＶＢＢポテンシャル（負の
ｖＣＣポテンシャル）は、ＶＧＳ＝ＶｔｈＯＮ （ＶＧ
Ｓ＝ＶｔｈＯｐ）（７）条件を満足する０、４５Ｖ （
−０，４５Ｖ）へ電圧が低下するまで、伝導保護ＭＯＳ
トランジスタを通して放電し、そして該保護ＭＯＳトラ
ンジスタは伝導状態に維持されるが更にＶＢＢ （ＶＣ
Ｃ）ノードのポテンシャルを放電することはできなくな
る。しかしこれは約０．６から０．７ Ｖ （−０，６
Ｖから一〇、７ Ｖ）のポテンシャルが必要とされる接
合の直接バイアスを防止するには十分である。 対応する接合が状態１では直接バイアスするため、本発
明実施例の集積された保護トランジスタの接地されたＮ
＋（Ｐ＋）ソース拡散部には、う・７チアソプに対する
好適なガードリングを装着することが必要である。しか
しこれは、全集積回路のために、この単一のトランジス
タにより要求される１つの反ランチアップ配置であり、
該単−の配置のみにより目的を達成することが可能であ
る。 次に前記保護トランジスタのしきい値の変化の範囲につ
き説明する。 集積されたＰ−ウェルデバイス及び集積されたＮ−ウェ
ルデバイスに関して絶対値及び変化範囲が同一であるた
め、引き続く説明では先行する説明でそうであった二重
（括弧）の表示に換えて簡略化のため、絶対値表示を使
用する。 本発明実施例の対象である保護デバイスの十分な信頼性
は、１Ｖｔｈｏ ｌ＝±１００ｍＶである保護トランジ
スタのしきいポテンシャルにより確保される。 このような場合の変化の範囲の両極端の値は、最小
典型 最大である。 しきい電圧の変数ＶｔｈＱの温度依存性を次に述べる。 ＭＯＳトランジスタについて、典型的なｄｌＶｔｈ０１
／ｄｔの値は、ｄＩＶｔｈ０１／ｄ ｔ ＝２．５ ｍ
Ｖ／’Ｃである。 このような値は、イオンインプランテーションにより電
荷を増加させることにより該デバイスのしきい値を得た
ときに、より以上に減少させることができることが知ら
れ、これは好ましい場合が多い。しかしながら念のため
に、温度値が−４０”Ｃから＋１００℃であるしきい電
圧ＶｔｈＱの変化の範囲に温度係数２．５ｍＶ／”Ｃを
通用することにより変化の範囲は次のように広がる。 １１６０ｍＶｌ＜１Ｖｔｈｏｌ＜１７１０ｍＶｌ最小（
Ｔ＝１００℃） 最大（Ｔ＝−４０℃）しきい電圧の
変化範囲の低い極値＋０．１６Ｖｌは、該集積回路が通
常のように動作する場合（ＶＢＢ＝−５Ｖ、ＶＣＣ＝＋
５Ｖ） には、前記保護ＭＯＳトランジスタの高温にお
けるカットオフ条件をも確保するために依然として十分
に高い値である。 この条件が満足されないようであると、永続的な’Ｉ’
ｌｌ経路が共通ポテンシャルノードＶＢＢ及び大地（Ｎ
−ウェルデバイスの場合には、■ＣＣ及び大地）から形
成され、これは集積回路の低い消費特性を特にスタンド
バイ又はパワーダウン条件下での消費特性を抑制する。 前記しきい電圧の変化範囲の高い側の極値は、前記保護
トランジスタが伝導状態にあり該集積回路の内部接合の
直接のバイアスを防止しなければならないときに重要と
なる。ＶＢＥ電圧も温度の低下に従って同様に増加する
ため、Ｉ Ｏ，７１０Ｖ １である前記極値は驚くにあ
たらない。そしてｌ ＶＢＥ ｌ ＜ １０．７１０
ｖ ｌであるとしても、パラシチソクなバイポーラトラ
ンジスタの電流帰還（β）の減少（低温とともに）のた
め、ラッチアップを起こすために直接バイアスされた接
合に加えられなければならない電流は低温ではかなり大
きくなることに着目すべきである。 次に前記保護トランジスタの大きさ決定につき説明する
。 本発明の特に好ましい態様によると、保護集積ＭＯ３）
ランジスタの長さくＬ）は、該保３１Ｍ０Ｓトランジス
タが意図する最大近（の温度でカプトオフを生じたとき
に、「しきい値未満」電流を減少する目的で、該集積回
路を製造する際に利用する特定の０ＭＯ３製造プロセス
における最小長さの少なくとも２倍とする。 該保護集積トランジスタの幅（Ｗ）は、使用する製造プ
ロセスに適合できるように、該保護トランジスタの直列
抵抗（Ｒｏｎ）を可能な限り減少させることができるよ
うに比較的大きくすることが好ましく、そしていずれに
しても、ドレイン−ソース電圧（ＶＤＳ）を過剰に増加
させることなくかなり大きな電流を大地へ送ることが許
容できれば十分であり、前記集積保護トランジスタのＷ
の大きさは、Ｐ−ウェルＣＭＯＳデバイスの場合はＷＮ
＝３０００〜５０００ミクロンメートルであり、一方Ｎ
−ウェルＣＭＯＳデバイスの場合にはＷＰ＝ｉｏｏｏｏ
〜１５０００ ミクロンメートルとする。 このような比較的サイズの大きな集積保護トランジスタ
でさえも生産される集積回路の全体の経済性には関して
特別に負担となることはなく、全集積回路に対して単一
の保護トランジスタのみが必要なのである。 （発明の効果） 本発明による保護デバイスが装着された２個のサプライ
を有するＣＭＯ３集積回路は、集積回路のようなファミ
リーにおけるラッチアンプを制御する問題の既知の解決
方法に対して顕著な利点を提供する。単一の付加的な集
積された保護ＭＯＳトランジスタにより、ラフチアツブ
の問題は、該集積回路の外で何が起こるかに依存せずに
チップ中で効果的に防止される。このような集積回路及
びバイパスコンデンサを具備するカードの構造的な束縛
は都合良く除去される。更に、カード自体の信顛性を減
少させるショットキーダイオードのような付加的な外部
コンポーネントの使用の必要性も除去される。更に同じ
システムにおけるＰ−ウェル及びＮ−ウェルＣＭＯ３集
積デバイスの利用が増加するにつれ、カードのトランス
ファーの後にサプライトランク端末の適切な挿入−引き
抜き順序を確保することに関する特別の問題に遭遇する
ことなく、同じシステムのカード上に両種のデバイスを
容易に収容することが可能になる。
サプライを通る外部バイパスコンデンサの共通に適用さ
れた回路配置を示し、 第２図は、Ｐ−ウェルＣＭＯＳデバイスの重要な容量性
カップリングを概略的に示し、第３図は、厳しいラフチ
アツブ条件に導くことのある状況を概略的に示し、 第４図は、Ｐ−ウェルＣＭＯＳ集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示し、 第５図は、Ｎ−ウェルＣＭＯＳ集積回路に適用された本
発明の反ラフチアツブ配置の基本的な回路ダイアグラム
の一例を示している。 第１．２及び３図は、従来技術の説明に関連して既に説
明した。 （好ましい態様の説明） 次に、本発明を図面に示す実施例に基づいてより詳細に
説明するが、本発明は該実施例に限定されるものではな
い。 第４図に示すように、Ｐ−ウェルＣＭＯＳ集積回路の場
合には、ラッチアップ現象を起こさせる危険な状態は、
通常のように一５Ｖの電圧を有する（状態２）換わりに
フローティング状態（状態１）にあるサプライビンＶＢ
Ｂとして特定される。 同様にＮ−ウェルＣＭＯＳ集積回路の場合に関連して第
５図に示すように、ラッチアンプ現象を起こさせる危険
な状態は、通常のように＋５■の電圧を有する（状Ｇ２
）換わりにフローティング状態（状態１）にあるサプラ
イビンＶＢＢとして示される。 Ｐ−ウェルＣＭＯＳ集積回路の場合のだめの引き続く説
明では、可能であり有用である場合にはいつでもＮ−ウ
ェルＣＭＯＳデバイスに適用できる条件を引き続く括弧
内に示す。 任意の偶発的な理由により状態１が生じた場合つまりＶ
ＢＢサプライに関するピン又は共通ポテンシャルノード
がフローティングポテンシャル（ｖＣＣフローティング
）である場合そしてノードＶＢＢ （ＶＣＣ）のポテン
シャルが大地に対して正（負）のポテンシャルであると
推測された場合に直ちに、保護用の４端末集積Ｎ−チャ
ンネル（Ｐ−チャンネル）トランジスタを次の状態にす
る。 ＶＧＳ ＶｔｈＯｐ−１で ＶＧＳ＝ＶＢＢフローテ
ィング （ＶＧＳ Ｖｔ ｈＯＮ−ｂ ’ｔ’ ＶＧＳ＝
ＶＣＣ７０−ティング するとそれはターンオンしてノードＶＢＢ （ＶＣＣ）
のポテンシャルを対応するしきい電圧Ｖｔｈｏｐ （
ＶｔｈＯＮ）まで低下させる。 この方法において本発明実施例の保護トランジスタの外
挿されたしきい電圧の値を適切に定めることにより、集
積回路の関連する内部接合の直接バイアスを防止するこ
とが可能になる。 状態２つまりサプライ電圧ＶＢＢ （ＶＣＣ）が正確な
電圧値を有する場合には、集積された保護トランジスタ
はそのしきい電圧より小さいゲート電圧を有する。 ＶＧＳ＝ＯＶ で ＶｔｈＯｓ Ｑｖ（Ｖ
ＧＳ＝ＯＶ で ＶｔｈＯ，ＯＶ）従って集積
回路の通常の動作状態であるＶＢＢ＝−５Ｖ （ＶＣＣ
＝＋５Ｖ）の状Ｂ２では、保護用の集積された４個の端
末を有するＭＯＳトランジスタはターンオフとなる。こ
のような状態を確保するためには、該保護トランジスタ
に外挿されたしきい電圧の典型的な値であるｙｔｈＯＮ
＝＋０．４５Ｖ （Ｖ ｔ ｈ Ｏｐ ” ０．４５
Ｖ）を与えることが必要である。 約０．４５Ｖであるこのような外挿されたしきい値を有
する状態１では実際に、正のＶＢＢポテンシャル（負の
ｖＣＣポテンシャル）は、ＶＧＳ＝ＶｔｈＯＮ （ＶＧ
Ｓ＝ＶｔｈＯｐ）（７）条件を満足する０、４５Ｖ （
−０，４５Ｖ）へ電圧が低下するまで、伝導保護ＭＯＳ
トランジスタを通して放電し、そして該保護ＭＯＳトラ
ンジスタは伝導状態に維持されるが更にＶＢＢ （ＶＣ
Ｃ）ノードのポテンシャルを放電することはできなくな
る。しかしこれは約０．６から０．７ Ｖ （−０，６
Ｖから一〇、７ Ｖ）のポテンシャルが必要とされる接
合の直接バイアスを防止するには十分である。 対応する接合が状態１では直接バイアスするため、本発
明実施例の集積された保護トランジスタの接地されたＮ
＋（Ｐ＋）ソース拡散部には、う・７チアソプに対する
好適なガードリングを装着することが必要である。しか
しこれは、全集積回路のために、この単一のトランジス
タにより要求される１つの反ランチアップ配置であり、
該単−の配置のみにより目的を達成することが可能であ
る。 次に前記保護トランジスタのしきい値の変化の範囲につ
き説明する。 集積されたＰ−ウェルデバイス及び集積されたＮ−ウェ
ルデバイスに関して絶対値及び変化範囲が同一であるた
め、引き続く説明では先行する説明でそうであった二重
（括弧）の表示に換えて簡略化のため、絶対値表示を使
用する。 本発明実施例の対象である保護デバイスの十分な信頼性
は、１Ｖｔｈｏ ｌ＝±１００ｍＶである保護トランジ
スタのしきいポテンシャルにより確保される。 このような場合の変化の範囲の両極端の値は、最小
典型 最大である。 しきい電圧の変数ＶｔｈＱの温度依存性を次に述べる。 ＭＯＳトランジスタについて、典型的なｄｌＶｔｈ０１
／ｄｔの値は、ｄＩＶｔｈ０１／ｄ ｔ ＝２．５ ｍ
Ｖ／’Ｃである。 このような値は、イオンインプランテーションにより電
荷を増加させることにより該デバイスのしきい値を得た
ときに、より以上に減少させることができることが知ら
れ、これは好ましい場合が多い。しかしながら念のため
に、温度値が−４０”Ｃから＋１００℃であるしきい電
圧ＶｔｈＱの変化の範囲に温度係数２．５ｍＶ／”Ｃを
通用することにより変化の範囲は次のように広がる。 １１６０ｍＶｌ＜１Ｖｔｈｏｌ＜１７１０ｍＶｌ最小（
Ｔ＝１００℃） 最大（Ｔ＝−４０℃）しきい電圧の
変化範囲の低い極値＋０．１６Ｖｌは、該集積回路が通
常のように動作する場合（ＶＢＢ＝−５Ｖ、ＶＣＣ＝＋
５Ｖ） には、前記保護ＭＯＳトランジスタの高温にお
けるカットオフ条件をも確保するために依然として十分
に高い値である。 この条件が満足されないようであると、永続的な’Ｉ’
ｌｌ経路が共通ポテンシャルノードＶＢＢ及び大地（Ｎ
−ウェルデバイスの場合には、■ＣＣ及び大地）から形
成され、これは集積回路の低い消費特性を特にスタンド
バイ又はパワーダウン条件下での消費特性を抑制する。 前記しきい電圧の変化範囲の高い側の極値は、前記保護
トランジスタが伝導状態にあり該集積回路の内部接合の
直接のバイアスを防止しなければならないときに重要と
なる。ＶＢＥ電圧も温度の低下に従って同様に増加する
ため、Ｉ Ｏ，７１０Ｖ １である前記極値は驚くにあ
たらない。そしてｌ ＶＢＥ ｌ ＜ １０．７１０
ｖ ｌであるとしても、パラシチソクなバイポーラトラ
ンジスタの電流帰還（β）の減少（低温とともに）のた
め、ラッチアップを起こすために直接バイアスされた接
合に加えられなければならない電流は低温ではかなり大
きくなることに着目すべきである。 次に前記保護トランジスタの大きさ決定につき説明する
。 本発明の特に好ましい態様によると、保護集積ＭＯ３）
ランジスタの長さくＬ）は、該保３１Ｍ０Ｓトランジス
タが意図する最大近（の温度でカプトオフを生じたとき
に、「しきい値未満」電流を減少する目的で、該集積回
路を製造する際に利用する特定の０ＭＯ３製造プロセス
における最小長さの少なくとも２倍とする。 該保護集積トランジスタの幅（Ｗ）は、使用する製造プ
ロセスに適合できるように、該保護トランジスタの直列
抵抗（Ｒｏｎ）を可能な限り減少させることができるよ
うに比較的大きくすることが好ましく、そしていずれに
しても、ドレイン−ソース電圧（ＶＤＳ）を過剰に増加
させることなくかなり大きな電流を大地へ送ることが許
容できれば十分であり、前記集積保護トランジスタのＷ
の大きさは、Ｐ−ウェルＣＭＯＳデバイスの場合はＷＮ
＝３０００〜５０００ミクロンメートルであり、一方Ｎ
−ウェルＣＭＯＳデバイスの場合にはＷＰ＝ｉｏｏｏｏ
〜１５０００ ミクロンメートルとする。 このような比較的サイズの大きな集積保護トランジスタ
でさえも生産される集積回路の全体の経済性には関して
特別に負担となることはなく、全集積回路に対して単一
の保護トランジスタのみが必要なのである。 （発明の効果） 本発明による保護デバイスが装着された２個のサプライ
を有するＣＭＯ３集積回路は、集積回路のようなファミ
リーにおけるラッチアンプを制御する問題の既知の解決
方法に対して顕著な利点を提供する。単一の付加的な集
積された保護ＭＯＳトランジスタにより、ラフチアツブ
の問題は、該集積回路の外で何が起こるかに依存せずに
チップ中で効果的に防止される。このような集積回路及
びバイパスコンデンサを具備するカードの構造的な束縛
は都合良く除去される。更に、カード自体の信顛性を減
少させるショットキーダイオードのような付加的な外部
コンポーネントの使用の必要性も除去される。更に同じ
システムにおけるＰ−ウェル及びＮ−ウェルＣＭＯ３集
積デバイスの利用が増加するにつれ、カードのトランス
ファーの後にサプライトランク端末の適切な挿入−引き
抜き順序を確保することに関する特別の問題に遭遇する
ことなく、同じシステムのカード上に両種のデバイスを
容易に収容することが可能になる。
第１図は、２個のサプライを有するＣＭＯ５集積回路の
サプライを通る外部バイパスコンデンサの共通に適用さ
れた回路配置を示し、 第２図は、Ｐ−ウェルＣＭＯＳデバイスの重要な容量性
カップリングを概略的に示し、第３図は、厳しいラッチ
アップ条件に導く可能な状況を概略的に示し、 第４図は、Ｐ−ウェルＣＭＯ３集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示し、 第５図は、Ｎ−ウェルＣＭＯ３集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示すものである。 特許出願人 エッセヂエッセートムソンマイクロエレク
トロニクス
サプライを通る外部バイパスコンデンサの共通に適用さ
れた回路配置を示し、 第２図は、Ｐ−ウェルＣＭＯＳデバイスの重要な容量性
カップリングを概略的に示し、第３図は、厳しいラッチ
アップ条件に導く可能な状況を概略的に示し、 第４図は、Ｐ−ウェルＣＭＯ３集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示し、 第５図は、Ｎ−ウェルＣＭＯ３集積回路に適用された本
発明の反ラッチアップ配置の基本的な回路ダイアグラム
の一例を示すものである。 特許出願人 エッセヂエッセートムソンマイクロエレク
トロニクス
Claims (5)
- （１）ＣＭＯＳ構造のウェル領域の極性と反対の極性を
有しかつ接地されたドレイン（又はソース）を有する少
なくとも１個の集積ＭＯＳトランジスタと； ２個のサプライの共通ポテンシャルノード−ＶＢＢ（又
は＋ＶＣＣ）に接続された前記トランジスタのボディー
領域、ゲート及びソース（又はドレイン）端末を含むこ
とを特徴とする２個のサプライ（＋ＶＣＣ及び−ＶＢＢ
）を有するＣＭＯＳ構造を含んで成る集積回路。 - （２）ＣＭＯＳ構造がＰ−ウェル構造であり、ＭＯＳト
ランジスタがＮ−チャンネルトランジスタであり、前記
トランジスタのボディー領域、ゲート及びソースが負の
電圧サプライノード−ＶＢＢに接続され、かつ前記トラ
ンジスタのドレインが接地されている請求項１に記載の
集積回路。 - （３）ＣＭＯＳ構造がＮ−ウェル構造であり、ＭＯＳト
ランジスタがＰ−チャンネルトランジスタであり、前記
トランジスタのボディー領域、ゲート及びドレインが正
の電圧サプライノード＋ＶＣＣに接続され、かつ前記ト
ランジスタのソースが接地されている請求項１に記載の
集積回路。 - （４）ＭＯＳトランジスタが、その集積回路を製造する
ために利用された特定の製造プロセスの最小長さの少な
くとも２倍の長さと、３０００から５０００ミクロンメ
ートルまでの幅を有する請求項２に記載の集積回路。 - （５）ＭＯＳトランジスタが、製造プロセスの最小長さ
の少なくとも２倍の長さと、１００００から１５０００
ミクロンメートルまでの幅を有する請求項３に記載の集
積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83609A/87 | 1987-03-03 | ||
| IT8783609A IT1217104B (it) | 1987-03-03 | 1987-03-03 | Circuito integrato cmos a due alimentazioni con un transistore mos integrato di protezione contro il <<latch-up>>. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228663A true JPS63228663A (ja) | 1988-09-22 |
Family
ID=11323082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047343A Pending JPS63228663A (ja) | 1987-03-03 | 1988-02-29 | 単一の集積されたｍｏｓトランジスタによる２個のサプライを有するｃｍｏｓ集積回路のラッチアップの防止方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4871927A (ja) |
| JP (1) | JPS63228663A (ja) |
| DE (1) | DE3806951C2 (ja) |
| GB (1) | GB2202403B (ja) |
| IT (1) | IT1217104B (ja) |
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- 1987-03-03 IT IT8783609A patent/IT1217104B/it active
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- 1988-02-23 US US07/159,267 patent/US4871927A/en not_active Expired - Lifetime
- 1988-02-23 GB GB8804099A patent/GB2202403B/en not_active Expired
- 1988-02-29 JP JP63047343A patent/JPS63228663A/ja active Pending
- 1988-03-03 DE DE3806951A patent/DE3806951C2/de not_active Expired - Fee Related
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| IT1217104B (it) | 1990-03-14 |
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| GB2202403B (en) | 1991-07-31 |
| GB8804099D0 (en) | 1988-03-23 |
| IT8783609A0 (it) | 1987-03-03 |
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