CS196807B1

CS196807B1 - Connection for association of conrolling signals

Info

Publication number: CS196807B1
Application number: CS642877A
Authority: CS
Inventors: Karel Bocek; Ervin Tomanek
Original assignee: Karel Bocek; Ervin Tomanek
Priority date: 1977-10-05
Filing date: 1977-10-05
Publication date: 1980-04-30

Description

Vynálezse týká zapojení pro sdružování řídicích signálů v oblasti logických sítí pro řízení dvoupolohových prvků, například pneumatických, popřípadě hydraulických pístových motorů a podobně.The invention relates to an arrangement for combining control signals in the field of logic networks for controlling two-position elements, for example pneumatic or hydraulic piston engines and the like.

Známé zapojení mají tu vlastnost, že při nepatrném selhání některé částí logické sítě mohou vyslat současně dva protichůdné řídicí signály, což mé často za následek poruchu zařízení, popřípadě postavení v neurčitém stavu, setrvání v nežádoucím stavu a podobně. Nevýhodou známých zapojení je déle nedostatek stabilizace jednoho stavu, například klidového stavu pístového motoru a podobně.Known connections have the property that, in the case of a slight failure of some parts of the logical network, they can simultaneously send two conflicting control signals, which often result in equipment failure, or indeterminate status, persistence in an undesired state, and the like. A disadvantage of the known circuitry is the lack of stabilization of one state, for example a standstill of a piston engine and the like.

Tyto nevýhody odstraňuje zapojení pro sdružování řídicích signálů, složené nejméně z jednoho signálního vedení, podle vynálezu, jehož podstata spočívá v tom, že první vstup prvního signálního vedení je spojen jednak se vstupem prvního časového obvodu a jednak se vstupem prvního časového členu, kde výstup prvního časového obvodu je spojen β jedním vstupem prvního kombinačního logického obvodu a výetup prvního časového členu je spojen s druhým vstupem prvního kombinačního logického obvodu, jehož výstup představuje zároveň výstup prvního signálního vedení, výstup prvního časového obvodu je déle spojen s jedním vstupem prvního přídavného logického obvodu, jehož výstup představuje zároveň první přídavný výstup zapojeni, výstup prvního časového členu je dále spojen s jedním vstupem druhého přídavného logického obvodu, jehož výstup představuje zároveň druhý přídavný výstup zapojení, přičemž výstup prvního přídavného logického obvodu je spojen se vstupem prvního hradla, vý196807 stup druhého přídavného logického obvodu je spojen ee vstupem druhého hradla, kde výstup prvního hradla je spojen s řídicím vstupem druhého hradla, a výstup druhého hradla je spojen s řídicím vstupem prvního hradla.These disadvantages are overcome by the control signaling circuitry comprising at least one signal line according to the invention, characterized in that the first input of the first signal line is connected both to the input of the first time circuit and to the input of the first time element, where the time circuit is connected to β by one input of the first combinational logic circuit and the output of the first timing element is connected to the second input of the first combinational logic circuit, whose output is also the output of the first signal line; the output of which is also the first additional output of the wiring, the output of the first timing element is further connected to one input of the second additional logic circuit, wherein the output of the first additional logic circuit is connected to the input of the first gate, the output of the second additional logic circuit is connected to the input of the second gate, wherein the output of the first gate is connected to the control input of the second gate, and the output of the second gate is connected to the control input of the first gate.

První časový člen je tvořen sériovou kombinací prvního dílčího časového členu a druhého dílčího časového členu.The first time member is formed by a series combination of the first partial time member and the second partial time member.

Předností zapojení pro sdružování řídicích signálů podle vynálezu je skutečnost, že umožňuje účelné sdružování řídicích signálů do jednotlivých signálních vedení, jehož výsledkem je zamezení současného vyslání řídicích signálů vyvolávajících protichůdné pracovní funkce. Další předností je stabilizace jednoho zvoleného stavu, například klidového stavu pístového motoru, možnost zásahu do řídicí soustavy, například na některý vstup přídavného logického obvodu při ukončení pracovního cyklu, a tím přechod všech řízených prvků do předem stanoveného postavení.The advantage of the control signal coupling according to the invention is that it allows the control signals to be conveniently grouped into individual signal lines, which results in the simultaneous transmission of control signals causing conflicting operating functions. Another advantage is the stabilization of one selected state, for example the idle state of the piston engine, the possibility of interfering with the control system, for example on some input of the additional logic circuit at the end of the duty cycle, and thus switching all controlled elements to a predetermined position.

Předností je déle jednoduchost zapojení, projevující ae zejména při větších délkách spojovacího vedení mezi logickou sítí a řízeným objektem.The advantage is longer simplicity of connection, manifesting and especially at larger lengths of connecting lines between logical network and controlled object.

Zapojení pro sdružování řídicích signálů podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde obr. 1 znázorňuje základní schéma zapojení, složené z N signálních vedení, obr. 2 znázorňuje přídavný blokovací obvod a obr. 3 znázorňuje možnost dalšího rozšíření základního zapojení.The wiring for control signal pooling according to the invention is illustrated by way of example in the accompanying drawing, wherein FIG. 1 shows a basic wiring diagram composed of N signal lines, FIG. 2 shows an additional interlock circuit and FIG.

Na obr. 1 je znázorněno první signální vedení složené z prvního vst.upu spojeného se vstupem a^ prvního časového obvodu a se vstupem b^ prvního časového členu B_lf kde výstup tohoto časového obvodu je spojen s jedním vstupem prvního kombinačního logického obvodu C^, a výstup tohoto časového členu je spojen s druhým vstupem ²c. prvního kombinačZi ního logického obvodu C-^, jehož výstup Z₁ představuje zároveň první výstup tohoto signálního vedení, je znázorněno druhé signální vedení složené z druhého vstupu S₂ spojeného se vstupem a₂ druhého časového obvodu A₂a se vstupem b₂ druhého časového členu B₂, kde výstup X₂ tohoto časového obvodu je spojen s jednom vstupem \₂ druhého kombinačního logického obvodu C₂, a výstup ?₂ tohoto časového členu je spojen s druhým vstupem ²e₂ druhého kombinačního logického obvodu C₂, jehož výstup Z₂ představuje zároveň druhý výstup tohoto signálního vedení, je znázorněno případné spojeného se vstupem dalšího časového členuFIG. 1 shows a first signal line comprising a first input coupled to an input a of a first timing circuit and an input b of a first timing element _B1f where the output of this timing circuit is coupled to a single input of the first combinational logic circuit C1; and the output of the timing element is connected to the second input ² c. kombinačZi whom you first logic circuit Ci, the output of which Z ₁ is simultaneously the first output of the signal lines is shown the second signal line composed of a second _two input s connected to an inlet and _two a second time circuit A ₂ a with input b _{2 of the} second time element B ₂ , where the output X _{2 of} this time circuit is connected to one input _{12 of the} second combinational logic circuit C ₂ , and the output? _{2 of} this timing element is connected to the second input ² e _{2 of the} second combinational logic circuit C ₂ , whose output Z ₂ represents at the same time the second output of this signal line, is possibly connected to the input of another timing element

B.p kde výstup Xj tohoto časového obvodu je spojen s jedním vstupem ^c dalšího kombinačního logického obvodu C₇, a výstup Y další signální vedení zložené z dalšího vstupu li dalšího časového obvodu A^ a se vstupem bj tohoto časového členu je spojen s druhým vstupem dalšího kombinačního logického obvodu , jehož výstup představuje zároveň další výstup tohoto signálního vedení, a je znázorněno popřípadě další v pořadí signální vedení složené z dalšího v pořadí vstupu 3^ spojeného se vstupem dalšího v pořadí časového obvodu A_n a se vstupem bjj dalšího v pořadí časového členu B^, kde výstup X_N tohoto časového obvodu je spojen s jedním vstupem dalšího v pořadí kombinačního logického obvodu Cjj , ^a výstup Y^ tohoto časového 2 — * ^—“ členu je spojen s druhým vstupem Cjj dalšího v poradí kombinačního logického obvodu C^, jehož výstup představuje zároveň dalSí v pořadí výstup tohoto signálního vedení.Bp where output Xj of this timing circuit is connected to one input ^ c of another combinational logic circuit C ₇ , and output Y another signal line composed of another input 11 of another timing circuit A ^ and to input bj of this timing element is connected to the second input of another a combination logic circuit, the output of which is at the same time another output of this signal line, and possibly an additional signal line composed of the next in the order of input 3 connected to the input of the next in the order of time circuit A _n and input bjj of the next B ^, wherein the output X _N of the timing circuit is connected to one input of the next in sequence combinational logic circuit CJJ, ^{and the} output Y ^ of time of 2 - * ^- "element is connected to second input CJJ next in order combinational logic circuit C ^. whose output also represents another output of this on signal lines.

Výstup Xy jednoho časového obvodu Ay je dále spojen a jedním vstupem ey jednoho přídavného logického obvodu E, výstup X₂ druhého časového obvodu Ag je dále spojen s druhým vstupem e₂ tohoto přídavného logického obvodu, výstup dalšího časového obvodu Ay je dále spojen s dalším vstupem etohoto přídavného logického obvodu, výstup Xjj dalšího v pořadí časového obvodu A_N je dále spojen s dalším v pořadí vstupem e_N tohoto přídavného logického obvodu, jehož výstup K představuje zároveň jeden přídavný výstup zapojení.Output Xy one time circuit Ay is further coupled to a single input EY one additional logic circuit E, the output X ₂ of the second timing circuit Ag is further connected to the second input E ₂ of the additional logic circuit outputting another timing circuit Ay is further connected to a further input In addition to the additional logic circuit, the output Xjj of the next time circuit A _N is further coupled to the next in the order of the input e _{N of} this additional logic circuit, whose output K is also one additional wiring output.

Výstup Yy jednoho časového členu By je dále spojen s jedním vstupem fy druhého přídavného logického obvodu F, výstup Y₂ druhého časového členu B- je dále spojen s druhým vstupem f₉ tohoto přídavného logického obvodu, výstup Yy dalšího časového členu B-, je dále spojen s dalším vstupem fy tohoto přídavného logického obvodu, výstup Y^ dalšího v poradí časového členu B^ je déle spojen s dalším v poradí vstupem f^ tohoto přídavného logického, obvodu, jehož výstup Xj představuje zároveB druhý přidav ný výstup zapojení.Output Yy one timer should further connected to one input of second additional fy F logic circuit, the output Y ₂ of the second timer B is further connected to the second input f ₉ this additional logic circuitry, the output Yy another timer B is further connected to a further input fy of this additional logic circuit, the output Y1 of the next time element B ^ is longer coupled to the next input f1 of this additional logic circuit, whose output Xj is at the same time the second additional output of the wiring.

Na obr. 2 je znázorněn přídavný blokovací obvod spojený s jedním přídavným logickým obvodem E a s druhým přídavným logickým obvodem F tak, . že výstup K tohoto jednoho přídavného logického obvodu je spojen se vstupem g jednoho hradla G, jehož výstup P je spojen s jedním výstupem přídavného blokovacího obvodu JJ, a výstup L tohoto druhého přídavného logického obvodu je spojen se vstupem & druhého hradla H, jehož výstup R je spojen β druhým výstupem přídavného blokovacího obvodu y, přičemž výstup P hradla G je dále spojen s řídicím vstupem % druhého hradla H, a výstup R hradla H je dále spojen s řídicím vstupem T jedněho hradla G.FIG. 2 shows an additional interlock circuit connected to one additional logic circuit E and the other additional logic circuit F so that. that the output K of the one additional logic circuit is connected to the input g of one gate G, whose output P is connected to one output of the additional blocking circuit J, and the output L of the second additional logic circuit is connected to the input < it is connected β by the second output of the additional blocking circuit y, the output P of the gate G is further connected to the control input% of the second gate H, and the output R of the gate H is further connected to the control input T of one gate G.

Na obr. 3 je znázorněna možnost dalšího rozšíření základního zapojení.Fig. 3 shows the possibility of further expansion of the basic circuit.

Obecně i-tý časový člen B^, kde i=l, 2, 3, ..., N se skládá z jednoho l”“ 2 dílčího časového členu B^ a z druhého dílčího časového členu B^, spoje.. 1 ných v kaskádě za sebou tak, že výstup Y^ jednoho dílčího časového členu ^ΧΒ| je spojen se vstupem bj druhého dílčího časového členu »£, pri 1 1 v —— čemž vstup jednoho dílčího časového členu představuje vstupGenerally, the i-th timing element B ^, where i = 1, 2, 3, ..., N consists of one 1 "2 sub timing element B ^ and a second sub timing element B ^, connected at the same time. cascade in sequence so that the output Y ^ of one partial time term ^Χ Β | is coupled to the input bj of the second subtime »£, at 1 1 in —— wherein the input of one subtime is an input

2 “* časového členu B^, a výstup Y^ druhého dílčího časového členu B^ představuje výstup Y^ časového členu B^.And the output Y ^ of the second sub-timer B ^ represents the output Y ^ of the timer B ^.

Po funkční stránce je zapojení podle vynálezu určeno především pro zpracování hladinových signálů. Začátek signálu na vstupu časového obvodu způsobuje vybuzení signálu na jeho výstupu po dobu předem nastaveného časového intervalu, například pomocí RC členu. Konec signálu na vstupu časového členu způsobuje vybuzení signálu na jeho výstupu po dobu předem nastaveného časového intervalu, stejné nebo odlišné délky než je časový interval trvání signálu na výstupu časového obvodu.Functionally, the circuit according to the invention is primarily intended for processing level signals. The onset of the signal at the input of the timing circuit causes the signal at its output to be excited for a predetermined period of time, for example by means of an RC element. The end of the signal at the timing member input causes the signal at its output to excite for a preset time interval of the same or different length than the signal duration time interval at the output of the timing circuit.

Jako kombinační logický obvod se uvažuje přednostně obvod s funkcí logického součtu. Jako přídavný logický obvod se uvažuje přednostně taktéž obvod s funkcí logického součtu.The combination logic circuit is preferably a circuit with a logical sum function. An additional logic circuit is also preferably used as an additional logic circuit.

Jako jeden dílčí časový člen se uvažuje obvod prodlužující časové trvání vstupního signálu, jako druhý dílčí časový člen se uvažuje obvod stejných vlastností jak uvedeno shora u časového členu.A circuit extending the time duration of the input signal is considered as one sub-time element, and a circuit of the same characteristics as mentioned above for the time element is considered as the other sub-time element.

Jako hradlo se uvažuje logický obvod se vstupem, s výstupem, s řídicím vstupem, kde signál na řídicím vetupu uzavírá průchod signálu ze vetupu na výstup. Výchozím požadavkem základní funkce zapojeni podle vynálezu je předpoklad, že signály na vstupech zapojení se časově nepřekrývají. Vznik signálu, například na jednom vstupu zapojení S„ způsobuje vybuzení signálu na výstupu X^ jednoho časového obvodu po dobu předem nastaveného časového intervalu. Zánik tohoto signálu na jednom vstupu zapojení způsobuje vybuzení signálu na výstupu Y^ jednoho časového členu po dobu předem nastaveného časového intervalu.A gate is considered to be a logic circuit with an input, an output, a control input, where a signal on the control input closes the signal passage from the input to output. The basic requirement of the basic wiring function according to the invention is that the signals at the wiring inputs do not overlap in time. The generation of a signal, for example, at one input of the wiring S ' causes the signal to be output at the output X1 of one time circuit for a preset time interval. The extinction of this signal at one input of the wiring causes the signal at the output Y ^ of one timing member to be excited for a preset time interval.

Signál na výstupu X^ jednoho časového obvodu A^ přechází na jeden vstup jednoho kombinačního logického obvodu a na jeden vstup jednoho přídavného logického obvodu E. Signál na výstupu X, jednoho časového členu By přechází na druhý vstup Cy jednoho kombinačního logického obvodu Cy a na jeden vstup fy druhého přídavného logického obvocu P.The signal at output X ^ of one timing circuit A ^ passes to one input of one combinational logic circuit and to one input of one additional logic circuit E. The signal at output X of one timing element By passes to the other input Cy of one combinational logic circuit Cy and to one input of the second additional logical cover P.

Při součtové logické funkci jednoho kombinačního logického obvodu Cy je na výstupu Z„ tohoto obvodu signál po dobu působení signálu na výstupuIn the sum logic function of one combinational logic circuit Cy, the output of Z 'of this circuit is a signal for the duration of the signal output

- 5 196807- 5 196807

X^ jednoho časového obvodu A^ a po dobu působení signálu na výstupu Y^ jednoho časového členu B^.X ^ of one timing circuit A ^ and for the duration of the signal output at the output Y ^ of one timing element B ^.

Obdobně například vznik signálu na dalším vstupu S zapojení způsobuje po dobu předem nastaveného časového intervalu. Zánik tohoto signálu na dalším vstupu zapojení způsobuje vybuzení signálu na výstupu Y^ dalšího časového členu B-j po dobu předem nastaveného časového intervalu.Similarly, for example, signal generation at the next input S causes the wiring to occur for a preset time interval. The extinction of this signal at the next wiring input causes the signal at the output Y1 of the next timing element B-j to be excited for a preset time interval.

M *M *

Signál na výstupu Xj dalšího časového obvodu Aj přechází na jeden 1.The signal at output Xj of another timing circuit Aj is switched to one 1.

vybuzení signálu na výstupu Xj dalšího časového obvodu A^ vstup cj dalšího kombinačního logického obvodu Ca na další vstup e jednoho přídavného logického obvodu E. Signál na výstupu Y^ dalšího časo vého členu B přechází na druhý vstup dalšího kombinačního logického obvodu 0·^ a na další vstup f^ druhého přídavného logického obvodu F.exciting the signal at output Xj of the next timing circuit A ^ input cj of the next combinational logic circuit Ca to the next input e of one additional logic circuit E. The signal at the output Y ^ of the other timing element B passes to the second another input f ^ of the second additional logic circuit F.

Při součtové logické funkci dalšího kombinačního logického obvodu Cj je na výstupu Zj tohoto obvodu signál po dobu působení signálu na výstupu X^ dalšího časového obvodu A^ a po dobu působení signálu na výstup Y^ dalšího časového členu B^.In the summation logic function of another combinational logic circuit Cj, the output Zj of this circuit outputs a signal for the duration of the signal at the output X ^ of the other time circuit A ^ and for the duration of the signal at the output Y ^ of the other time element B ^.

Při součtové logické funkci jednoho přídavného logického obvodu E je na výstupu K tohoto obvodu signál po dobu působení signálu na výstupu X^ jednoho časového obvodu A^, po dobu působení signálu na výstupu X₂ druhého časového obvodu A₂, po dobu působení signálu na výstupu Xj dalšího časového obvodu A^, po dobu působeni signálu na výstupu Xjj dalšího v pořadí časového obvodu Ay.In summation logic function to one of the additional logic circuit E is output to this circuit a signal for the duration of the signal at the output X ^ a timing circuit N, the duration of the signal at the output X ₂ of the second timing circuit A _2, the duration of the signal at the output Xj of the next time circuit A1, while the signal is output at the output Xjj of the next time circuit Ay.

Obdobně při součtové logické funkci druhého přídavného logického obvodu F je na výstupu L tohoto obvodu signál po dobu působení signálu na výstupu Yj jednoho časového členu B^, po dobu působení signálu na výstupu Y₂druhého časového členu B₂, po dobu působení signálu na výstupu Yj dalšího časového členu B-^, po dobu působení signálu na výstupu Y^ dalšího v poradí časového členu B^.Similarly when summation logic function of the second auxiliary logic circuit F is the output L of the signal circuit for the duration of the signal at the output Yj one timer B ^, the duration of the signal at output Y ₂ of the second timer B _2, the duration of the signal at the output Yj of another timing element B1, for the duration of the signal acting on the output Y1 of the next timing element B1.

Signál na výstupu K jednoho přídavného logického obvodu E přechází na vstup g jednoho hradla G a dále na výstup £ tohoto hradla, a tedy na jeden výstup přídavného blokovacího obvodu Ji. Zároveň přechází na řídicí vstup £ druhého hradla H a uzavírá jeho průchod.The signal at output K of one additional logic circuit E passes to the input g of one gate G and further to the output tohoto of that gate and thus to one output of the additional blocking circuit Ji. At the same time it passes to the control input 8 of the second gate 11 and closes its passage.

Obdobně signál na výstupu i druhého přídavného logického obvodu F přechází na vstup & druhého hradla H a pokud není signál na jeho řídicím vstupu % přechází dále na výstup £ tohoto hradla, a tedy na druhý výetupSimilarly, the signal at the output i of the second additional logic circuit F passes to the input ' of the second gate H and, if there is no signal at its control input%, it passes to the output tohoto of that gate and thus

196807 - 6 přídavného blokovacího obvodu £. Zároveň přechází na řídicí vstup <3^ed” noho hradla £ ^a uzavírá jeho průchod.196807 - 6 additional interlock circuit 6. At the same time transferred to the control input <3 ^ed "Noho £ gates ^and closes its passage.

Spínací funkce jednotlivého ovládacího prvku se dosahuje superposicí dvou rozdílných signálů, a to signálu na příslušném výstupu zapojení, který určuje spínání absolutně, a aignálu na výstupu přídavného blokovacího obvodu, který určuje směr tohoto spínání. Tato superposice z hlediska logiky představuje logický součin těchto signálů.The switching function of the individual control element is achieved by superposing two different signals, namely the signal at the respective wiring output, which determines the switching absolutely, and the signal at the output of the additional interlock circuit, which determines the direction of this switching. In terms of logic, this superposition represents the logical product of these signals.

Při dalším rozšíření základního zapojení spočívajícím v tom, že časový člen se skládá z dílčích časových členů, obr. 3, se dosahuje časového zpoždění účinkem zaniknutého signálu na vstupu zapojení.In a further extension of the basic circuitry consisting in that the time element consists of partial time elements, Fig. 3, a time delay is achieved by the extinct signal at the circuit input.

Souhrnná funkce zapojení pro sdružování řídicích signálů podle vynálezu je taková, že toto zapojení se uplatňuje jako logický řídicí člen pro spínání sdružených ovládacích prvků tam, kde nutno spolehlivě zajistit výlučnost spínání jednotlivého ovládacího prvku. Oborem použití jsou zařízení ve výrobníoh linkách ovládaná například pneumatickými popřípadě hydraulickými pístovými motory.The overall function of the wiring for control signal coupling according to the invention is such that this wiring is used as a logic control member for switching the associated control elements where it is necessary to reliably ensure the switching exclusivity of an individual control element. The field of application is equipment in production lines controlled, for example, by pneumatic or hydraulic piston engines.

Claims

Object of the invention

A circuit for combining control signals composed of at least one signal line, characterized in that the first input (S ^) of the first signal line is connected both to the input (a ^) of the first time circuit (A ^) and to the input (b ₁₎ ) of a first timing element (B ^), wherein the output (X ^) of the first timing circuit (A ^) is connected to one input ( ¹ c ₁ ) of the first combinational logic circuit (C ^) and the output () of the first timing element (B ^) ) is connected to the second input (^ c ^) of the first combinational logic circuit (G ^), whose output (Z ^) simultaneously represents the output of the first signal line, the output (X ^) of the first time circuit (A ^) is further connected the input (e ^) of the first auxiliary logic circuit (E), whose output (K) simultaneously represents the first auxiliary output of the circuit, the output UY ^) of the first Tachemember (B ^) is further coupled and one input (fj) of the second auxiliary logic circuit (F), whose result tup (L) is also the second additional wiring output, where the output (K) of the first additional logic circuit (E) is connected to the input (g) of the first gate (g), the output (L) of the second additional logic circuit (F) is connected to input (h) of second gate (H), where output (P) of first gate (G) is connected by β control input (30 of second gate (H), and output (B) of second gate (H) is connected to control input (Τ ') of the first gate (O).