CS201904B1

CS201904B1 - Connection for the control of the stage memory

Info

Publication number: CS201904B1
Application number: CS601778A
Authority: CS
Inventors: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Original assignee: Ivan Bartunek; Stanislav Drapal; Jan Kryska; Petr Stroner
Priority date: 1978-09-18
Filing date: 1978-09-18
Publication date: 1980-12-31

Description

(54) Zapojení pro řízení výběru stavové paměti(54) Status memory selection wiring

Vynález se týká zapojení pro výběr jedné ze čtyř stavových pamětí, které vytváří posloupnost stavových výstupů s nestejnou délkou trvání a umožňuje manuální ovládání výstupní posloupnosti stavů.The present invention relates to a circuit for selecting one of four status memories which produces a sequence of status outputs of unequal duration and allows manual control of the output sequence of states.

Při řešení logických úloh v oblasti regulace a výpočetní techniky je zapotřebí vytvořit posloupnosti stavů, které tvoří vstupní podmínky pro logické obvody realizující požadované logické funkce. Jednotlivé stavy jsou uchbvávány v odpovídajících stavových pamětích, takže posloupnost jednotlivých stavů se provádí postupným nastavováním stavových pamětí, to je řízením výběru příslušné stavové paměti.When solving logic tasks in the field of regulation and computer technology, it is necessary to create a sequence of states, which create input conditions for logic circuits implementing the required logic functions. The individual states are stored in the corresponding state memories, so that the sequence of the individual states is performed by successively setting the state memories, i.e. by controlling the selection of the respective state memory.

Dosud známá zapojení, vytvářející posloupnost stavů se provádí jako několikanásobný klopný obvod se stabilní délkou výstupního signálu. Neexistuje u nich progresivní vazba, která uvědomuje související obvody o připravované změně, oož vede ke ztrátovým časům při vyhodnocování stavů. Jiná zapojení se provádí jako posuvný registr s podmíněnou funikcí, kde v závislosti na vnějších podmínkách se uzavírají registrové vazby v požadované souslednosti a posouvací pulsy takovéhoto registru jsou opět podmiňovány vnějšími signály. Takovéto řešení je značně složité a není variabilní.The hitherto known state-of-the-art circuitry is implemented as a multiple flip-flop with a stable output signal length. There is no progressive link that realizes related circuits about the upcoming change, which leads to loss of time when evaluating states. Other connections are performed as a conditional-function shift register, where, depending on the external conditions, the register bindings are closed in the desired sequence and the shift pulses of such register are again conditioned by the external signals. Such a solution is very complex and not variable.

Tyto nevýhody odstraňuje zapojení podle vynálezu. Sestává ze čtyř stavových pamětí, řídicího bloku, přepínacího bloku, rozhodovacího obvodu, vstupního bloku a zdroje 'časových značek.These disadvantages are overcome by the circuitry according to the invention. It consists of four status memories, a control block, a switching block, a decision circuit, an input block and a time stamp source.

Jeho podstata spočívá v tom, že první výstup přepínacího bloku je spojen se druhým vstupem první stavové paměti. První stavová paměť je opatřena prvním výstupem a druhým výstupem, který je spojen s prvním vstupem přepínacího bloku. Druhý výstup přepínacího bloku je spojen se druhým vstupem druhé stavové paměti. Druhá stavová paměť je opatřena prvním výstupem a druhým výstupem, který je spojen se druhým vstupem přepínacího bloku. Třetí výstup přepínacího bloku je spojen se druhým vstupem třetí stavové paměti. Třetí stavová paměť je opatřena prvním výstupem a druhým výstupem, který je spojen se třetím vstupem přepínacího bloku. Čtvrtý výstup přepínacího bloku je spojen se druhým vstupem čtvrté stavové paměti. Čtvrtá stavová paměť je opatřena prvním výstupem a druhým výstupem, který je spojen se čtvrtým vstupem přepínacího bloku. Pátý výstup přepínacího bloku je spojen s prvním vstupem řídicího bloku. Druhý vstup řídicího bloku je spojen se šestým výstupem přepínacího bloku. Sedmý výstup přepínacího bloku je spojen se třetím vstupem řídicího bloku. Čtvrtý vstup řídicího bloku je spojen s osmým výstupem přepínacího bloku. Pátý vstup přepínacího bloku je spojen s výstupem roz2 hodovacího obvodu. Skupinový vstup rozhodovacího obvodu je spojen se druhým skupinovým výstupem řídicího bloku. První skupinový výstup řídicího bloku je spojen s prvním skupinovým vstupem vstupního bloku. Vstupní blok je opatřen druhým skupinovým manuálním vstupem a hromadným výstupem, který je spojen s hromadným vstupem přepínacího bloku. Výstup zdroje časových značek je spojen s prvním vstupem první stavové paměti, s prvním vstupem druhé stavové paměti, s prvním vstupem třetí stavové paměti a s prvním vstupem čtvrté stavové paměti.It is based on the fact that the first output of the switching block is connected to the second input of the first state memory. The first state memory is provided with a first output and a second output which is coupled to the first input of the switching block. The second output of the switching block is connected to the second input of the second status memory. The second state memory is provided with a first output and a second output which is coupled to the second input of the switching block. The third output of the switching block is coupled to the second input of the third status memory. The third state memory is provided with a first output and a second output which is coupled to the third input of the switching block. The fourth output of the switching block is coupled to the second input of the fourth status memory. The fourth state memory is provided with a first output and a second output which is coupled to the fourth input of the switching block. The fifth switch block output is coupled to the first control block input. The second input of the control block is connected to the sixth output of the switching block. The seventh output of the switching block is connected to the third input of the control block. The fourth input of the control block is connected to the eighth output of the switching block. The fifth input of the switching block is connected to the output of the ripple circuit. The group input of the decision circuit is connected to the second group output of the control block. The first group output of the control block is coupled to the first group input of the input block. The input block is provided with a second group manual input and a bulk output which is coupled to the multiple input of the switching block. The time stamp source output is coupled to the first input of the first state memory, the first input of the second state memory, the first input of the third state memory, and the first input of the fourth state memory.

Výhodou tohoto zapojení je efektivní využití času bez prodlev mezi jednotlivými stavy, kdy možnost práce v reálném čase, dále snadná přizpůsobivost vnějším podmínkám pomocí změny obsahu první paměti a celkově jednoduchá hardwarová realizace.The advantage of this connection is the efficient use of time without any delay between individual states, where the possibility of real-time work, easy adaptability to external conditions by changing the content of the first memory and overall simple hardware implementation.

Obvod podle vynálezu umožňuje realizovat libovolnou posloupnost stavů s jakoukoli délkou trvání zvoleného stavu. Volba stavu může být prováděna automaticky v závislosti na automaticky generovaných vstupních podmínkách řídicího obvodu, přičemž může být ovlivněna dalšími vnějšími podmínkami, které mohou mít charakter zásahu obsluhy zařízení, v němž je tento obvod uplatněn. Tyto vnější zásahy jsou nadřazeny automaticky generovaným vstupním podmínkám. Celý obvod je synchronizován reálným časem ze zdroje časových značek, takže jakákoliv změna stavových pamětí může nastat pouze v daných časových intervalech. Zdrojem automaticky generovaných podmínek je logika zařízení, v němž je popisovaný obvod účasten.The circuit according to the invention makes it possible to realize any sequence of states with any duration of the selected state. The state selection can be made automatically depending on the automatically generated input conditions of the control circuit, and can be influenced by other external conditions, which may be in the nature of intervention by the operator of the device in which the circuit is applied. These external actions override automatically generated input conditions. The entire circuit is synchronized in real time from the source of the time stamps, so that any change in the status memories can occur only at given time intervals. The source of the automatically generated conditions is the logic of the device in which the circuit described is involved.

Zapojení podle vynálezu je znázorněno na přiloženém výkresu.The circuit according to the invention is shown in the attached drawing.

Zapojení pro řízení výběru stavové paměti sestává z bloků, které je možno charakterizovat takto. Stavové paměti 1, 2, 3, 4, jsou stejné jednobitové paměti, které určují stav připojeného zařízení. Řídicí blok 5 obsahuje výměnnou pevnou paměť, součtové, součinové a klopné logické obvody. Přepínací blok 6 sestává z logických obvodů typu logického součtu a součinu a slouží pro nastavení stavových pamětí 1, 2, 3, 4. Rozhodovací obvod 7 je sestaven z logických, součtových a součinových obvodů. Vyhodnocuje výstupy řídicího bloku 5 a o výsledku informuje přepínací blokThe state memory selection control circuitry consists of blocks that can be characterized as follows. Status memories 1, 2, 3, 4 are the same single-bit memories that determine the status of the connected device. The control block 5 comprises a removable non-volatile memory, a summation, a product and a flip-flop. The switching block 6 consists of logic circuits of the logical sum and product type and serves for setting the status memories 1, 2, 3, 4. The decision circuit 7 is composed of logical, sum and product circuits. It evaluates the outputs of control block 5 and informs the switching block of the result

6. Vstupní blok 8 obsahuje součtové obvody pro slučování výstupů z řídicího bloku 5 s manuálními vstupy. Zdroj 9 časových značek, vytváří nastavovací pulsy pro přestavení stavových pamětí 1, 2, 3, 4.6. Input block 8 comprises summation circuits for combining outputs from control block 5 with manual inputs. A time stamp source 9 generates setting pulses for adjusting the status memories 1, 2, 3, 4.

První stavová paměť 1 je opatřena prvním výstupem 13 a druhým výstupem 14, který je spojen s prvním vstupem 61 přepínacího· bloku 6. První vstup 11 první stavové paměti je spojen s prvním vstupem 21 druhé stavové paměti 2, s prvním vstupem 31 třetí stavové paměti 3, s prvním vstupem 41, štvrté stavové paměti 4 a s výstupem ,91 zdroje 9 časových značek. Druhý vstup 12 první stavové paměti 1 je spojen s prvním výstupem 67 přepínacího bloku 6. Druhá stavová paměť je opatřena prvním výstupem 23 a druhým výstupem 24, který je spojen s druhým vstupem 62 přepínacího bloku 6. Druhý vstup 22 druhé stavové paměti 2 je spojen se druhým výstupem 68 přepínacího bloku 6. Třetí stavová paměť 3 je opatřena prvním výstupem 33 a druhým výstupem 34, který je spojen se třetím vstupem 63 přepínacího bloku 6. Druhý vstup 32 třetí stavové paměti 3 je spojen s třetím výstupem 69 přepínacího blokuThe first state memory 1 is provided with a first output 13 and a second output 14, which is connected to the first input 61 of the switching block 6. The first input 11 of the first state memory is connected to the first input 21 of the second state memory 2, 3, with the first input 41, the fourth status memory 4, and the output 91 of the time stamp source 9. The second input 12 of the first state memory 1 is connected to the first output 67 of the switching block 6. The second state memory is provided with a first output 23 and a second output 24 that is connected to the second input 62 of the switching block 6. The third state memory 3 is provided with a first output 33 and a second output 34, which is connected to the third input 63 of the switching block 6. The second input 32 of the third status memory 3 is connected to the third output 69 of the switching block

6. Čtvrtá stavová paměť 4 je opatřena prvním výstupem 43 a druhým výstupem 44, který je spojen se čtvrtým vstupem 64 přepínacího bloku 6. Druhý vstup 42 čtvrté stavové paměti 4 je spojen se čtvrtým výstupem 610 přepínacího bloku 6. První vstup _ř 51 řídicího bloku 5 je spojen s pátým výstupem 611 přepínacího bloku 6. Šestý výstup 612 přepínacího bloku 6 je spojen se druhým vstupem 52 řídicího bloku 5. Třetí vstup 53. řídicího bloku 5 je spojen se sedmým výstupem 613 přepínacího bloku 6. Osmý výstup 614 přepínacího bloku 6 je spojen se čtvrtým vstupem 54 řídicího bloku 5. První skupinový výstup 55 řídicího bloku 5 je spojen s prvním skupinovým vstupem 81 vstupního bloku 8. Druhý skupinový výstup 56 řídicího bloku 5 je spojen se skupinovým vstupem 71 rozhodovacího obvodu 7. Výstup 72 rozhodovacího obvodu 7 je spojen s pátým vstupem 65 přepínacího bloku 6. Hromadný vstup 66 přepínacího bloku 6 je spojen s hromadným výstupem 83 vstupního bloku 8. Druhý skupinový vstup 82 vstupního bloku 8 slouží jako manuální vstup.6. The fourth state memory 4 is provided with a first output 43 and a second output 44 which is connected to the fourth input 64 of the switching block 6. The second input 42 of the fourth status memory 4 is connected to the fourth output 610 of the switching block 6 _. 5 is connected to the fifth output 611 of the switching block 6. The sixth output 612 of the switching block 6 is connected to the second input 52 of the control block 5. The third input 53 of the control block 5 is connected to the seventh output 613 of the switch block 6. is coupled to the fourth input 54 of control block 5. The first group output 55 of control block 5 is coupled to the first group input 81 of input block 8. The second group output 56 of control block 5 is coupled to the group input 71 of decision circuit 7. is coupled to the fifth input 65 of the switching block 6. The bulk input 66 of the switching block 6j The second group input 82 of input block 8 serves as a manual input.

Popis činnosti vychází z předpokladu, že je nastavena první stavová paměť 1. Vytvářená posloupnost stavů je taková, že v následujícím intervalu zůstane nastavena první stavová paměť 1 a v dalším kroku posloupnosti bude nastavena druhá stavová paměť 2. Ke změně nastavení kterékoliv ze čtyř stavových pamětí 1 2 3 4 dochází při příchodu časové značky ze zdroje 9 časových značek na první vstupy 11, 21, 31, 41, odpovídajících stavových pamětí 1, 2, 3, 4. Stav stavových pamětí ,1, 2, 3, 4 v následujícím intervalu je určen obsahem prvního až čtvrtého výstupu 67, 68, 69 a 610 přepínacího bloku 6. V počátečním okamžiku je tento obsah shodný se stavem stavových pamětí 1, 2, 3, 4, to znamená, že při příchodu časové značky nedojde ke změně obsahu stavových pamětí 1, 2, 3, 4. V intervalu mezi první a druhou časovou značkou vznikne na výstupu. 72 rozhodovacího obvoduThe description of the operation is based on the assumption that the first state memory 1 is set. The sequence of states that is created is such that the first state memory 1 is set in the following interval and the second state memory 2 is set in the next step. 1 2 3 4 occurs when the time stamp arrives from the time stamp source 9 to the first inputs 11, 21, 31, 41, corresponding status memories 1, 2, 3, 4. Status memory statuses 1, 2, 3, 4 in the following interval it is determined by the contents of the first to fourth outputs 67, 68, 69 and 610 of switch block 6. At the initial moment, this content is identical to the state of the status memories 1, 2, 3, 4, i.e. 1, 2, 3, 4. In the interval between the first and second time stamp, it is output. 72 decision circuit

7. podle programu uloženého v pevné paměti řídicího bloku 5, signál, který se vede na pátý vstup 65 přepínacího bloku 6. Tento signál zajistí přijetí informace z hromadného vstupu 66 přepínacího bloku 6. Informace na hromadném vstupu 66 přepínacího bloku 6 vzniká v paměti řídicího bloku 5, odkud vychází jeho prvním skupinovým výstupem 55 na první skupinový vstup 81 vstupního bloku7. According to a program stored in the control block 5, the signal that is applied to the fifth input 65 of the switching block 6. This signal will receive information from the mass input 66 of the switching block 6. The information on the mass input 66 of the switching block 6 is generated 5, from where it outputs its first group output 55 to the first group input 81 of the input block

8. Ve vstupním bloku 8 může být tato informace ovlivněna signálem na druhém skupinovém manuálním vstupu 82. V tomto příkladě informace na hromadném vstupu 66 přepínacího bloku 6 způsobí, že před přícho3 dem druhé časové značky dojde ke změně na prvním až čtvrtém výstupu 67, 68, 69, 610 přepínacího bloku 6. Tato změna po příchodu časové značky nastaví druhou stavovou paměť 2. Změnou programu uloženého v pevné paměti řídicího bloku 5 lze jednoduše měnit sekvenci přepínání stavových pamětí 1, 2, 3,In input block 8, this information may be affected by the signal at the second group manual input 82. In this example, the information on the mass input 66 of the switch block 6 causes a change in the first to fourth outputs 67, 68 before the second time stamp arrives. 69, 610 of the switching block 6. This change upon the arrival of the timestamp sets the second status memory 2. By changing the program stored in the fixed memory of the control block 5, the switching sequence of the status memories 1, 2, 3,

4.4.

Vynálezu se využije u prostředků výpočetní techniky, v sekvenčních automatech a v číslicových regulátorech.The invention is applicable to computer technology, sequential automata and digital controllers.

Claims

SUBJECT OF THE INVENTION

A state memory selection control circuit comprising four control block status switches, a switching block, an input block decision circuit, and a time stamp source, characterized in that the first output (67) of the switching block (6) is connected to the second input (12) of the first state memory (1), provided with a first output (13) and a second output (14), which is connected to a first input (61) of a switching block (6), the second output (68) of which is connected to a second input (22) of a second state memory (2), provided with a first output (23) and a second output (24) associated with a second input (62) of the switching block (6), the third output (69) of which is connected to the second input (32) of the third state memory (3) ), provided with a first output (33) and a second output (34) connected to a third input (63) of a switching block (6), the fourth output (610) of which is connected to a second input (42) of a fourth state memory (4) m outlet (43) and a second outlet (44) connected. with a fourth input (64) of the switching block (6), the fifth output (611) of which is connected to the first input (51) of the control block (5), the second input (52) of which is connected to the sixth output (612) of the switching block (6) ), whose seventh output (613) is connected to a third input (53) of the control block (5), whose fourth input (54) is connected to an eighth output (614) of the switching block (6), whose fifth input (65) is connected with an output (72) of the decision circuit (7) whose group input (71) is connected to the second group output (56) of the control block (5), whose first group output (55) is connected to the first group input (81) of the input block (8), provided with a second group manual input (82) and a bulk output (83), which is coupled to the bulk input (66) of the switching block (6), wherein the output (91) of the time stamp source (9) is coupled to the first input (11) a first state memory (1), with a first input (21) of a second state memory (2), with a first input (31) of the third state memory (3) and with a first input (41) of the fourth state memory (4).