CS201086B1

CS201086B1 - Connection for recording and preventing the temporal signal overlapping

Info

Publication number: CS201086B1
Application number: CS191475A
Authority: CS
Inventors: Karel Bocek
Original assignee: Karel Bocek
Priority date: 1975-03-21
Filing date: 1975-03-21
Publication date: 1980-10-31

Description

(54) Zapojení pro záznam a zamezení časového překrytí signálů(54) Connection for recording and avoiding overlapping of signals

Předmětem vynálezu je zapojení pro záznam a zamezení časového překrytí signálů, které řeší záznam logických signálů a uvolňování jejich průchodu spojením elementárních logických prvků do logické sítě.It is an object of the invention to employ a circuitry for recording and avoiding time overlapping of signals that solve logic signals and release their passage by connecting elementary logic elements to a logic network.

Jsou známa zapojení pro uložení informace v paměti, která spočívají ve vybuzení výstupního signálu na jednom výstupu vstupním signálem, který přišel na jeden vstup, a to až v okamžiku, kdy přijde jiný vstupní signál na jiný vstup tohoto zapojení.Connections for storing information in the memory are known, which consist of energizing an output signal on one output with an input signal that has arrived at one input only when another input signal arrives at another input of the circuit.

Uvedené zapojení představuje nejčastěji dvojková pamět, složená například ze dvou logických obvodů ANI, kde výstup každého z těchto obvodů je spojen s jedním elementárním vstupem vícenásobného vstupu druhého obvodu, čímž je dosaženo zavedení kladné zpětné vazby.Typically, the circuit is a binary memory consisting of, for example, two logic circuits ANI, the output of each of which is coupled to one elementary input of the multiple input of the other circuit, thereby providing a positive feedback.

V dalším je vstup, popřípadě vícenásobný vstup logického obvodu, pokud není uvedeno jinak, označován zkráceně jako vstup, přičemž v případě spojení vstupu se dvěma, popřípadě několika různými zdroji signálu se předpokládá, že tento vstup je vícenásobný, kde násobnost tohoto vícenásobného vstupu je určena počtem připojených .zdrojů signálu tak, že každý zdroj signálu spojený s některým vstupem je spojen s jedním elementárním vstupem tohoto vícenásobného vstupu. Jako zdroj signálu je označován výstup logického obvoáu, vstup nebo výstup logické sítě složené z logických obvodů a podobně.In the following, the input or multiple input of a logic circuit, unless otherwise indicated, is abbreviated as input, and in the case of connecting an input to two or more different signal sources, the input is assumed to be multiple, where the multiplicity of the multiple input is determined. the number of connected signal sources such that each signal source associated with an input is connected to a single elementary input of that multiple input. The signal source is referred to as a logic output, an input or output of a logic network composed of logic circuits, and the like.

201 000201 000

Jsou rovněž známá zapojení pro uvolňování průchodu signálů, například přes hradlo, popřípadě soustavu hradel, a to signály zvolená logické hodnoty na řídicích vstupech těchto hradel a podobně.Connections are also known for releasing the passage of signals, for example, through a gate or a gate assembly, i.e. signals of a selected logic value on the control inputs of these gateways and the like.

Nevýhodou známých zapojení pro použití při syntéze asynchronních logických sítí v oblasti řídicích soustav složitých výrobních procesů je zejména skutečnost, ža nevy>The disadvantage of known circuits for use in the synthesis of asynchronous logical networks in the field of control systems of complex manufacturing processes is the

lučují časové překrytí dvou nebo několika signálů, popřípadě časové překryti dvou nebo několika výrobních operací.they provide a time overlap of two or more signals or a time overlap of two or more manufacturing operations.

Tyto nevýhody odstraňuje zapojení pro záznam a zamezení časového překrytí signálů uvolňování průchodu signálů podle vynálezu, jehož podstata spočívá v tom, že druhý výstup prvního paměťového obvodu je připojen k prvnímu vstupu třetího paměťového obvodu přes první pomocný logický obvod, jehož další vstupy jsou spojeny se vstupy prvního paměťového obvodu, přičemž první výstup druhého paměťového obvodu je připojen k druhému vstupu třetího paměťového obvodu přes druhý pomocný logický obvod, jehož další vstupy jsou spojeny se vstupy druhého paměťového obvodu.These drawbacks are eliminated by the circuitry for recording and avoiding temporal overlapping of the signal-releasing signals of the present invention, characterized in that the second output of the first memory circuit is connected to the first input of the third memory circuit via a first auxiliary logic circuit with additional inputs connected to the inputs a first memory circuit, the first output of the second memory circuit being coupled to the second input of the third memory circuit via a second auxiliary logic circuit, the other inputs of which are coupled to the inputs of the second memory circuit.

Přednosti zapojení pro záznam a zamezení časového překrytí signálů podle vynálezu je skutečnost, že umožňuje nezávisle na sobě záznam jedné informace a záznam druhá informace, a že zamezuje časová překrytí jedné odvozené informace definované prvním záznamovým signálem a prvním mazacím signálem, a druhé odvozená informace definovaná druhým záznamovým signálem a druhým mazacím signálem, a to včetně časového trvání záznamového signálu a mazacího signálu té informace, která má uvolněný průchod. Přitom se informace se zamezeným průchodem neztrácí, zapisuje se, a čeká na uvolnění průchodu.Advantages of the circuitry for recording and avoiding time overlapping of signals according to the invention are the fact that it enables one information recording and the other information to be recorded independently of each other, and that it avoids time overlapping of one derived information defined by the first recording signal and the first erase signal. the recording signal and the second erasing signal, including the duration of the recording signal and the erasing signal of the information having the cleared passage. In doing so, the pass-through information is not lost, is written, and waits for the passage to be released.

Další předností je snadná realizovatelnost pomocí minimálního počtu elementárních logických prvků, bez nároků na složité a nákladné prostředky výpočetní techniky.Another advantage is easy feasibility by means of a minimum number of elementary logic elements, without the need for complicated and expensive computer equipment.

Zapojení pro záznam a zamezení časového překrytí signálů podle vynálezu je v příklad nám provedení znázorněno na výkrese, kde na obr. 1 je znázorněno vzájemná propojení logických prvků a na obr. 2 je znázorněn časový průběh signálů.The circuitry for recording and avoiding time overlapping of signals according to the invention is shown in the drawing in the example where FIG. 1 shows the interconnections of the logic elements and FIG. 2 shows the time course of the signals.

Na obr. 1 je znázorněn první paměťový obvod A s prvním vstupem složeným z elementárních vstupů βρ eg, e^, s druhým vstupem složeným z elementárních vstupů fp fg, f-j, s prvním výstupem E^ a s druhým výstupem Fp První paměťový obvod A ^se skládá z prvního logického obvodu E, s výhodou logického obvodu ANI, jehož elemerrtární vstupy e^, eg, e^ představují souhrnně první vstup prvního paměťového obvodu A, a jehož výstup E^ představuje shodně první výstup Ej tohoto prvního paměťového obvodu A, a z druhého logického obvodu F, s výhodou logického obvodu ANI, jehož elementární vstupy fp fg, f-j představují souhrnně druhý vstup prvního paměťového obvodu A, a jehož výstup F^ představuje shodně druhý výstup F^ tohoto prvního paměťového obvodu A. Výstup E-^ prvního logického obvodu E je spojen s třetím elementárním vstupem f^ druhého logického obvodu Fp jehož výstup Fj je spojen 8 třetím elementárním vstupem e^ prvního logického obvodu E.FIG. 1 shows a first memory circuit and a first input composed of elementary input βρ eg, e ^, a second input consisting of elementary input FP fg, f, a first output E ^ as a second output Fp first memory circuit A ^comprises from a first logic circuit E, preferably a logic circuit ANI, whose elemerrtary inputs e ^, eg, e ^ collectively represent the first input of the first memory circuit A, and whose output E ^ equally represents the first output Ej of the first memory circuit A, and a circuit F, preferably a logic circuit ANI, whose elementary inputs fp fg, fj collectively represent the second input of the first memory circuit A, and whose output F ^ equally represents the second output F ^ of the first memory circuit A. is connected to the third elementary input f ^ of the second logic circuit Fp whose output Fj is connected to the third elementary input 8 e ^ of the first logic circuit E.

Je znázorněn druhý paměťový obvod 2 ⁸ prvním vstupem složeným z elementárních vstupů gg, g^, β druhým vstupem složeným z elementárních vstupů hp hg, h^, s prvnímThe second memory circuit ²⁸ is shown by a first input composed of elementary inputs gg, g ^, β by a second input consisting of elementary inputs hp hg, h ^, with a first input.

201 088 výstupem G^ a s druhým výstupem H^. Druhý paměťový obvod B se skládá z třetího logického obvodu G, s výhodou logického obvodu ANI, jehož elementární vstupy gp gg, g^ představují souhrnně první vstup druhého paměťového obvodu B, a jehož výstup G^ představuje shodně první výstup G^ tohoto druhého paměťového obvodu B, a z čtvrtého logického obvodu H, s výhodou logického obvodu ANI, jehož elementární vstupy hp hg, představují souhrnně druhý vstup druhého paměťového obvodu Hp a jehož výstup představuje shodně druhý výstup H-^ tohoto druhého paměťového obvodu B. Výstup G^ třetího logického obvodu G je spojen s třetím elementárním vstupem h^ čtvrtého logického obvodu H, jehož výstup je spojen s třetím elementárním vstupem g^ třetího logického obvodu G.201 088 through the output G ^ and with the second output H ^. The second memory circuit B consists of a third logic circuit G, preferably a logic circuit ANI, whose elementary inputs gp gg, g ^ collectively represent the first input of the second memory circuit B, and whose output G ^ equally represents the first output G ^ of the second memory circuit B, and from the fourth logic circuit H, preferably the logic circuit ANI, whose elementary inputs hp hg, collectively represent the second input of the second memory circuit Hp and whose output represents the second output H1 of the second memory circuit B. G is coupled to the third elementary input h ^ of the fourth logic circuit H, whose output is coupled to the third elementary input g ^ of the third logic circuit G.

Dále je znázorněn třetí paměťový obvod C s prvním vstupem složeným z elementárních vstupů kp k₂, k^, 8 druhým vstupem složeným z elementárních vstupů lp lg, 1^, s prvním výstupem Kp s druhým výstupem Lp Třetí paměťový obvod C se skládá z pátého logického obvodu K, s výhodou logického obvodu ANI, jehož elementární vstupy kp kg, k^ představují souhrnné první vstup třetího paměťového obvodu C, a jehož výstup K^ představuje shodně první výstup tohoto třetího paměťového obvodu C, a z šestého logického obvodu L, s výhodou logického obvodu ANI, jehož elementární vstupy lp lg, 1^ představují souhrnné druhý vstup třetího paměťového obvodu C, a jehož výstup představuje shodně druhý výstup L^ tohoto třetího paměťového obvodu C.A third memory circuit C is shown with a first input composed of elementary inputs kp k ₂ , k ^, 8 with a second input composed of elementary inputs lp lg, 1 ^, with a first output Kp with a second output Lp A third memory circuit C consists of a fifth a logic circuit K, preferably a logic circuit ANI, whose elementary inputs kp kg, k ^ represent the aggregate first input of the third memory circuit C, and whose output K ^ equals the first output of the third memory circuit C, and the sixth logical circuit L, preferably logic circuit ANI, whose elementary inputs 1p, 1g, 1 'represent the cumulative second input of the third memory circuit C, and whose output represents identically the second output L' of this third memory circuit C.

Výstup pátého logického obvodu K je spojen s druhým elementárním vstupem lg šestého logického obvodu L, jehož výstup je spojen s druhým elementárním vstupem kg pátého logického obvodu K.The output of the fifth logic circuit K is connected to the second elementary input lg of the sixth logic circuit L, the output of which is connected to the second elementary input kg of the fifth logic circuit K.

Posléze je znázorněn první pomocný logický obvod M, s výhodou logického obvodu ANI, se vstupem složeným z elementárních vstupů Hp mg, m^, s výstupem Mp druhý pomocný logický obvod N, s výhodou logického obvodu ANI, se vstupem složeným z elementárních vstupů iip ng, n^, s výstupem HpSubsequently, a first auxiliary logic circuit M, preferably a logic circuit ANI, with an input composed of elementary inputs Hp mg, m ^, with an output Mp, a second auxiliary logic circuit N, preferably a logic circuit ANI, with an input composed of elementary inputs iip ng , n ^, with output Hp

První elementární vstup druhého vstupu prvního paměťového obvodu A je spojen s druhým elementárním vstupem m₂ vstupu prvního pomocného logického obvodu M, popřípadě druhý elementární vstup fg druhého vstupu prvního paměťového obvodu A je spojen s třetím elementárním vstupem m^ vstupu prvního pomocného logického obvodu M, a druhý výstup prvního paměťového obvodu A je spojen se vstupem třetího paměťového obvodu C přes první pomocný logický obvod M tak, že tento druhý výstup F^ je spojen s prvním elementárním vstupem m^ vstupu tohoto prvního pomocného logického obvodu M, jehož výstup je spojen s prvním elementárním vstupem k^ prvního vstupu tohoto třetího paměťového obvodu C.The first elementary input of the second input of the first memory circuit A is connected to the second elementary input m _{2 of the} input of the first auxiliary logic circuit M, or the second elementary input fg of the second input of the first memory circuit A is connected to the third elementary input m ^ and the second output of the first memory circuit A is connected to the input of the third memory circuit C via the first auxiliary logic circuit M so that the second output F ^ is connected to the first elementary input m ^ of the input of the first auxiliary logic circuit M whose output is connected to the first elementary input to the first input of this third memory circuit C.

První elementární vstup g^ prvního vstupu druhého paměťového obvodu B je spojen s třetím elementárním vstupem n^ vstupu druhého pomocného logického obvodu N, popřípadě druhý elementární vstup gg prvního vstupu druhého paměťového obvodu B je spojen s druhým elementárním vstupem n₂ vstupu druhého pomocného logického obvodu N, a první výstup G^ druhého paměťového obvodu B je propojen s druhým vstupem třetího paměťovéhoA first basic input G ^ the first input of the second memory circuit B is connected to the third elemental input n-input of the second auxiliary logic circuit N or the second elementary input gg first input of the second memory circuit B is connected to the second elementary input N ₂ inputs of the second auxiliary logic circuit N, and the first output G ^ of the second memory circuit B is coupled to the second input of the third memory

201 080 obvodu G přes druhý pomocný logický obvod N tak, že tento první výstup G·^ je spojen s prvním elementárním vstupem n^ vstupu tohoto druhého pomocného logického obvodu N, jehož výstup N^ je spojen s prvním elementárním vstupem 1^ druhého vstupu tohoto třetího paměťového obvodu C.201 080 of circuit G via the second auxiliary logic circuit N such that this first output G · ^ is connected to the first elementary input n ^ of the input of this second auxiliary logic circuit N, whose output N ^ is connected to the first elementary input 1 ^ of the second input of this the third memory circuit C.

Funkce zapojení pro záznam a zamezení časového překrytí signálů v příkladném provedení podle obr. 1 je znázorněna pomocí podrobného časového průběhu signálu na obr. 2. Pro každý časový průběh jednotlivého logického signálu je vyhražen jeden samostatný časový diagram.The wiring function for recording and preventing signal overlapping in the exemplary embodiment of FIG. 1 is illustrated by the detailed signal waveform of FIG. 2. One separate timing diagram is dedicated for each waveform of a single logic signal.

V časovém diagramu 1 je znázorněn jedničkový impulsní signál 11, přivedený na první vstup prvního paměťového obvodu A, například na první elementární vstup e^ tohoto prvního vstupu prvního paměťového obvodu A, a jehož časové trvání vymezují časové okamžiky ^1’ ^2* ^^ent0 impulsní signál způsobuje v okamžiku t^ záznam do tohoto prvního paměťového obvodu A. Na druhém výstupu F^ prvního paměťového obvodu A vzniká jedničkový výstup ní signál 1J, znázorněný v časovém diagramu J, a jehož konec vymezuje v časovém okamžiku t^ jedničkový impulsní signál 12, znázorněný v časovém diagramu 2, a přivedený na druhý vstup prvního paměťového obvodu A, například na první elementární vstup f^ tohoto druhého vstupu prvního paměťového obvodu A,a jehož časové trvání vymezují časové okamžiky t₆.In the time diagram 1 is shown are one-pulse signal 11 to the first input of the first memory circuit A, for example, a first basic input e ^ of the first input of the first memory circuit A, and the time duration defined by the time instants ^ 1 '^ 2 * ^ ^ent0 the pulse signal causes the first memory circuit A to be recorded at this time t1. On the second output F1 of the first memory circuit A the output signal 1J shown in the timing diagram J is formed and whose end defines a one-time pulse signal 12 shown in the timing chart 2 and fed to a second input of the first memory circuit a, for example, a first basic input fl of the second input of the first memory circuit a, and the time duration defined by the time instants t _6th

V časovém diagramu $ je znázorněn jedničkový impulsní signál 14, přivedený na druhý vstup druhého paměťového obvodu B, například na první elementární vstup h^ tohoto druhého vstupu druhého paměťového obvodu B, a jehož časové'trvání vymezují časové okamžiky tp t^. Tento impulsní signál způsobuje v okamžiku t^ záznam do tohoto druhého paměťového obvodu B. Na prvním výstupu G^ druhého paměťového obvodu B vzniká jedničkový výstupní signál 12, znázorněný v časovém diagramu 2·A timing pulse signal 14 is applied to the second input of the second memory circuit B, for example, to the first elementary input h of the second input of the second memory circuit B, and whose duration is defined by the times tp t. This pulse signal causes a recording to this second memory circuit B at the time t ^. On the first output G ^ of the second memory circuit B a one output signal 12 is shown, shown in the time diagram 2.

Pro první pomocný logický obvod M a druhý pomocný logický obvod N s logickou funkcí ANI je příkladný časový průběh signálu na vstupech třetího paměťového obvodu C následující:For the first auxiliary logic circuit M and the second auxiliary logic circuit N with the logic function ANI, the exemplary waveform of the signal at the inputs of the third memory circuit C is as follows:

Počínaje časovým okamžikem t^ je jedničkový logický signál na prvním elementárním vstupu m^ vstupu prvního pomocného logického obvodu M, na jeho výstupu je nulový logický signál, na prvním vstupu třetího paměťového obvodu C je tedy nulový logický signálBeginning with time t ^ is the one logic signal at the first elementary input m ^ of the input of the first auxiliary logic circuit M, its output is zero logic signal, at the first input of the third memory circuit C is zero logic signal

V časovém rozpětí od okamžiku t^ až do okamžiku t^ jsou na vstupech druhého paměťového obvodu B nulové logické signály. Předpokládá se takový předchozí stav, že na prvním výstupu Gj tohoto druhého paměťového obvodu B je nulový logický signál, který podle předchozího předpokladu trvá až do Časového okamžiku t^.There are zero logic signals at the inputs of the second memory circuit B in the time span from time t ^ to time t ^. It is assumed that the first output Gj of this second memory circuit B has a null logic signal, which according to the previous assumption lasts up to the time t 1.

Na vstupu druhého pomocného logického obvodu N je nulový logický signál, jedničkový logický signál na jeho výstupu přechází na druhý vstup třetího paměťového obvodu C a způsobuje záznam do tohoto třetího paměťového obvodu C, na jehož prvním výstupu vzniká logický signál. V časovém okamžiku t^ přechází tento jedničkový logický signál na druhém vstupu třetího paměťového obvodu C do nulového logického signálu. VzhledemAt the input of the second auxiliary logic circuit N there is a zero logic signal, the one logic signal at its output passes to the second input of the third memory circuit C and causes the recording to this third memory circuit C, the first output of which produces a logical signal. At time t1, this one logic signal at the second input of the third memory circuit C becomes a zero logic signal. Considering

201 088 k paměťové funkci se stav třetího paměťového obvodu C nemění, a to až do časového okamžiku tg.201 088 for the memory function, the state of the third memory circuit C remains unchanged until time tg.

V tomto časovém okamžiku tg způsobuje přechod jedničkového logického signálu 1J na vstupu prvního pomocného logického obvodu M, který představuje logický součet signálů na druhém vstupu a na druhém výstupu F^ prvního paměťového obvodu A, a sice do nulového signálu, vznik jedničkového logického signálu na výstupu tohoto prvního pomocného logického obvodu M a tedy vznik jedničkového logického signálu na prvním vstupu třetího paměťového obvodu C, tedy vznik jedničkového logického signálu na druhém výstupu tohoto třetího paměťového obvodu C.At this point in time tg, the transition of the one logic signal 10 at the input of the first auxiliary logic circuit M, which represents the logical sum of the signals at the second input and the second output F ^ of the first memory circuit A, to zero. the first auxiliary logic circuit M and thus the generation of the one logic signal at the first input of the third memory circuit C, i.e. the generation of the one logic signal at the second output of the third memory circuit C.

V časovém diagramu 6 je znázorněn jedničkový logický signál 16 a jedničkový logický signál lg, které představují souhrnně signál na vstupu prvního pomocného logického obvodu M. Logický součet těchto signálů uzavírá průchod signálu lg z prvního výstupu G^ druhého paměťového obvodu B na druhý výstup třetího paměťového obvodu C, což znázorňuje časový diagram £. Čárkovaně je vyznačen jedničkový logický signál 17, který je identický; signálu lg, plné je vyznačen jedničkový signál 18 s uvolněným průchodem na tento druhý výstup Lj třetího paměťového obvodu C.Timing diagram 6 shows the one logic signal 16 and the one logic signal lg, which together represent the signal at the input of the first auxiliary logic circuit M. The logical sum of these signals closes the signal 1g from the first output G prvního of the second memory circuit B to the second output of the third memory. circuit C, which is shown in timing diagram £. A dotted logic signal 17 that is identical; signal 1g, full, a cleared one-way signal 18 to this second output L 1 of the third memory circuit C is indicated.

Je zřejmé, že v příkladném provedení signály na výstupecn Kj, Kg třetího paměťového obvodu C představují signály s uvolněným průchodem, a sice jedničkový logický signál na prvním výstupu tohoto třetího paměťového obvodu C představuje logický součet jedničkového logického signálu 11 na prvním vstupu prvního paměťového obvodu A zaznamenaném jako jedničkový logický signál lg na druhém výstupu F^ prvního paměťového obvodu A a jedničkového logického signálu 12 na druhém vstupu tohoto prvního paměťového obvodu A, a to s uvolněným průchodem, jedničkový logický signál 18 na druhém výstupu tohoto třetího paměťového obvodu C představuje časově posunutý logický součet jedničkového logického signálu 14 na druhém vstupu druhého paměťového obvodu B zaznamenaném jako jedničkový logický signál 15 na prvním výstupu G^ tohoto druhého paměťového obvodu B, a to až do časového okamžiku tg uvolnění jeho průchodu.Obviously, in the exemplary embodiment, the signals at the output Kj, Kg of the third memory circuit C are cleared signals, namely the one logic signal at the first output of the third memory circuit C represents the logical sum of the one logical signal 11 at the first input of the first memory circuit A recorded as one logic signal 1g on the second output F1 of the first memory circuit A and one logic signal 12 on the second input of the first memory circuit A, with a cleared pass, the one logic signal 18 on the second output of this third memory circuit C is time shifted the logical sum of the one logic signal 14 at the second input of the second memory circuit B recorded as the one logic signal 15 at the first output G ^ of the second memory circuit B, up to the time tg of release j eho passage.

Souhrnně logický součet signálů na elementárních vstupech f^, fg druhého vstupu prvního paměťového obvodu A a signálu na druhém výstupu F^ tohoto prvního paměťového obvodu A rovný logické jedničce má uvolněný průchod na první výstup Kj třetího paměťového obvodu C hodnotou logické nuly logického součtu signálů na elementárních vstupech gp gg prvního vstupu druhého paměťového obvodu B a signálu na prvním výstupu G₁ tohoto druhého paměťového obvodu B, a naopak, logický součet signálů na elementárních vstupech g-^, gg prvního vstupu druhého paměťového obvodu B a signálu na prvním výstupu tohoto druhého paměťového obvodu B rovný logické jedničce má uvolněný průchod na druhý výstup třetího paměťového obvodu C hodnotou logické nuly logického součtu signálů na elementárních vstupech fp fg druhého vstupu prvního paměťového obvodu A, a signálu na druhém výstupu F^ tohoto prvního paměťového obvodu A.Collectively, the logical sum of the signals at the elementary inputs f ^, fg of the second input of the first memory circuit A and the signal at the second output F ^ of this first memory circuit A equal to the logical one has a cleared passage gg gp elementary inputs the first input of the second memory circuit B, and the signal at the first output G ₁ of the second memory circuit B, and vice versa, a logical sum of the signals at the inputs of elementary g- ^ GG first input of the second memory circuit B, and a signal at a first output of the second the memory circuit B equal to logic 1 has a cleared passage to the second output of the third memory circuit C by the logical zero value of the logical sum of the signals at the elementary inputs fp fg of the second input of the first memory circuit A, odu A.

Uplatnění zapojení pro záznam a zamezení časového překrytí signálů podle vynálezu jeAn application for recording and avoiding time overlapping of signals according to the invention is

201 088 zejména v oblasti syntézy složitých logických obvodů řídicích soustav.201 088 especially in the field of synthesis of complex logic circuits of control systems.

Bezprostřední uplatnění je například ve výrobních linkách, kde jedna informace, defi novaná záznamovým a mazacím signálem, vyvolává jednu odvozenou informaci, například řídicí signál, popřípadě časovou posloupnost řídicích signálů, další informace, definovaná obdobným záznamovým a mazacím signálem vyvolává další odvozenou informaci, například další řídicí signál, popřípadě další časovou posloupnost řídicích signálů a podobně, a kde je nutno spolehlivě zamezit časové překrytí jedné odvozené informace a další odvozené informace, popřípadě zamezit časové překrytí příslušných řídicích signálů a podobně, a to včetně časového trvání příslušného záznamového a mazacího signálu té informace, která má právě uvolněný průchod.Immediate application is, for example, in production lines, where one information, defined by the recording and erasing signal, generates one derived information, for example, a control signal or a time sequence of control signals, further information defined by a similar recording and erasing signal generates further derived information. a control signal or other sequence of control signals and the like, and where it is necessary to reliably avoid overlapping of one derived information and other derived information, or to avoid overlapping of respective control signals and the like, including the duration of the respective recording and erasing signal of that information that has just opened the passage.

Přednosti tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatelnost příslušné logické sítě.The advantages of this application are especially simplicity, clarity and easy feasibility of the respective logical network.

Claims

SUBJECT OF THE INVENTION

A circuit for recording and preventing signal overlapping, characterized in that the second output (Fj) of the first memory circuit (A) is connected to the first input (k k) of the third memory circuit (0) via the first auxiliary logic circuit (M), the other inputs being connected to the inputs of the first memory circuit (A), the first output (Gj) of the second memory circuit (B) being connected to the second input (1) of the third memory circuit (0) via the second auxiliary logic circuit (N), whose other inputs are connected to the inputs of the second memory circuit (B).

The circuit according to claim 1, characterized in that the memory circuit (A, B, C) consists of a first circuit ANI (E) with an output (Ej) connected to the input (f ^) of another circuit ANI (F), the output (F) is connected to input (e ^) of this first circuit (E).