CS219603B1 - Connection of freely programmable logic board - Google Patents
Connection of freely programmable logic board Download PDFInfo
- Publication number
- CS219603B1 CS219603B1 CS696680A CS696680A CS219603B1 CS 219603 B1 CS219603 B1 CS 219603B1 CS 696680 A CS696680 A CS 696680A CS 696680 A CS696680 A CS 696680A CS 219603 B1 CS219603 B1 CS 219603B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- terminal
- block
- output register
- memory
- input
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
Vynález se týká řídicí <a regulační techniky. Řeší zapojení volně programovatelné desky, která plní funkci jednobitového boolského procesoru s 16 vstupy a 11 výstupy. Přijímá přímé jednobitové vstupy z vnějšího· zařízení, například z technologického procesu. Signály se ukládají v operační paměti spolu s mezivýsledky a vnitřními vstupy. S libovolnými dvěma operandy vytvoří logický člen libovolnou logickou funkci podle obsahu instrukce. Výsledek operace se vkládá do operační paměti nebo do mezipaměti. Výsledky z operační paměti se převádějí přes výstupní registr a přes výstupní spínače ven z desky. Vynález se využije při řízení technologických celků, k vytváření jednoduchých automatů nebo řídicích automatů na nejnižších úrovních. Vynález je definován jednou větou a popis je doplněn jedním výkresem v blokovém schématu.The invention relates to control technology. It solves the connection of a freely programmable board that performs the function of a one-bit Boolean processor with 16 inputs and 11 outputs. It accepts direct one-bit inputs from an external device, for example from a technological process. The signals are stored in the operational memory together with intermediate results and internal inputs. With any two operands, a logical element creates any logical function according to the content of the instruction. The result of the operation is inserted into the operational memory or into the cache. The results from the operational memory are transferred via the output register and via output switches out of the board. The invention is used in the control of technological units, to create simple automata or control automata at the lowest levels. The invention is defined in one sentence and the description is supplemented by one drawing in a block diagram.
Description
Vynález se týká zapojení volně programovatelné logické desky vybavené vlastním systémem vstup — výstup a jednobitovým boolským procesorem.The present invention relates to a freely programmable logic board incorporating its own I / O system and a single bit Boolean processor.
Jednoduché logické celky se dosud sestavují většinou z hardwareových stavebnic, a to buď reléových, nebo- polovodičových. Tyto stavebnice kladou značné nároky *jak na projekci, tak na výrobu i na uvádění do provozu vzniklých sestav. Při jakýchkoliv změnách, kterých je při skutečných aplikacích vždy mnoho, je třeba vynaložit značné úsilí od projekce až po výrobu, má-li se změna realizovat, což prodlužuje jednak čas opravy a zvyšuje cenu. Proto se v poslední době projevuje snaha nahrazovat hradwareové logické celky vyššími programovatelnými celky na bázi počítačů. To ovšem přináší poměrně značné pořizovací náklady, které u malých logických celků jsou neúnosně vysoké. Pro jednoduché celky, mající maximálně několik desítek vstupů a výstupů, je třeba vyvinout prvek, který by zastřešoval všechny hardwareové stavebnice a který by odstranil všechny nedostatky známých stavebnic.Until now, simple logic units consist mostly of hardware kits, either relay or semiconductor. These kits place considerable demands on both design, production and commissioning of assemblies. With any change, which is always a lot in actual applications, considerable effort is needed from design to production if the change is to be realized, which in turn increases the repair time and increases the cost. Therefore, there has been a recent effort to replace the gateway logical arrays with higher programmable computer-based arrays. However, this entails relatively large acquisition costs, which are unacceptably high for small logical units. For simple units having a maximum of several dozen inputs and outputs, it is necessary to develop an element that would cover all hardware kits and that would eliminate all the shortcomings of known kits.
Tento problém řeší zapojení volně programovatelné logické desky podle vynálezu. Podstata vynálezu spočívá v tom, že první vstupní svorka zapojení je spojena s první svorkou vstupního bloku. Druhá svorka vstupního bloku je spojena s první svorkou multipilexerového bloku, jehož druhá svorka je spojena s první svorkou ovládacího bloku. Druhá svorka ovládacího- bloku je spojena se třetí svorkou výstupního registru, jehož druhá svorka je spojena se druhou svorkou časového bloku. První svorka časového bloku je spojena .se třetí svorkou multiplexerového bloku, jehož čtvrtá svorka je spojena s první svorkou operační paměti, se třetí svorkou logického bloku »a s první svorkou mezipaměti. Druhá svorka mezipaměti je spojena se čtvrtou svorkou logického· bloku, jehož první svorka je spojena s první svorkou výstupního, registru a se druhou svorkou operační paměti. Třetí svorka operační paměti je spojena se šestou svorkou multiplexerového bloku, se druhou svorkou logického bloku, s první svorkou instrukční paměti a s první svorkou řadiče. Třetí svorka řadiče je spojena s pátou svorkou multiplexerového bloku, se šestou svorkou výstupního· registru, se čtvrtou svorkou operační paměti, se třetí svorkou mežipaměti a se druhou svorkou skokového bloku. Třetí svorka skokového bloku je spojena se třetí svorkou adresového generátoru, jehož první svorka je spojena se druhou svorkou řadiče. Druhá svorka adresového generátoru je spojena se třetí svorkou instrukční paměti, jejíž druhá svorka je spojena s první svorkou skokového bloku. Druhá vstupní svorka zapojení je spojena se druhou vstupní svorkou startovacího bloku, jehož první svorka je spojena se čtvrtou svorkou adresového generátoru a s pátou svorkou výstupního registru. Čtvrtá svorka výstupního registru je spojena se třetí svorkou spínačového bloku, jehož první svorka je spojena s první výstupní svorkou zapojení. Druhá výstupní svorka zapojení je spojena se druhou svorkou spínačového bloku.This problem is solved by the connection of the freely programmable logic board according to the invention. The principle of the invention is that the first input terminal of the wiring is connected to the first terminal of the input block. The second terminal of the input block is connected to the first terminal of the multipilexer block, the second terminal of which is connected to the first terminal of the control block. The second terminal of the control block is connected to the third terminal of the output register, the second terminal of which is connected to the second terminal of the time block. The first terminal of the time block is connected to the third terminal of the multiplexer block, the fourth terminal of which is connected to the first terminal of the operating memory, to the third terminal of the logical block, and to the first terminal of the cache. The second terminal of the cache is connected to the fourth terminal of the logic block, the first terminal of which is connected to the first terminal of the output register and the second terminal of the memory. The third terminal of the operating memory is coupled to the sixth terminal of the multiplexer block, the second terminal of the logic block, the first terminal of the instruction memory, and the first terminal of the controller. The third controller terminal is coupled to the fifth terminal of the multiplexer block, the sixth terminal of the output register, the fourth terminal of the memory, the third terminal of the memory, and the second terminal of the jump block. The third terminal of the jump block is connected to the third terminal of the address generator, the first terminal of which is connected to the second terminal of the controller. The second terminal of the address generator is connected to the third terminal of the instruction memory, the second terminal of which is connected to the first terminal of the jump block. The second input terminal of the wiring is connected to the second input terminal of the start block, the first terminal of which is connected to the fourth terminal of the address generator and to the fifth terminal of the output register. The fourth terminal of the output register is connected to the third terminal of the switch block, the first terminal of which is connected to the first output terminal of the wiring. The second wiring output terminal is connected to the second switch block terminal.
Výhodou uspořádání podle vynálezu je, že umožňuje vytvořit program libovolné kombinační a sekvenční vazby mezi šestnácti až čtyřiceti osmi vstupy bez jakýchkoliv zásahů do hardwareové struktury. Svou funkcí nahradí pracné a nákladné hardwareové logické celky, které jsou nutné jak v nejnižších ovládacích úrovních, tak i v malých automatech, například pro, řízení výtahů, hořáků, dopravníků atd. Základní předností je univerzálnost jeho použití, to znamená, že s jedním hardwareovým výrobkem lze vhodně vytvořeným programem vytvářet zcela libovolné logické vazby a tím vytvářet i automaty malého rozsahu. Systém vstup—výstup umožňuje spojení vnějších obvodů s logickým systémem desky a převod vstupních napěťových úrovní na úroveň TTL obvodů a navíc potlačení nežádoucího rušení. Systém jednobitového boolského procesoru umožňuje realizovat libovolné logické operace s operandy přenensenými vstup — výstup systémem do operační paměti, a to podle libovolného programu, uloženého v reprogramovatelné paměti instrukcí typu EPROM. S využitím hradwareových časových členů, umístěných na desce a elementů přímého styku tvoří deska autonomní celek, který umožňuje realizovat libovolné kombinační a sekvenční vazby mezi šestnácti až čtyřiceti osmi vstupy a jedenácti výstupy.An advantage of the arrangement according to the invention is that it allows to program any combination and sequence linkages between sixteen to forty-eight inputs without any interference in the hardware structure. Its function will replace laborious and expensive hardware logic units, which are necessary both at the lowest control levels and in small machines, for example, for the control of elevators, burners, conveyors etc. The basic advantage is the versatility of its use, ie with one hardware the product can be used to create arbitrary logical bindings by means of a properly created program and thus to create even small-scale machines. The input-output system allows the connection of external circuits to the logic system of the board and the conversion of input voltage levels to the TTL level of the circuit, plus the suppression of unwanted interference. The one-bit Boolean processor system allows any logical operations with I / O operands transferred by the system to the operating memory according to any program stored in the reprogrammable memory of EPROM instructions. Using the on-board Hradware timers and direct contact elements, the board forms an autonomous unit that allows any combination and sequence linkages to be realized between sixteen to forty-eight inputs and eleven outputs.
Zapojení volně programovatelné desky podle vynálezu nemá nahradit vyšší a složitější počítačové celky, ale vyplňuje mezeru, která v jednodušších aplikacích stále chybí.The wiring of a freely programmable motherboard according to the invention is not intended to replace higher and more complex computer units, but fills a gap that is still missing in simpler applications.
Zapojení volně programovatelné logické desky podle vynálezu je znázorněno v blokovém schématu na výkresu.The circuitry of the freely programmable logic board according to the invention is shown in the block diagram of the drawing.
Jednotlivé bloky lze charakterizovat takto:Individual blocks can be characterized as follows:
Vstupní blok 1 je tvořen šestnácti převodníky vstupního napětí na úrovni obvodů TTL. Každý převodník je vybaven pasivním filtrem pro zvýšení odolnosti proti rušení a tvarovačem, který vytvoří správnou náběžnou a závěrnou hranu vstupního signálu.Input block 1 consists of sixteen input voltage transducers at the TTL circuit level. Each transducer is equipped with a passive filter for increased immunity against interference and a former that creates the correct leading and closing edge of the input signal.
Spínačový blok 2 je tvořen jedenácti výstupními spínači, chráněnými proti poškození při spínání induktivní zátěže i proti zkratu a přetížení.The switch block 2 consists of eleven output switches protected against damage during switching of inductive load as well as against short-circuit and overload.
Ovládací blok 3 je tvořen třemi tlačítky a dvěma svítivými diodami, umístěnými na čelném panelu jednotky. Tlačítka i svítivé diody umožňují přímý ruční zásah do jednotky a sledování potřebných stavů v desce.The control block 3 consists of three buttons and two LEDs located on the front panel of the unit. The buttons and LEDs allow direct manual intervention into the unit and monitoring of the necessary states in the board.
Časový blok 4 :je tvořen trojicí analogo-číslicových časových členů s nastavitelným časovým zpožděním pro dlouhé časy a jedním integrovaným monostabllním obvodem pro krátké časy.Time block 4: consists of three analog-digital timers with adjustable time delay for long times and one integrated monostable circuit for short times.
Multiplexerový blok 5 je 'tvořen dvojicí integrovaných multiplexerů, které zajišťují adresový výběr vnitřních či vnějších vstupních signálů.The multiplexer block 5 is comprised of a pair of integrated multiplexers that provide address selection of internal or external input signals.
Výstupní registr 6 je tvořen 16bitovým výstupním registrem, který plní funkci paměti výstupních signálů mezi dvěma přepisovými cykly.The output register 6 is a 16-bit output register, which functions as an output signal memory between two rewrite cycles.
Operační paměť 7 je integrovaná operační paměť typu RAM.The operating memory 7 is an integrated RAM.
Instrukční paměť 8 je Integrovaná paměť typu EPROM k uchování zadaného programu.Instruction memory 8 is an EPROM-type integrated memory for storing the specified program.
Skokový blok 9 je tvořen pamětí druhé poloviny instrukce, která je při vhodně zvolené první polovině instrukce použita jako adresa, na kterou se musí „skočit“ v adresovém generátoru 14,The jump block 9 is formed by the memory of the second half of the instruction, which is used as the address to which to jump in the address generator 14 when the first half of the instruction is suitably selected.
Logický blok 10 je tvořen trojicí integrovaných obvodů a umožňující provést libovolnou boolskeu operaci mezi dvěma operandy podle druhé poloviny první části instrukce.The logic block 10 is made up of three integrated circuits and allows any boolske operation between two operands according to the second half of the first part of the instruction to be performed.
Mezipajňěť 11 je jednobitová integrovaná paměť.The intermediate memory 11 is a single bit integrated memory.
Startovací blok 12 je tvořen dvojicí tranzistorů a pasivními R, C členy a zajišťuje nulování generátoru adres a výstupního registru. při zapnutí napájecího napětí.The start block 12 is made up of a pair of transistors and passive R, C members and ensures the resetting of the address generator and the output register. when the supply voltage is switched on.
Řadič 13 je tvořen dvěma integrovanými dekodéry instrukce, ze kterých jsou odvozeny všechny potřebné výkonné povely pro ostatní bloky podle instrukčního kódu.The controller 13 is made up of two integrated instruction decoders from which all necessary execution commands for the other blocks according to the instruction code are derived.
Adresový generátor 14 je tvořen oscilátorem, sestávajícím z R, C členu a integrovaných 'hradel a trojice integrovaných binárních čítačů s předvolbou.The address generator 14 is comprised of an oscillator consisting of an R, C member and integrated gates and a triplet of integrated binary counters with a preset.
Zapojení jednotlivých bloků volně programovatelné logické desky je provedeno takto: První skupinová výstupní svorka 01 zapojení je spojena s první skupinovou svorkou 11 vstupního bloku 1. Druhá svorka 12 vstupního bloku 1 je spojena s první svorkou 51 multiplexerového bloku 5. Druhá svorka 52 multiplexerového bloku 5 je spojena s první svorkou 31 ovládacího bloku 3. Druhá svorka 32 ovládacího· bloku 3 je spojena se třetí svorkou 63 výstupního registruThe connection of the individual blocks of the freely programmable logic board is performed as follows: The first group output terminal 01 of the connection is connected to the first group terminal 11 of the input block 1. The second terminal 12 of the input block 1 is connected to the first terminal 51 of the multiplexer block 5. is connected to the first terminal 31 of the control block 3. The second terminal 32 of the control block 3 is connected to the third terminal 63 of the output register
6. Druhá svorka 62 výstupního registru 6 je spojena se druhou svorkou 42 časového bloku 4. První svorka 41 oasového bloku 4 je spojena se třetí svorkou 53 multipilexerového bloku 5. Čtvrtá svorka 54 multiplexerového bloku 5 je spojena s první svorkou 71 operační paměti 7, se třetí svorkou 103 logického bloku 10, s první svorkou 111 mezipaměti 11. Druhá svorka 112 mezipaměti 11 je spojena se čtvrtou svorkou 104 logického bloku 10. První svorka 101 logického bloku 10 je spojena s první svorkou 61 výstupního registru 6 a se druhou svorkou 72 operační paměti 7. Třetí svorka 73 operační paměti 7 je spojena se šestou svorkou 56 multiplexerového bloku 5, se druhou svorkou 1012 logického bloku 10, s první svorkou 81 instrukční paměti 8 a s první svorkou 131 řadiče 13. Třetí svorka 133 řadiče 13 je spojena s pátou svorkou 55 multiplexerového bloku 5, se šestou svorkou 66 výstupního· registru 6, se ‘čtvrtou svorkou 74 operační paměti 7, se třetí svorkou 113 mezipaměti 11 a se druhou svorkou 92 skokového bloku 9. Třetí svorka 93 skokového bloku 9 je spojena se třetí svorkou 143 adresového generátoru 14. První svorka 141 adresového generátoru 14 je spojena se druhou svorkou 132 řadiče 13. Druhá svorka 142 adresového generátoru 14 je spojena se třetí svorkou 83 instrukční paměti 8. Druhá svorka 82 instrukční paměti 8 je spojena se třetí svorkou 93 skokového bloku 9. Druhá vstupní svorka 04 zapojení je spojena se druhou svorkou 122 startovacího bloku6. The second terminal 62 of the output register 6 is connected to the second terminal 42 of the time block 4. The first terminal 41 of the time block 4 is connected to the third terminal 53 of the multipilex block 5. The fourth terminal 54 of the multiplexer block 5 is connected to the first terminal 71 with the third terminal 103 of logic block 10, with the first terminal 111 of cache 11. The second terminal 112 of cache 11 is connected to the fourth terminal 104 of logic block 10. The first terminal 101 of logical block 10 is connected to the first terminal 61 of output register 6 and The third terminal 73 of the operating memory 7 is connected to the sixth terminal 56 of the multiplexer block 5, the second terminal 1012 of the logic block 10, the first terminal 81 of the instruction memory 8 and the first terminal 131 of the controller 13. the fifth terminal 55 of the multiplexer block 5, the sixth terminal 66 of the output register 6, the fourth terminal 74 of the operating memory The third terminal 93 of the jump block 9 is connected to the third terminal 143 of the address generator 14. The first terminal 141 of the address generator 14 is connected to the second terminal 132 of the controller 13. The second terminal 93 of the jump block 9 is connected. the address generator terminal 142 is coupled to the third instruction memory terminal 83. The second instruction memory terminal 82 is coupled to the third terminal 93 of the jump block 9. The second wiring input terminal 04 is connected to the second terminal block 122 of the start block.
12. První svorka 121 startovacího bloku 12 je spojena se čtvrtou svorkou 144 adresového generátoru 14 a s pátou svorkou 65 výstupního registru 6. Čtvrtá svorka 64 výstupního registru 6 je spojena se třetí svorkou 23 spínačového bloku '2. První svorka 21 spínačového bloku 2 je spojena s první výstupní svorkou 02 zapojení. Druhá výstupní svorka 03 zapojení je spojena se druhou svorkou 22 spínačového1 bloku 2.12. The first terminal 121 of the start block 12 is connected to the fourth terminal 144 of the address generator 14 and the fifth terminal 65 of the output register 6. The fourth terminal 64 of the output register 6 is connected to the third terminal 23 of the switch block 12. The first terminal 21 of the switch block 2 is connected to the first output terminal 02 of the wiring. The second wiring output terminal 03 is connected to the second terminal 22 of switch 1 of block 2.
Zapojení pracuje takto: Vnější vstupní signály přecházejí přes první vstupní svorku 01 zapojení do vstupního bloku 1, kde se vytvarují a napěťově upraví na úroveň vnitřního logického systému. Takto upravené signály jdo-u spolu s vnitřními vstupy z ovládacího bloku 3 a z časového bloku 4 do multiplexerového bloku 5. V multiplexerovém bloku 5 se provede adresový výběr a adresová informace se přenese do· operační paměti 7 na adresu danou obsahem instrukční paměti 8. Instrukční paměť 8 se adresuje adresovým generátorem 14. Instrukce obsažené v instrukční paměti 8 se dále přivádí do logického bloku 10, do řadiče 13, do skokového bloku 9 a do· multiplexerového' bloku 5. V logickém bloku 10 se provádějí libovolné logické funkce mezi dvěma jednobitovými proměnnými. První proměnná se přivádí přímo z operační paměti 7. Druhá proměnná se přivádí jako mezivýsledek z mezipaměti 11. Výsledek operace se ukládá do mezipaměti 11 nebo přímo na instrukcí zvolenou adresu v operační paměti 7. Skokový blok 9 umožňuje při vhodně instrukční kombinaci bloku 8 skočit na libovolnou adresu v adresovém generátoru 14. Výstupní signály z operační paměti 7 se vedou přes výstupní registr 6 jako vstupy pro časový blok 4, jako signalizační výstupy pro ovládací blok 3 a jako přímé výstupy, které s-e přes spínačový blok 2 vyvádějí k vnějšímu zařízení, tedy ven z logické desky přes první výstupní svorku 02 a přes druhou výstupní svorku 03 zapojení. Veškeré dynamické úkony v multiplexerovém bloku 5, v operační paměti 7, v mezipaměti 11, ve skokovém bloku 9 a ve výstupním registru 6 se řídí signálem, který vydává řadič 13 na základě instrukčního výběru a signálu z adreso8The wiring works as follows: The external input signals pass through the first wiring input terminal 01 to the input block 1, where they are shaped and voltage-adjusted to the level of the internal logic system. The signals thus prepared are combined with the internal inputs from the control block 3 and from the time block 4 to the multiplexer block 5. In the multiplexer block 5, the address selection is made and the address information is transferred to the operation memory 7 to the address given by the instruction memory 8. the memory 8 is addressed by the address generator 14. The instructions contained in the instruction memory 8 are further fed to the logic block 10, the controller 13, the jump block 9 and the multiplexer block 5. In the logic block 10, any logic functions between two single bit variables. The first variable is fed directly from the operating memory 7. The second variable is fed as an intermediate result from the cache 11. The result of the operation is stored in the cache 11 or directly on the instruction selected address in the operating memory 7. any address in the address generator 14. The output signals from the operating memory 7 are passed through the output register 6 as inputs for the time block 4, as signaling outputs for the control block 3 and as direct outputs which are transferred via the switch block 2 to an external device. out of the logic board through the first output terminal 02 and through the second output terminal 03 of the wiring. All dynamic operations in the multiplexer block 5, in the memory 7, in the cache 11, in the jump block 9, and in the output register 6 are controlled by the signal given by the controller 13 based on the instruction selection and the address8 signal.
219803 vého generátoru 14. Startovací blok 12 definuje buď při zapnutí napájení desky, nebopřímo při příchodu signálu ze druhé vstup ní svorky 04 zapojení výchozí stav všech bloků zapojení.219803 Generator 14. Starting block 12 defines either the starting state of all wiring blocks either when the board power is turned on, or indirectly when a signal is received from the second wiring input terminal 04.
Vynálezu se využije při tvorbě libovolných automatů malého rozsahu buď samostatně, nebo ve spolupráci se stávajícími logickými stavebnicemi při řízení automatů pro zapalování hořáků pro pásovou dopravu, při řízení výtahů a podobně.The invention will be utilized in the creation of any small-scale automata, either alone or in collaboration with existing logic kits, in the control of automata for igniting belt conveyors, elevator control and the like.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS696680A CS219603B1 (en) | 1980-10-14 | 1980-10-14 | Connection of freely programmable logic board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS696680A CS219603B1 (en) | 1980-10-14 | 1980-10-14 | Connection of freely programmable logic board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS219603B1 true CS219603B1 (en) | 1983-03-25 |
Family
ID=5417909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS696680A CS219603B1 (en) | 1980-10-14 | 1980-10-14 | Connection of freely programmable logic board |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS219603B1 (en) |
-
1980
- 1980-10-14 CS CS696680A patent/CS219603B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4772811A (en) | Programmable logic device | |
| EP0198677A2 (en) | Programmable logic storage element for programmable logic devices | |
| WO1997050177B1 (en) | Circuit for partially reprogramming an operational programmable logic device | |
| CS219603B1 (en) | Connection of freely programmable logic board | |
| KR890017704A (en) | Spare Column (COLUMN) Selection Method and Circuit | |
| MY132472A (en) | Simulator unit for the simulation of a peripheral unit of a modularly constructed programmable logic controller | |
| US6351799B1 (en) | Integrated circuit for executing software programs | |
| US3380033A (en) | Computer apparatus | |
| EP1351394B1 (en) | A field programmable device | |
| JPS61190635A (en) | Microcomputer | |
| KR890003238Y1 (en) | Control circuit of serb control parts | |
| JPS6477142A (en) | Semiconductor integrated circuit | |
| SU1107108A1 (en) | Device for checking correctness of switching control channel of manufacturing equipment | |
| DE3123952A1 (en) | Circuit arrangement for a stored-program process controller | |
| SU1068893A1 (en) | Programmed control device | |
| KR100250206B1 (en) | PLC with multiprocessing and implementation method | |
| US4878195A (en) | Instruction sequencer for network structure microprocessor | |
| JPS6330018A (en) | Input and output buffer circuit | |
| RU8553U1 (en) | LIGHTING TIMER | |
| SU754366A1 (en) | DEVICE TO CONTROL DISTRIBUTOR 1 | |
| CS258346B1 (en) | Wiring to create multiple adjustable time intervals | |
| ATE186136T1 (en) | SWITCHING METHOD AND BUS CONNECTION FOR SWITCHING A COMPONENT OF A MEMORY-PROGRAMMABLE CONTROLLER TO A BUS | |
| SU1019436A1 (en) | Homogenious structure cell | |
| JPS6349870A (en) | microcomputer | |
| JPS6425268A (en) | One chip microcomputer |