CS232366B1 - Zapojenie pre uchovanie informácií v pamatiach RWM - Google Patents

Description

Vynález sa týká zapojenia pre uchovanie informaci! v parnátiach RWM pri vypínaní a pri inom výpadku napátia primárného napájacieho zdroj a v mikropočítačových systémoch.

Doterajšie zapojenia pre uchovanie informácií sú zapojené tak, že potřebná funkcia sa zabezpečuje pomocou riadiacich logických obvodov technologie CMOS, s nízkou hodnotou pracovného napájacieho napátia, ktoré riadia v časových reláciách potřebných pre uchovanie informácií budenie tranzistorového spínača,. Pri týchto.zapojeniach možno dosiahnuť požadovaný výsledok len nepřetržitým napájaním riadiacich logických obvodov technologie CMOS.

Vyššie uvedené nevýhody odstraňuje zapojenie podl’a vynálezu, vyzuačujúceho sa tým, že pozostáva z tranzistorového obvodu, ktorého tranzistory sú zapojené v súČinovom zapojení napájaného cez rozdělené zaťažovačie členy připojené súčasne na napátie primárného napájacieho zdroja a na napátie dobíjanej batérie zálohového zdroja· Pr vý zo vstupov tranzistorového súčinového zapojenia je budený obvodmi logiky mikropočítačů pre určenie selektu památí RVM, kým druhý vstup súčinového zapojenia je budený cez pasivné členy z výstupov primárného napájacieho zdroja. Pri výpadku napátia primárného napájacieho zdrpja sa súčasne přepne napajanie památí RWM na napátie batérie zálohového zdroja a zablokuje sa možné budenie prvého zo vstupov tranzistorového súčinového zapojenia obvodmi logiky mikropočítača tým, že sa vytvára požiadavka o stav výdrže ¥AIT mikroprocesora. Pri opátovnom naběhnutí a ustálení naptitia primárného napájacieho zdroja je budenie prvého zo vstupov tranzistorového súčinového zapojenia umožněné až po ukončení vytvořeného nulovacieho signálu.

232 366

Hlavně výhody zapojenia pre ucliovanie informácií v parnatiaeh RWM podl’a tohoto vynálezu spočívajú v tom, že sa dosiahne nové obvodové riešenie pri zachovaní časovej logickej postup nosti nutné j pre ucho vánic informácií v pamatiach RUM, odpadá nevyhnutnosť používania riadiaoieh logických obvodov technologie CMOS, čím sa znižuje spotřeba sekundárného bateriového napájacieho zdroja, ktorá je len na úrovni spotřeby parnáťového systému RUM.

Predmet vynálezu je zřejmý z popisu výkresu, na ktorom je znázorněná schéma pňevedenia zapojenia.

Počas trvauia stabilného napátia primárného napájacieho zdroja 23 je na výstupe 16 dobíjauej batérie sekundárného napájeni a napatie, ktorýtn sú napájanó parná ti RUM. Výstupy i 7 a 1 8 primárného napájacieho zdrojtx 23 majú úroveň + 5'V. Cez prvý odpor 2 a druhů diodu J, je zabezpečené budenie prvého tranzistoru 7, ktorý je v stave saturácie. Prvá dioda kompenzuje vplyv druhej diody 2 ^na budiaci obvod prvého tranzistora 2 ^a oddělilje výstup 18 primárného napájacieho zdroja 23,, ktorý je realizoVciný hradlom s otvoreným kolektorom, od malého zaťažovacieho vstupného odporu prvého tranzistoréi 2· P^rvÝ odpor 2 je súčasné zaťažovacím odporom výstupu hradla s otvoreným kolektorom, ktorý sa nachádza v primárnom napájacom zdroji 23. Druhý tranzistor 2 j® budený -z výstupu 20 logiky mikropočítača 24 vždy, ak je aktivovaný adresný priestor parnátí RUM. Piaty odpor i 2 a urýchďovřxcí kondenzátor 13 definujú budiaci prúd a rýchlosť otvorenia druhého tranzistoru 9· Štvrtá dioda 11 zabezpečuje odvádzanie náboja z báze druhého tranzistoru 9, ak tento nie je budený, čím určuje rýchlosť regenerácie obvodu před príchodom aal« šieho aktivovacieho impulzu.

Výstup 19 druhého tranzistoru 9 je přivedený na selektoyý vstup památí RWM. Zatažovací člen, druhého tranzistora _9 představuje v tejto činnosti tretia dioda 2 ^Ά Zaťažovací odpor 5. Zaťažovací odpor 8 má radovo vyššiu hodnotu a preto sa neuplatňuje.

pre žiadosť o stav yýdrže wAIT mikrolog.i, čo značí, že^sXáv WAIT, súvisiaci pre uchovánie iuformáčií v tejto fáze

Výstup invertora procesore má hodnotu s činnosťou zapojenia činnosti nie je žiadaný

232 366

Pri zániku napatia primárného napájacieho zdroja, signál na výstupe 18 predpovede výpadku napájania má úroveíí log, 0 s predstihom před poklesom napátia v bode 1?. Prvý tranzistor 7 nie je budený, třetím odporom 6 sa defiuuje vstupná logická úroveíí invertora 10 na hodnotu log.1, čím sa žiada stav výdrže WAIT mikroprocesoru.

Po zániku napátia na výstupe 17 primárného napájacieho zdro ja 23 je na výstupe 19 druhého tranzistoru 9 úroveíí napátia baterie sekundárného napájania, ktorá sa privádza cez štvrtý odpor 8 na selektové vstupy parna ti RVM z výstupu 16, z ktorého se. zabezpečuje tiež napájanie patná ti RlíM v tomto režime.

Tretia dioda 4 bráni vybijaniu baterie sekundárného napájacieho zdroja cez výstup 17«

Po obnovení činnosti napájania primárného napájacieho zdroja 23 jeho výstup 17 obnovuje svoju napájaciu úroveíí +5V v časovotn předstihu před nábehom pracovnej úrovtie výstupu 18 na hodnotu log.1. Vplyv časových relácií výstupov 17 a 18 primárného napájacieho zdrpja 23 je potlačený činnosťou obvodu, zloženého zo šiestého odporu 14 a druhého kondenzátoru 15 s velkou nabíjacou časovou konstantou. Počas trvania záporného impulzu na výstupe 22 sa prevádza nulovánie obvodov logiky mikropočítača 24, čím sa zabezpečuje, že sa nebudú generovat’ aktivovacie impulzy z výs tupu 20 skór, ako bude prvý tranzistor 7 z výstupu 18 primárného napájacieho zdroja 23 budený. Po ukončení nulovania sú hodnoty hapátí primárného napájacieho zdroja 23 ustálené, nie je žiadaný stav výdrže wJfe/P a mikroprocesor obnovuje spoluprácu s pamáťovým systémom RWM, ktorý obsáhuje počas výpadku primárného napájacieho zdroja 23 uchované údaje.

Zapojenie podlá vynálezu je vhodné pře tácových systémoeh, kde na pamáťový systém vztiahnutá požiadavka uchovania informacii.

využitie v mikropočíRWPi mikropočítače, je o zániku napátia primárného napájacieho zdroja.

Claims (3)

1. P R E D Μ E T VYNALEZU'

   232 366

   1. Zapojenie pre uchovánio informácií v pamatiach RTíM mikropočítačov po zániku napatia primárného napájacieho zdroja vyznačené tým, že pozostáva z tranzistorového obvodu, ktorého tranzistory (7,9) sú zapojené v súčinovom zapojení, připojeného k primárnému napájaciemu zdrojů (23), pričom druhý tranzistor (9) so zaťažovacími členmi tvořenými diodou (4)4/zaťažovacími odpormi (5,8) má v budiacom obvode zapojené pasivné prvky tvořené paralelným zapojením diody (1 1 ), odporu ( i 2) a kondenzátoru (13) připojeným k výstupu (20) logiky rnikropočítača. (24) a budiaci obvod prvého tranzistora (?) js tvořený pasivnými prvktani tvořenými diodou (1), odporom (2) a diodou (3).
2. 2. Zapojenie podl’a bodu 1 , vyznačené tým, že kolektor prvého tranzistoru (7) je připojený jednak na vstup invertora (10) a jednak na odpor (6) pre nastavenie vstupnej úrovně invertora ( 10).
3. 3. Zapojenie podl’a bodu 1, vyznačené tým, že na výstup (17) primárného napájacieho zdroja (23) je připojený obvod tvořený odporom (14)s uzemněným kondenzátorom (15) pre vytvorenie signálu nulovania mikroprocesora po náběhu napatia primárného napájacieho zdroja (23), pričom druhý kor^iec odporu (Q , je připojený k výstupu (22) logiky raikropočítača (24).