JPH08140287A - メモリバックアップ制御装置 - Google Patents
メモリバックアップ制御装置Info
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- JPH08140287A JPH08140287A JP6300319A JP30031994A JPH08140287A JP H08140287 A JPH08140287 A JP H08140287A JP 6300319 A JP6300319 A JP 6300319A JP 30031994 A JP30031994 A JP 30031994A JP H08140287 A JPH08140287 A JP H08140287A
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- power supply
- supply voltage
- memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、充電用の別の電源を必要とせず、
回路構成が少なくて済み、確実にメモリのバックアップ
を行うことができるメモリバックアップ制御装置を提供
する。 【構成】 本発明のメモリバックアップ制御装置は、メ
モリと、少なくとも二個の二次電池２、３と、この装置
の電源電圧を検出する電源電圧検出手段１と、この電源
電圧検出手段１により検出された電源電圧が所定電圧以
上のときには前記二次電池２、３を並列に接続して充電
を行い、所定電圧以下のときには前記二次電池２、３を
直列に接続し降圧回路６を介して前記メモリへのバック
アップ電源を供給する接続切替え手段４とを有するもの
である。
回路構成が少なくて済み、確実にメモリのバックアップ
を行うことができるメモリバックアップ制御装置を提供
する。 【構成】 本発明のメモリバックアップ制御装置は、メ
モリと、少なくとも二個の二次電池２、３と、この装置
の電源電圧を検出する電源電圧検出手段１と、この電源
電圧検出手段１により検出された電源電圧が所定電圧以
上のときには前記二次電池２、３を並列に接続して充電
を行い、所定電圧以下のときには前記二次電池２、３を
直列に接続し降圧回路６を介して前記メモリへのバック
アップ電源を供給する接続切替え手段４とを有するもの
である。
Description
【０００１】
【産業上の利用分野】本発明は揮発性メモリに記憶され
たデータのバックアップを行うメモリバックアップ制御
装置に関する。
たデータのバックアップを行うメモリバックアップ制御
装置に関する。
【０００２】
【従来の技術】従来、この種のメモリバックアップ制御
装置として以下のものが知られている。
装置として以下のものが知られている。
【０００３】（１）公称電圧３．０Ｖのリチウム二次電
池を用いてＤＲＡＭ（ダイナミックＲＡＭ）をバックア
ップする際に、ＤＲＡＭの動作保証電圧が該二次電池一
個の出力電圧よりも高いために該二次電池を複数個直列
に接続し、降圧回路を介してバックアップ電源を供給す
る。また、電源がオンの際には前記直列に接続された二
次電池の合計電圧よりも高い電圧を用いて充電を行う。
池を用いてＤＲＡＭ（ダイナミックＲＡＭ）をバックア
ップする際に、ＤＲＡＭの動作保証電圧が該二次電池一
個の出力電圧よりも高いために該二次電池を複数個直列
に接続し、降圧回路を介してバックアップ電源を供給す
る。また、電源がオンの際には前記直列に接続された二
次電池の合計電圧よりも高い電圧を用いて充電を行う。
【０００４】（２）前記リチウム電池を一つ若しくは並
列に接続して用いる際は、ＤＣ−ＤＣコンバータ等で構
成される昇圧回路を介してバックアップ電源を供給す
る。
列に接続して用いる際は、ＤＣ−ＤＣコンバータ等で構
成される昇圧回路を介してバックアップ電源を供給す
る。
【０００５】（３）電源電圧を検出する電源電圧検出回
路からの検知信号を用いてバックアップ電源に切り替え
る際に、該検知信号を制御回路あるいはＣＰＵ等で監視
し、ハードウェアまたはソフトウェア処理にてデータ書
き込みまたは読み出し信号を制御して、データ保持状態
に切り替える。
路からの検知信号を用いてバックアップ電源に切り替え
る際に、該検知信号を制御回路あるいはＣＰＵ等で監視
し、ハードウェアまたはソフトウェア処理にてデータ書
き込みまたは読み出し信号を制御して、データ保持状態
に切り替える。
【０００６】
【発明が解決しようとする課題】しかしながら、上記各
従来例では次のような欠点があった。
従来例では次のような欠点があった。
【０００７】上述した（１）の装置の場合、二次電池を
直列に接続した構成でメモリバックアップを制御する装
置であると、電源オン時には二次電池の直列電圧よりも
電圧の高い電源を用いて充電を行わなければならず、メ
モリを含む装置回路の主電源とは別に充電用の電源を設
ける必要がある。
直列に接続した構成でメモリバックアップを制御する装
置であると、電源オン時には二次電池の直列電圧よりも
電圧の高い電源を用いて充電を行わなければならず、メ
モリを含む装置回路の主電源とは別に充電用の電源を設
ける必要がある。
【０００８】上述した（２）の装置の場合、二次電池の
出力に昇圧回路を接続した構成であると、該昇圧回路の
回路規模が大きくなり、かつ、該昇圧回路でのエネルギ
ー損失が大きいために、二次電池の放電寿命が短くなる
問題がある。
出力に昇圧回路を接続した構成であると、該昇圧回路の
回路規模が大きくなり、かつ、該昇圧回路でのエネルギ
ー損失が大きいために、二次電池の放電寿命が短くなる
問題がある。
【０００９】上述した（３）の装置の場合、電源電圧検
出回路による検出信号を用いバックアップを切り替える
方式なので、メモリへのアクセス及び前記検出信号が非
同期に発生するため、メモリに書き込み又は読み出しを
行なっている途中に検出信号が出力された場合、前記書
き込み又は読み出し動作を正常に終了しないままデータ
保持状態に切り替えるために、書き込み又は読み出そう
としたデータを破壊する場合がある。
出回路による検出信号を用いバックアップを切り替える
方式なので、メモリへのアクセス及び前記検出信号が非
同期に発生するため、メモリに書き込み又は読み出しを
行なっている途中に検出信号が出力された場合、前記書
き込み又は読み出し動作を正常に終了しないままデータ
保持状態に切り替えるために、書き込み又は読み出そう
としたデータを破壊する場合がある。
【００１０】さらにこの装置の場合、前記検出信号をＣ
ＰＵ等で監視し、プログラム処理にてメモリの動作を切
り替える場合には、該検出信号を検知してから電源電圧
が装置回路の動作保証電圧値までに低下する時間内に動
作の切り替えを正常に終了させる必要があり、ＣＰＵ等
のプログラム実行に伴なうオーバーヘッドを考慮して、
電源オフ時に出力電圧が低下する時定数を大きくする必
要があり、容量の大きな電源を用いなければならなかっ
た。
ＰＵ等で監視し、プログラム処理にてメモリの動作を切
り替える場合には、該検出信号を検知してから電源電圧
が装置回路の動作保証電圧値までに低下する時間内に動
作の切り替えを正常に終了させる必要があり、ＣＰＵ等
のプログラム実行に伴なうオーバーヘッドを考慮して、
電源オフ時に出力電圧が低下する時定数を大きくする必
要があり、容量の大きな電源を用いなければならなかっ
た。
【００１１】本発明は、上記事情に鑑みてなされたもの
であり、充電用の別の電源を必要とせず、回路構成が少
なくて済み、データ破壊等の支障を生じさせることも無
く確実にメモリのバックアップを行うことができるメモ
リバックアップ制御装置を提供することを目的とするも
のである。
であり、充電用の別の電源を必要とせず、回路構成が少
なくて済み、データ破壊等の支障を生じさせることも無
く確実にメモリのバックアップを行うことができるメモ
リバックアップ制御装置を提供することを目的とするも
のである。
【００１２】
【課題を解決するための手段】請求項１記載のメモリバ
ックアップ制御装置は、メモリと、少なくとも二個の二
次電池と、この装置の電源電圧を検出する電源電圧検出
手段と、この電源電圧検出手段により検出された電源電
圧が所定電圧以上のときには前記二次電池を並列に接続
して充電を行い、所定電圧以下のときには前記二次電池
を直列に接続し降圧回路を介して前記メモリへのバック
アップ電源を供給する接続切替え手段とを有するもので
ある。
ックアップ制御装置は、メモリと、少なくとも二個の二
次電池と、この装置の電源電圧を検出する電源電圧検出
手段と、この電源電圧検出手段により検出された電源電
圧が所定電圧以上のときには前記二次電池を並列に接続
して充電を行い、所定電圧以下のときには前記二次電池
を直列に接続し降圧回路を介して前記メモリへのバック
アップ電源を供給する接続切替え手段とを有するもので
ある。
【００１３】請求項２記載のメモリバックアップ制御装
置は、自己リフレッシュすることによりデータを保持す
るセルフリフレッシュ機能を有する揮発性メモリと、少
なくとも二個の二次電池と、この装置の電源電圧を検出
する電源電圧検出手段と、この電源電圧検出手段により
検出された電源電圧が所定電圧以上のときには前記二次
電池を並列に接続して充電を行い、所定電圧以下のとき
には前記二次電池を直列に接続し降圧回路を介して前記
揮発性メモリへのバックアップ電源を供給する接続切替
え手段と、前記電源電圧検出手段で検出された電源電圧
が所定電圧より低下した際にバックアップ時の自己リフ
レッシュを起動するセルフリフレッシュ要求を送出する
リフレッシュ周期要求手段と、このリフレッシュ周期要
求手段からのセルフリフレッシュ要求に応答して複数の
処理部から該揮発性メモリへのアクセス要求を禁止する
とともに、前記アクセス要求との調停を行い実行中のメ
モリサイクルが終了した時点で揮発性メモリのセルフリ
フレッシュを起動する制御手段とを有するものである。
置は、自己リフレッシュすることによりデータを保持す
るセルフリフレッシュ機能を有する揮発性メモリと、少
なくとも二個の二次電池と、この装置の電源電圧を検出
する電源電圧検出手段と、この電源電圧検出手段により
検出された電源電圧が所定電圧以上のときには前記二次
電池を並列に接続して充電を行い、所定電圧以下のとき
には前記二次電池を直列に接続し降圧回路を介して前記
揮発性メモリへのバックアップ電源を供給する接続切替
え手段と、前記電源電圧検出手段で検出された電源電圧
が所定電圧より低下した際にバックアップ時の自己リフ
レッシュを起動するセルフリフレッシュ要求を送出する
リフレッシュ周期要求手段と、このリフレッシュ周期要
求手段からのセルフリフレッシュ要求に応答して複数の
処理部から該揮発性メモリへのアクセス要求を禁止する
とともに、前記アクセス要求との調停を行い実行中のメ
モリサイクルが終了した時点で揮発性メモリのセルフリ
フレッシュを起動する制御手段とを有するものである。
【００１４】請求項３記載のメモリバックアップ制御装
置は、自己リフレッシュすることによりデータを保持す
るセルフリフレッシュ機能を有する揮発性メモリと、少
なくとも二個の二次電池と、この装置の電源電圧を検出
する電源電圧検出手段と、この電源電圧検出手段により
検出された電源電圧が所定電圧以上のときには前記二次
電池を並列に接続して充電を行い、所定電圧以下のとき
には前記二次電池を直列に接続し降圧回路を介して前記
揮発性メモリへのバックアップ電源を供給する接続切替
え手段と、前記電源電圧検出手段で検出された電源電圧
が所定電圧より低下した際にバックアップ時の自己リフ
レッシュを起動するセルフリフレッシュ要求を送出する
とともに電源電圧検出手段で検出された電源電圧が所定
電圧より上昇した際に前記セルフリフレッシュ要求を解
除するリフレッシュ周期要求手段と、このリフレッシュ
周期要求手段によるセルフリフレッシュ要求の解除に伴
ないセルフリフレッシュのメモリサイクルが終了した時
点で複数の処理部から前記揮発性メモリへのアクセス要
求を許可する制御手段とを有するものである。
置は、自己リフレッシュすることによりデータを保持す
るセルフリフレッシュ機能を有する揮発性メモリと、少
なくとも二個の二次電池と、この装置の電源電圧を検出
する電源電圧検出手段と、この電源電圧検出手段により
検出された電源電圧が所定電圧以上のときには前記二次
電池を並列に接続して充電を行い、所定電圧以下のとき
には前記二次電池を直列に接続し降圧回路を介して前記
揮発性メモリへのバックアップ電源を供給する接続切替
え手段と、前記電源電圧検出手段で検出された電源電圧
が所定電圧より低下した際にバックアップ時の自己リフ
レッシュを起動するセルフリフレッシュ要求を送出する
とともに電源電圧検出手段で検出された電源電圧が所定
電圧より上昇した際に前記セルフリフレッシュ要求を解
除するリフレッシュ周期要求手段と、このリフレッシュ
周期要求手段によるセルフリフレッシュ要求の解除に伴
ないセルフリフレッシュのメモリサイクルが終了した時
点で複数の処理部から前記揮発性メモリへのアクセス要
求を許可する制御手段とを有するものである。
【００１５】
【作用】請求項１記載のメモリバックアップ制御装置に
よれば、電源電圧検出手段がこの装置の電源電圧を検出
し、接続切替え手段が電源電圧検出手段により検出され
た電源電圧が所定電圧以上のときには前記二次電池を並
列に接続して充電を行い、また、所定電圧以下のときに
は前記二次電池を直列に接続し降圧回路を介して前記メ
モリへのバックアップ電源を供給するので、この装置の
電源により前記二次電池の充電を行うことが可能とな
り、充電用の電源を別に設ける必要がなくなるととも
に、電源電圧が所定電圧以下に低下したときには前記二
次電池、降圧回路を介して前記メモリへのバックアップ
を確実に行うことができる。
よれば、電源電圧検出手段がこの装置の電源電圧を検出
し、接続切替え手段が電源電圧検出手段により検出され
た電源電圧が所定電圧以上のときには前記二次電池を並
列に接続して充電を行い、また、所定電圧以下のときに
は前記二次電池を直列に接続し降圧回路を介して前記メ
モリへのバックアップ電源を供給するので、この装置の
電源により前記二次電池の充電を行うことが可能とな
り、充電用の電源を別に設ける必要がなくなるととも
に、電源電圧が所定電圧以下に低下したときには前記二
次電池、降圧回路を介して前記メモリへのバックアップ
を確実に行うことができる。
【００１６】請求項２記載のメモリバックアップ制御装
置によれば、電源電圧検出手段がこの装置の電源電圧を
検出し、接続切替え手段が電源電圧検出手段により検出
された電源電圧が所定電圧以上のときには前記二次電池
を並列に接続して充電を行い、また、所定電圧以下のと
きには前記二次電池を直列に接続し降圧回路を介して前
記メモリへのバックアップ電源を供給する。
置によれば、電源電圧検出手段がこの装置の電源電圧を
検出し、接続切替え手段が電源電圧検出手段により検出
された電源電圧が所定電圧以上のときには前記二次電池
を並列に接続して充電を行い、また、所定電圧以下のと
きには前記二次電池を直列に接続し降圧回路を介して前
記メモリへのバックアップ電源を供給する。
【００１７】このとき、リフレッシュ周期要求手段は、
前記電源電圧検出手段で検出された電源電圧が所定電圧
より低下した際にバックアップ時の自己リフレッシュを
起動するセルフリフレッシュ要求を送出する。
前記電源電圧検出手段で検出された電源電圧が所定電圧
より低下した際にバックアップ時の自己リフレッシュを
起動するセルフリフレッシュ要求を送出する。
【００１８】制御手段は、リフレッシュ周期要求手段か
らのセルフリフレッシュ要求に応答して複数の処理部か
ら該揮発性メモリへのアクセス要求を禁止するととも
に、前記アクセス要求との調停を行い実行中のメモリサ
イクルが終了した時点で揮発性メモリのセルフリフレッ
シュを起動する。
らのセルフリフレッシュ要求に応答して複数の処理部か
ら該揮発性メモリへのアクセス要求を禁止するととも
に、前記アクセス要求との調停を行い実行中のメモリサ
イクルが終了した時点で揮発性メモリのセルフリフレッ
シュを起動する。
【００１９】これにより、電源電圧が所定電圧より低下
した際でも、データの書き込み／読み出しサイクルを正
常に終了しないまま強制的にサイクルシーケンスを変え
ることがなくなり、データの破壊を防ぐことができる。
した際でも、データの書き込み／読み出しサイクルを正
常に終了しないまま強制的にサイクルシーケンスを変え
ることがなくなり、データの破壊を防ぐことができる。
【００２０】請求項３記載のメモリバックアップ制御装
置によれば、電源電圧検出手段がこの装置の電源電圧を
検出し、接続切替え手段が電源電圧検出手段により検出
された電源電圧が所定電圧以上のときには前記二次電池
を並列に接続して充電を行い、また、所定電圧以下のと
きには前記二次電池を直列に接続し降圧回路を介して前
記メモリへのバックアップ電源を供給する。
置によれば、電源電圧検出手段がこの装置の電源電圧を
検出し、接続切替え手段が電源電圧検出手段により検出
された電源電圧が所定電圧以上のときには前記二次電池
を並列に接続して充電を行い、また、所定電圧以下のと
きには前記二次電池を直列に接続し降圧回路を介して前
記メモリへのバックアップ電源を供給する。
【００２１】このとき、リフレッシュ周期要求手段は、
前記電源電圧検出手段で検出された電源電圧が所定電圧
より低下した際にバックアップ時の自己リフレッシュを
起動するセルフリフレッシュ要求を送出する。また、リ
フレッシュ周期要求手段は、電源電圧検出手段で検出さ
れた電源電圧が所定電圧より上昇した際に前記セルフリ
フレッシュ要求を解除する。
前記電源電圧検出手段で検出された電源電圧が所定電圧
より低下した際にバックアップ時の自己リフレッシュを
起動するセルフリフレッシュ要求を送出する。また、リ
フレッシュ周期要求手段は、電源電圧検出手段で検出さ
れた電源電圧が所定電圧より上昇した際に前記セルフリ
フレッシュ要求を解除する。
【００２２】制御手段は、リフレッシュ周期要求手段に
よるセルフリフレッシュ要求の解除に伴い、セルフリフ
レッシュのメモリサイクルが終了した時点で複数の処理
部から前記揮発性メモリへのアクセス要求を許可する。
よるセルフリフレッシュ要求の解除に伴い、セルフリフ
レッシュのメモリサイクルが終了した時点で複数の処理
部から前記揮発性メモリへのアクセス要求を許可する。
【００２３】これにより、ＣＰＵの介在によるプログラ
ム実行に伴なうオーバヘッドがなくなり、正確にかつ高
速に揮発性メモリをデータ保持状態にすることができ
る。
ム実行に伴なうオーバヘッドがなくなり、正確にかつ高
速に揮発性メモリをデータ保持状態にすることができ
る。
【００２４】
【実施例】以下に本発明の実施例を説明する。
【００２５】図１は本実施例のメモリバックアップ制御
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【００２６】同図に示すメモリバックアップ制御装置
は、電源電圧Ｖｃｃを検出するコンパレータからなる電
源電圧検出手段１と、二次電池２、３と、電源電圧検出
手段１からの出力信号（ハイレベル又はロ−レベルのＰ
ＯＷ ＤＷＮ信号）に従って二次電池２、３を直列又は
並列に切り替え接続するリレー回路１４等を含む接続切
り替え手段４と、前記二次電池２、３が二次電池接続部
１６の端子Ｂ1 、Ｂ2 、Ｂ3 、Ｂ4 に並列接続された場
合に電源から前記二次電池２、３へ定電圧を供給する充
電回路５と、前記二次電池２、３が二次電池接続部１７
の端子Ａ1 、Ａ2、Ａ3 、Ａ4 に直列接続された場合に
前記二次電池２、３の直列電圧から揮発性メモリ７のバ
ックアップ電圧を生成するための降圧回路６と、セルフ
リフレッシュ機能付きのメモリである揮発性メモリ（Ｄ
ＲＡＭ）７に対して各種の制御を行う制御手段１５と、
この制御手段１５とアドレスバス、データバスを介して
接続したＣＰＵ処理部８と、前記電源電圧検出手段１で
検出された電源電圧Ｖｃｃが所定電圧より低下した際に
バックアップ時の自己リフレッシュを起動するセルフリ
フレッシュ要求（ＲＥＦ）９ａを送出するとともに、電
源電圧検出手段１で検出された電源電圧が所定電圧より
上昇した際に前記セルフリフレッシュ要求９ａを解除す
るリフレッシュ要求手段としてのリフレッシュ周期発生
回路９とを具備している。
は、電源電圧Ｖｃｃを検出するコンパレータからなる電
源電圧検出手段１と、二次電池２、３と、電源電圧検出
手段１からの出力信号（ハイレベル又はロ−レベルのＰ
ＯＷ ＤＷＮ信号）に従って二次電池２、３を直列又は
並列に切り替え接続するリレー回路１４等を含む接続切
り替え手段４と、前記二次電池２、３が二次電池接続部
１６の端子Ｂ1 、Ｂ2 、Ｂ3 、Ｂ4 に並列接続された場
合に電源から前記二次電池２、３へ定電圧を供給する充
電回路５と、前記二次電池２、３が二次電池接続部１７
の端子Ａ1 、Ａ2、Ａ3 、Ａ4 に直列接続された場合に
前記二次電池２、３の直列電圧から揮発性メモリ７のバ
ックアップ電圧を生成するための降圧回路６と、セルフ
リフレッシュ機能付きのメモリである揮発性メモリ（Ｄ
ＲＡＭ）７に対して各種の制御を行う制御手段１５と、
この制御手段１５とアドレスバス、データバスを介して
接続したＣＰＵ処理部８と、前記電源電圧検出手段１で
検出された電源電圧Ｖｃｃが所定電圧より低下した際に
バックアップ時の自己リフレッシュを起動するセルフリ
フレッシュ要求（ＲＥＦ）９ａを送出するとともに、電
源電圧検出手段１で検出された電源電圧が所定電圧より
上昇した際に前記セルフリフレッシュ要求９ａを解除す
るリフレッシュ要求手段としてのリフレッシュ周期発生
回路９とを具備している。
【００２７】前記制御手段１５は、システム制御部１
０、調停回路１１及びメモリ制御回路１２を具備してい
る。システム制御部１０は、ＣＰＵ処理部８のアドレス
バス、データバスのアドレス信号、データ信号をメモリ
制御部１２からの制御信号により揮発性メモリ７のマル
チプレクストアドレス、データに変換するようになって
いる。
０、調停回路１１及びメモリ制御回路１２を具備してい
る。システム制御部１０は、ＣＰＵ処理部８のアドレス
バス、データバスのアドレス信号、データ信号をメモリ
制御部１２からの制御信号により揮発性メモリ７のマル
チプレクストアドレス、データに変換するようになって
いる。
【００２８】前記ＣＰＵ処理部８は、調停回路１１に対
して書き込み／読み出し信号（ＷＲ、ＲＤ）８ａを送出
するようになっている。
して書き込み／読み出し信号（ＷＲ、ＲＤ）８ａを送出
するようになっている。
【００２９】前記調停回路１１は、リフレッシュ周期発
生回路９からのセルフリフレッシュ要求９ａに応答して
複数の処理部から揮発性メモリ７へのアクセス要求を禁
止するとともに、前記アクセス要求との調停を行い実行
中のメモリサイクルが終了した時点で揮発性メモリ７の
セルフリフレッシュを起動するようになっている。
生回路９からのセルフリフレッシュ要求９ａに応答して
複数の処理部から揮発性メモリ７へのアクセス要求を禁
止するとともに、前記アクセス要求との調停を行い実行
中のメモリサイクルが終了した時点で揮発性メモリ７の
セルフリフレッシュを起動するようになっている。
【００３０】また、前記調停回路１１は、システム制御
部１０にシステム識別信号１１ａを送出するようになっ
ている。さらに、メモリ制御回路１２は、調停回路１１
からのアクセス識別信号１１ａに従って揮発性メモリ７
に対して各種アクセスサイクルで規定される制御信号
（ＲＡＳ、ＣＡＳ）１２ａのタイミング生成を行なうよ
うになっている。
部１０にシステム識別信号１１ａを送出するようになっ
ている。さらに、メモリ制御回路１２は、調停回路１１
からのアクセス識別信号１１ａに従って揮発性メモリ７
に対して各種アクセスサイクルで規定される制御信号
（ＲＡＳ、ＣＡＳ）１２ａのタイミング生成を行なうよ
うになっている。
【００３１】図２は図１のメモリバックアップ制御装置
の二次電池２、３の切り替え動作を示す状態図である。
の二次電池２、３の切り替え動作を示す状態図である。
【００３２】図２の左欄及び右欄は、前記リレー回路１
４の動作で、二次電池２、３を各々端子Ｂ1 、Ｂ2 、端
子Ｂ3 、Ｂ4 に接続した例を、図２の中欄は二次電池
２、３を各々端子Ａ1 、Ａ2 、端子Ａ3 、Ａ4 に接続し
た例を示すものである。
４の動作で、二次電池２、３を各々端子Ｂ1 、Ｂ2 、端
子Ｂ3 、Ｂ4 に接続した例を、図２の中欄は二次電池
２、３を各々端子Ａ1 、Ａ2 、端子Ａ3 、Ａ4 に接続し
た例を示すものである。
【００３３】次に、図３、図４をも参照してメモリバッ
クアップ制御装置の動作を説明する。
クアップ制御装置の動作を説明する。
【００３４】図３に示すように、通常動作時には電源か
ら電源電圧Ｖｃｃとして＋５Ｖが安定に供給されている
ので、電源電圧検出手段１の出力信号（ＰＯＷＤＷＮ）
１ａはハイレベルである。この出力信号１ａの入力で接
続切替手段４内のリレー回路１４はＢ側に駆動された状
態にあり、二次電池２、３は図２の左欄又は右欄に示す
状態になり前記接続端子部１６において充電回路５と並
列に接続される。
ら電源電圧Ｖｃｃとして＋５Ｖが安定に供給されている
ので、電源電圧検出手段１の出力信号（ＰＯＷＤＷＮ）
１ａはハイレベルである。この出力信号１ａの入力で接
続切替手段４内のリレー回路１４はＢ側に駆動された状
態にあり、二次電池２、３は図２の左欄又は右欄に示す
状態になり前記接続端子部１６において充電回路５と並
列に接続される。
【００３５】このとき、電源から充電回路５を介して二
次電池２、３への充電が行われる。
次電池２、３への充電が行われる。
【００３６】次に、電源電圧がオフする際に、電源電圧
Ｖｃｃが＋５Ｖから所定電圧（図３に示すＶＣＣ1 ）よ
り低下すると、電源電圧検出手段１の出力信号１ａはロ
−レベルに立ち下がり、該出力信号１ａの入力で接続切
替え手段４内のリレー回路１４はＡ側に駆動され、二次
電池２、３は図２の中欄に示す状態になり、前記接続端
子部１７において降圧回路６と直列に接続される。この
とき、二次電池２、３の直列電圧は降圧回路６を介して
バックアップ電源として揮発性メモリ７へ供給される。
Ｖｃｃが＋５Ｖから所定電圧（図３に示すＶＣＣ1 ）よ
り低下すると、電源電圧検出手段１の出力信号１ａはロ
−レベルに立ち下がり、該出力信号１ａの入力で接続切
替え手段４内のリレー回路１４はＡ側に駆動され、二次
電池２、３は図２の中欄に示す状態になり、前記接続端
子部１７において降圧回路６と直列に接続される。この
とき、二次電池２、３の直列電圧は降圧回路６を介して
バックアップ電源として揮発性メモリ７へ供給される。
【００３７】また、電源立ち上げ時に電源電圧Ｖｃｃが
０Ｖから所定電圧（ＶＣＣ2 ）より上昇すると、電源電
圧検出手段１の出力信号１ａは図３に示すように、ハイ
レベルに立ち上がり、該出力信号１ａの入力で接続切替
え手段４内のリレー回路１４はＢ側に駆動され、二次電
池２、３の接続は並列に切り替わる。
０Ｖから所定電圧（ＶＣＣ2 ）より上昇すると、電源電
圧検出手段１の出力信号１ａは図３に示すように、ハイ
レベルに立ち上がり、該出力信号１ａの入力で接続切替
え手段４内のリレー回路１４はＢ側に駆動され、二次電
池２、３の接続は並列に切り替わる。
【００３８】従って、前記通常動作時と同様にして電源
から充電回路５を介して二次電池２、３への充電が行わ
れる。
から充電回路５を介して二次電池２、３への充電が行わ
れる。
【００３９】尚、前記出力信号１ａの出力が、電源電圧
Ｖｃｃの立ち下がりと立ち上がりとでＶＣＣ1 、ＶＣＣ
2 のように異なっているのは、電源電圧検出手段１を構
成するコンパレータのヒステリシス特性の存在によるも
のである。
Ｖｃｃの立ち下がりと立ち上がりとでＶＣＣ1 、ＶＣＣ
2 のように異なっているのは、電源電圧検出手段１を構
成するコンパレータのヒステリシス特性の存在によるも
のである。
【００４０】図４は前記揮発性メモリ７のアクセス制御
を示すタイミングチャートである。
を示すタイミングチャートである。
【００４１】図１及び図４を参照して、揮発性メモリ７
の制御について説明する。
の制御について説明する。
【００４２】図４に示す状態１は、前記ＣＰＵ処理部８
によるデータ書き込み／読み出し信号（ＷＲ、ＲＤ）８
ａだけが発生した場合で、調停回路１１は該書き込み／
読み出し信号（ＷＲ、ＲＤ）８ａを受け付けて揮発性メ
モリ７へ書き込み／読み出しを指示するアクセス識別信
号１１ａをメモリ制御回路１２に出力する。メモリ制御
回路１２はこのアクセス識別信号１１ａに従って、揮発
性メモリ７の書き込み／読み出しサイクルで規定された
タイミングで制御信号１２ａ（ＲＡＳ、ＣＡＳ）を出力
する。
によるデータ書き込み／読み出し信号（ＷＲ、ＲＤ）８
ａだけが発生した場合で、調停回路１１は該書き込み／
読み出し信号（ＷＲ、ＲＤ）８ａを受け付けて揮発性メ
モリ７へ書き込み／読み出しを指示するアクセス識別信
号１１ａをメモリ制御回路１２に出力する。メモリ制御
回路１２はこのアクセス識別信号１１ａに従って、揮発
性メモリ７の書き込み／読み出しサイクルで規定された
タイミングで制御信号１２ａ（ＲＡＳ、ＣＡＳ）を出力
する。
【００４３】図４の状態２は、リフレッシュ要求信号
（ＲＥＦ）９ａが発生した場合であり、調停回路１１は
リフレッシュ要求信号９ａを受け付けて揮発性メモリ７
のリフレッシュを指示するアクセス識別信号１１ａをメ
モリ制御回路１２に出力する。メモリ制御回路１２はこ
のアクセス識別信号１１ａに従って、揮発性メモリ７の
リフレッシュサイクルで規定されたタイミングで制御信
号（ＲＡＳ、ＣＡＳ）１２ａを出力する。
（ＲＥＦ）９ａが発生した場合であり、調停回路１１は
リフレッシュ要求信号９ａを受け付けて揮発性メモリ７
のリフレッシュを指示するアクセス識別信号１１ａをメ
モリ制御回路１２に出力する。メモリ制御回路１２はこ
のアクセス識別信号１１ａに従って、揮発性メモリ７の
リフレッシュサイクルで規定されたタイミングで制御信
号（ＲＡＳ、ＣＡＳ）１２ａを出力する。
【００４４】図４の状態３は、データ書き込み／読み出
し信号（ＷＲ、ＲＤ）８ａが発生している最中に、電源
がオフされ電源電圧検出手段１の出力信号１ａがロ−レ
ベルで出力された場合であり、調停回路１１は信号の発
生順序および優先度を条件にしてアクセス識別信号１１
ａを制御する。
し信号（ＷＲ、ＲＤ）８ａが発生している最中に、電源
がオフされ電源電圧検出手段１の出力信号１ａがロ−レ
ベルで出力された場合であり、調停回路１１は信号の発
生順序および優先度を条件にしてアクセス識別信号１１
ａを制御する。
【００４５】この場合では調停回路１１はまずデータ書
き込み／読み出し信号（ＷＲ、ＲＤ）を優先して受け付
ける。また、並行して、前記書き込み／読み出しが続け
て行われない様にするための前記出力信号１ａに応答し
てデータ書き込み／読み出し信号（ＷＲ、ＲＤ）のマス
クが行われる。そして、図４の状態１のときと同様にデ
ータの書き込み／読み出しサイクルを実行した後、出力
信号１ａを受け付けてメモリのセルフリフレッシュを指
示するアクセス識別信号１１ａをメモリ制御回路１２に
出力する。メモリ制御回路１２はこのアクセス識別信号
１１ａに従って、揮発性メモリ７のセルフリフレッシュ
サイクルで規定されたタイミングで制御信号（ＲＡＳ、
ＣＡＳ）１２ａを出力する。
き込み／読み出し信号（ＷＲ、ＲＤ）を優先して受け付
ける。また、並行して、前記書き込み／読み出しが続け
て行われない様にするための前記出力信号１ａに応答し
てデータ書き込み／読み出し信号（ＷＲ、ＲＤ）のマス
クが行われる。そして、図４の状態１のときと同様にデ
ータの書き込み／読み出しサイクルを実行した後、出力
信号１ａを受け付けてメモリのセルフリフレッシュを指
示するアクセス識別信号１１ａをメモリ制御回路１２に
出力する。メモリ制御回路１２はこのアクセス識別信号
１１ａに従って、揮発性メモリ７のセルフリフレッシュ
サイクルで規定されたタイミングで制御信号（ＲＡＳ、
ＣＡＳ）１２ａを出力する。
【００４６】図４の状態４は、電源電圧投入時の立ち上
がりで電源電圧検出手段１のＰＯＷＤＷＮ信号１ａがハ
イレベルで出力された場合であり、調停回路１１はＰＯ
ＷＤＷＮ信号１ａの解除を受け付けて揮発性メモリ７の
セルフリフレッシュサイクルの終了を指示するアクセス
識別信号１１ａをメモリ制御回路１２に出力する。メモ
リ制御回路１２はこのアクセス識別信号１１ａに従っ
て、揮発性メモリ７のセルフリフレッシュサイクルの終
了で規定されたタイミングで制御信号（ＲＡＳ、ＣＡ
Ｓ）１２ａを出力する。
がりで電源電圧検出手段１のＰＯＷＤＷＮ信号１ａがハ
イレベルで出力された場合であり、調停回路１１はＰＯ
ＷＤＷＮ信号１ａの解除を受け付けて揮発性メモリ７の
セルフリフレッシュサイクルの終了を指示するアクセス
識別信号１１ａをメモリ制御回路１２に出力する。メモ
リ制御回路１２はこのアクセス識別信号１１ａに従っ
て、揮発性メモリ７のセルフリフレッシュサイクルの終
了で規定されたタイミングで制御信号（ＲＡＳ、ＣＡ
Ｓ）１２ａを出力する。
【００４７】以上説明した本実施例装置によれば、二次
電池２、３を二個用いてメモリバックアップ電源を供給
し制御する場合において、電源オン時には二次電池２、
３が並列に接続されており、揮発性メモリ７を含む装置
と同一電源から充電回路５の充電を行うことが可能であ
り、充電用の電源を別に設ける必要がなくなる。
電池２、３を二個用いてメモリバックアップ電源を供給
し制御する場合において、電源オン時には二次電池２、
３が並列に接続されており、揮発性メモリ７を含む装置
と同一電源から充電回路５の充電を行うことが可能であ
り、充電用の電源を別に設ける必要がなくなる。
【００４８】また、二次電池２、３を直列に接続し降圧
回路６を介してバックアップ電源を供給することで、回
路を構成する部品数が減少し、かつ低損失のメモリバッ
クアップ制御装置を構成することができる。
回路６を介してバックアップ電源を供給することで、回
路を構成する部品数が減少し、かつ低損失のメモリバッ
クアップ制御装置を構成することができる。
【００４９】さらに、メモリ制御回路１２の制御で、揮
発性メモリ７の書き込み／読み出しタイミングを生成し
て動作を切り替えるので、データ書き込み／読み出しサ
イクルの途中で出力信号１ａが発生した場合でもデータ
の書き込み／読み出しサイクルを正常に終了しないまま
強制的にサイクルシーケンスを変えるということがなく
データの破壊を防ぐことができる。また、ＣＰＵの介在
によるプログラム実行に伴なうオーバ−ヘッドがないの
で、正確にかつ高速に揮発性メモリ７をデータ保持状態
にすることができる。
発性メモリ７の書き込み／読み出しタイミングを生成し
て動作を切り替えるので、データ書き込み／読み出しサ
イクルの途中で出力信号１ａが発生した場合でもデータ
の書き込み／読み出しサイクルを正常に終了しないまま
強制的にサイクルシーケンスを変えるということがなく
データの破壊を防ぐことができる。また、ＣＰＵの介在
によるプログラム実行に伴なうオーバ−ヘッドがないの
で、正確にかつ高速に揮発性メモリ７をデータ保持状態
にすることができる。
【００５０】
【発明の効果】請求項１記載の発明によれば、充電用の
電源を別に設ける必要がなくなるとともに、電源電圧が
所定電圧以下に低下したときには前記二次電池、降圧回
路を介して前記メモリへのバックアップを確実に行うこ
とができるメモリバックアップ制御装置を提供すること
ができる。
電源を別に設ける必要がなくなるとともに、電源電圧が
所定電圧以下に低下したときには前記二次電池、降圧回
路を介して前記メモリへのバックアップを確実に行うこ
とができるメモリバックアップ制御装置を提供すること
ができる。
【００５１】請求項２記載の発明によれば、電源電圧が
所定電圧より低下した際でも、データの書き込み／読み
出しサイクルを正常に終了しないまま強制的にサイクル
シーケンスを変えることがなくなり、データの破壊を防
ぐことができるメモリバックアップ制御装置を提供する
ことができる。
所定電圧より低下した際でも、データの書き込み／読み
出しサイクルを正常に終了しないまま強制的にサイクル
シーケンスを変えることがなくなり、データの破壊を防
ぐことができるメモリバックアップ制御装置を提供する
ことができる。
【００５２】請求項３記載の発明によれば、ＣＰＵの介
在によるプログラム実行に伴なうオーバーヘッドがなく
なり、正確にかつ高速に揮発性メモリをデータ保持状態
にすることができるメモリバックアップ制御装置を提供
することができる。
在によるプログラム実行に伴なうオーバーヘッドがなく
なり、正確にかつ高速に揮発性メモリをデータ保持状態
にすることができるメモリバックアップ制御装置を提供
することができる。
【図１】本発明のメモリバックアップ制御装置の実施例
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図２】本実施例の二次電池の切り替え状態を示す状態
図である。
図である。
【図３】本実施例の電源電圧変化と、電源電圧検出手段
の出力信号との関係を示すタイミングチャートである。
の出力信号との関係を示すタイミングチャートである。
【図４】本実施例の揮発性メモリのアクセス制御を示す
タイミングチャートである。
タイミングチャートである。
１ 電源電圧検出手段 ２、３ 二次電池 ４ 接続切替え手段 ５ 充電回路 ６ 降圧回路 ７ 揮発性メモリ ９ リフレッシュ周期発生回路 １１ 調停回路 １２ メモリ制御回路 １５ 制御手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｊ 9/06 ５０３ Ａ
Claims (3)
- 【請求項１】 メモリと、少なくとも二個の二次電池
と、この装置の電源電圧を検出する電源電圧検出手段
と、この電源電圧検出手段により検出された電源電圧が
所定電圧以上のときには前記二次電池を並列に接続して
充電を行い、所定電圧以下のときには前記二次電池を直
列に接続し降圧回路を介して前記メモリへのバックアッ
プ電源を供給する接続切替え手段とを有することを特徴
とするメモリバックアップ制御装置。 - 【請求項２】 自己リフレッシュすることによりデータ
を保持するセルフリフレッシュ機能を有する揮発性メモ
リと、少なくとも二個の二次電池と、この装置の電源電
圧を検出する電源電圧検出手段と、この電源電圧検出手
段により検出された電源電圧が所定電圧以上のときには
前記二次電池を並列に接続して充電を行い、所定電圧以
下のときには前記二次電池を直列に接続し降圧回路を介
して前記揮発性メモリへのバックアップ電源を供給する
接続切替え手段と、前記電源電圧検出手段で検出された
電源電圧が所定電圧より低下した際にバックアップ時の
自己リフレッシュを起動するセルフリフレッシュ要求を
送出するリフレッシュ周期要求手段と、このリフレッシ
ュ周期要求手段からのセルフリフレッシュ要求に応答し
て複数の処理部から該揮発性メモリへのアクセス要求を
禁止するとともに、前記アクセス要求との調停を行い実
行中のメモリサイクルが終了した時点で揮発性メモリの
セルフリフレッシュを起動する制御手段とを有すること
を特徴とするメモリバックアップ制御装置。 - 【請求項３】 自己リフレッシュすることによりデータ
を保持するセルフリフレッシュ機能を有する揮発性メモ
リと、少なくとも二個の二次電池と、この装置の電源電
圧を検出する電源電圧検出手段と、この電源電圧検出手
段により検出された電源電圧が所定電圧以上のときには
前記二次電池を並列に接続して充電を行い、所定電圧以
下のときには前記二次電池を直列に接続し降圧回路を介
して前記揮発性メモリへのバックアップ電源を供給する
接続切替え手段と、前記電源電圧検出手段で検出された
電源電圧が所定電圧より低下した際にバックアップ時の
自己リフレッシュを起動するセルフリフレッシュ要求を
送出するとともに電源電圧検出手段で検出された電源電
圧が所定電圧より上昇した際に前記セルフリフレッシュ
要求を解除するリフレッシュ周期要求手段と、このリフ
レッシュ周期要求手段によるセルフリフレッシュ要求の
解除に伴ないセルフリフレッシュのメモリサイクルが終
了した時点で複数の処理部から前記揮発性メモリへのア
クセス要求を許可する制御手段とを有することを特徴と
するメモリバックアップ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300319A JPH08140287A (ja) | 1994-11-09 | 1994-11-09 | メモリバックアップ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300319A JPH08140287A (ja) | 1994-11-09 | 1994-11-09 | メモリバックアップ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08140287A true JPH08140287A (ja) | 1996-05-31 |
Family
ID=17883357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300319A Pending JPH08140287A (ja) | 1994-11-09 | 1994-11-09 | メモリバックアップ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08140287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253276B2 (en) | 2006-05-16 | 2012-08-28 | Ricoh Company, Ltd. | Power supply device, method thereof, and image forming device |
| WO2018191148A1 (en) * | 2017-04-09 | 2018-10-18 | Nantenergy, Inc. | Fast switching back-up power supply system employing rechargeable electrochemical cells |
| US12476479B2 (en) | 2016-09-15 | 2025-11-18 | Form Energy, Inc. | Hybrid battery system |
-
1994
- 1994-11-09 JP JP6300319A patent/JPH08140287A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253276B2 (en) | 2006-05-16 | 2012-08-28 | Ricoh Company, Ltd. | Power supply device, method thereof, and image forming device |
| US12476479B2 (en) | 2016-09-15 | 2025-11-18 | Form Energy, Inc. | Hybrid battery system |
| WO2018191148A1 (en) * | 2017-04-09 | 2018-10-18 | Nantenergy, Inc. | Fast switching back-up power supply system employing rechargeable electrochemical cells |
| JP2020512793A (ja) * | 2017-04-09 | 2020-04-23 | ナントエナジー，インク． | 再充電可能電気化学セルを使用した高速切り替えバックアップ電力供給システム |
| US10644537B2 (en) | 2017-04-09 | 2020-05-05 | Nantenergy, Inc. | Fast switching back-up power supply system employing rechargeable electrochemical cells |
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