CS238740B1 - Connection of peripheral devices control unit - Google Patents
Connection of peripheral devices control unit Download PDFInfo
- Publication number
- CS238740B1 CS238740B1 CS843631A CS363184A CS238740B1 CS 238740 B1 CS238740 B1 CS 238740B1 CS 843631 A CS843631 A CS 843631A CS 363184 A CS363184 A CS 363184A CS 238740 B1 CS238740 B1 CS 238740B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- inverting
- type
- circuit
- Prior art date
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
Zapojeni řídicí jednotky periferních zařízení pro výpočetní prostředky malého rozsahu, zejména stolní počítače a inte-. ligentní terminály. Řídicí jednotka umožňuje jednoduchou a rychlou adaptaci výpočetního systému pro většinu typu periferních zařízení, pracujících s osmibitovým datovým slovem v protokolu "DOTAZ - ODPOVED" včetně zařízení, která odpovídají normativnímu materiálu SMEP NM 29-80 "Integrace pro radiální připojení zařízení s paralelním přenosem informace - IRPR". Požadovaný způsob činnosti řídicí jednotky podle vynálezu se volí podle typu periferního zařízení propojkami v připojovacím kabelu periferie bez nutnosti zásahu do vnitřních obvodů řídicí jednotky nebo do programového vybavení spolupracujícího stolního počítače nebo Inteligentního termináluConnection of the control unit of peripheral devices for small-scale computing devices, especially desktop computers and intelligent terminals. The control unit enables simple and quick adaptation of the computing system for most types of peripheral devices operating with an eight-bit data word in the "QUESTION - ANSWER" protocol, including devices that comply with the normative material SMEP NM 29-80 "Integration for radial connection of devices with parallel information transmission - IRPR". The required mode of operation of the control unit according to the invention is selected according to the type of peripheral device by jumpers in the peripheral connection cable without the need to intervene in the internal circuits of the control unit or in the software of the cooperating desktop computer or Intelligent Terminal
Description
Vynález se týká zapojení řídicí jednotky periferních zařízení, určené především pro výpočetní prostředky malého rozsahu, zejména stolní počítače a inteligentní terminály.BACKGROUND OF THE INVENTION The invention relates to the connection of a control unit for peripheral devices intended primarily for small-scale computing devices, in particular desktops and intelligent terminals.
Řídicí jednotky periferních zařízeni zajištují styk počítače nebo inteligentního terminálu s připojenými periferními zařízeními. Známá zapojení řídicích jednotek jsou obvykle konstruována pro jeden nebo pro značně omezený počet typů periferních zařízení, přičemž činnost řídicí jednotky je zpravidla vázána na zvláětní obslužný program zpracovaný pro každý typ periferního zařízení. Některé řídicí jednotky dovolují pouze částečné přizpůsobení typu periferního zařízení změnou v zapojení vnitřních obvodů. Za těchto okolností přináší požadavek na častou změnu konfigurace perifeních zařízení, obvyklý při využívání stolních počítačů nebo inteligentních terminálů, zvýšeně nároky na jejich technické i programové vybavení a současně ztěžuje obsluhu výpočetního systému.Peripheral device controllers ensure that the computer or intelligent terminal contacts the peripheral devices. Known connections of control units are usually designed for one or a very limited number of types of peripheral devices, the operation of the control unit being generally tied to a specific utility program processed for each type of peripheral device. Some controllers allow only a partial adaptation of the peripheral device type by changing the internal circuitry. Under these circumstances, the requirement to change the configuration of peripheral devices, which is common when using desktops or intelligent terminals, often increases the demands on their hardware and software, while making it difficult to operate the computing system.
Uvedené nevýhody odstraňuje zapojení řídicí jednotky periferních zařízeni podle vynálezu, jehož podstata spočívá v tom, že skupina datových vstupů neinvertujícího třístavového budiče obousměrné datové sběrnice je připojena na skupinu datových vstupů invertujicího třístavového budiče obousměrné datové sběrnice a tvoří současně první skupinu datových vstupů zapojení. Skupina datových výstupů neinvertujícího třístavového budiče obousměrné datové sběrnice je připojena na skupinu datových výstupů invertujicího třístavového.budiče obousměrné datové sběrnice a tvoří současně první skupinu datových výstupů zapojení. První datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na první datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na první datový vstup a výstup programovatelného řadiče periferie a současně přes první odpor na kladnou svorku nevyznačeného zdroje napájecího napětí.These disadvantages are overcome by the wiring of the peripheral device control unit according to the invention, which is characterized in that the data input group of the non-inverting bidirectional data bus driver is connected to the data input group of the inverting bidirectional data bus driver. The data output group of the non-inverting bidirectional three-way bus driver is coupled to the data output group of the inverting bidirectional data bus driver and simultaneously constitutes the first wiring data output group. The first data input and output of the inverting bidirectional data bus driver is connected to the first data input and output of the non-inverting bidirectional data bus driver, to the first data input and output of the programmable peripheral controller and simultaneously through the first resistor to the positive terminal of the unmarked power supply.
Druhý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na druhý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na druhý datový vstup a výstup programovatelného řadiče periferie, na výstup druhého neinvertujícího spínače s otevřeným kolektorem a současně přes druhý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Třetí datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na třetí datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na třetí datový vstup a výstup programovatelného řadiče periferie a současně přes třetí odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Čtvrtý datový vstup a výstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na čtvrtý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na čtvrtý datový vstup a výstup programovatelného řadiče periferie a současně přes čtvrtý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Pátý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na pátý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na pátý datový vstup a výstup programovatelného řadiče periferie a současně přes pátý odpor na kladnou svorku nevyznačeného zdroje napáj.ecího napětí. Šestý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na šestý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na šestý datový vstup a výstup programovatelného řadiče periferie a současně přes šestý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Sedmý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připoj.en na sedmý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na sedmý datový vstup a výstup programovatelné ho řadiče periferie, na výstup prvního neinvertujícího spínače s otevřeným kolektorem a současně přes sedmý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Osmý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na osmý datový vetup a výstup neinvertujícího třístavového budiče obousměrná datové, sběrnice, na osmý datový vstup a výstup programovatelného řadiče periferie a současně přes osutý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Výběrový vstup neinvertujíeího třístavového budiče obousměrné datové sběrnice je připojen na výstup prvního třívstupového obvodu typu negace logického součinu, zatímco řídicí vstup neinvertujicího třístavového budiče obousměrné datové sběrnice je připojen na výstup Šestého invertoru. Výběrový vstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na výstup druhého třívstupového obvodu typu negace logického součinu, zatímco řídicí vstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na výstup sedmého invertoru. Skupina datových výstupů programovatelného řadiče periferie tvoří současně druhou skupinu datových výstupů zapojení. Skupina datových vstupů programovatelného řadiče periferie tvoří současně druhou skupinu datových vstupů zapojení. Čtecí vstup programovatelného řadiče periferie je připojen na výstup prvního dvouvstupového obvodu typu negace logického součinu, jehož první vstup je připojen na výstup třetího dvouvstupového obvodu typu negace logického součtu a současně na vstup druhého invertoru, na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu a na druhý vstup šestého dvouvstupového obvodu typu negace logického součinu.The second data input and output of the inverting bidirectional three-way bus driver is connected to the second data input and output of the non-inverting bidirectional data bus exciter, the second data input and output of the programmable peripheral controller, the second non-inverting open collector switch the positive terminal of the unmarked power supply. The third data input and output of the inverting bidirectional data bus driver is connected to the third data input and output of the non-inverting bidirectional data bus driver, to the third data input and output of the programmable peripheral controller and simultaneously via a third resistor to the positive terminal of the unmarked power supply. The fourth data input and output of the inverting bidirectional data bus driver is connected to the fourth data input and output of the non-inverting bidirectional data bus driver, to the fourth data input and output of the programmable peripheral controller and simultaneously through the fourth resistor to the positive terminal of the unmarked power supply. The fifth data input and output of the inverting bidirectional data bus driver is connected to the fifth data input and output of the non-inverting bidirectional data bus driver, to the fifth data input and output of the programmable peripheral controller and simultaneously via the fifth resistor to the positive terminal of the unmarked power supply. The sixth data input and output of the inverting bidirectional data bus driver is connected to the sixth data input and output of the non-inverting bidirectional data bus driver, to the sixth data input and output of the programmable peripheral controller and simultaneously via the sixth resistor to the positive terminal of the unmarked power supply. The seventh data input and output of an inverting bidirectional data bus driver is connected to the seventh data input and output of a non-inverting bidirectional data bus driver, to the seventh data input and output of a programmable peripheral controller, to the first non-inverting open collector switch seventh resistance to the positive terminal of an unmarked power supply. The eighth data input and output of the inverting bi-directional data bus driver is connected to the eighth data input and output of the non-inverting bidirectional data bus driver, the eighth data input and output of the programmable peripheral controller and simultaneously through the resistor. The non-inverting bidirectional bidirectional data bus driver input input is connected to the output of the first three-input logic negation type circuit, while the non-inverting bidirectional bidirectional data driver driver input input is connected to the output of the Sixth Inverter. The inverting bidirectional bidirectional fieldbus driver input input is connected to the output of a second three-input logic negation circuit, while the inverting bidirectional bidirectional fieldbus driver input input is connected to the output of the seventh inverter. The group of data outputs of the programmable peripheral controller also forms the second group of wiring data outputs. The group of data inputs of the programmable peripheral controller also forms the second group of wiring data inputs. The programmable peripheral controller read input is connected to the output of the first two-input logic product negation circuit, the first input of which is connected to the output of the third two-input logic sum negation circuit, and to the second inverter input. the second input of the sixth two-input logic product negation circuit.
Na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu je připojen nulový výstup klopného obvodu typu R-S, vstup třetího neinvertujícího spínače s otevřeným kolektorem a druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu. Zapisovací vstup programovatelného řadiče periferie je připojen na výstup prvního dvouvstupového obvodu typu negace logického součtu, jehož první vstup je připojen na jedničkový výstup monostabilního klopného obvodu se Schmittóvým klopným obvodem a jehož druhý vstup je připojen na výstup pátého obvodu typu negace logického součtu. První výběrový vstup programovatelného řadiče periferie je připojen na výstup druhého dvouvstupového obvodu typu negace logického součinu, jehož první vstup je připojen na výstup třetího invertoru, na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu a současně na první vstup jednáctého dvouvstupového obvodu typu negace logického součinu. Druhý vstup druhého dvouvstupového obvodu typu negace logického součinu je připojen na vstup druhého neinvertujicího spínače s otevřeným kolektorem, na vstup prvního neinvertujícího spínače s otevřeným kolektorem, na vstup prvního invertoru a tvoří současné první nastavovací vstup zapojeni. Druhy výběrový vstup programovatelného řadiče periferie je připojen na výstup prvního invertoru, na vstup neinvertujicího zpožďovacího členu, na druhý vstup druhého dvouvstupového obvodu typu negace logického součtu, na druhý vstup třecího dvouvstupového obvodu typu negace logického součtu a současné na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součtu. První potvrzovací vstup programovatelného řadiče periferie je připojen na výstup šestého neinvertujicího dvouvstupového obvodu typu výhradní logický součet a současně na druhý vstup druhého čtyřvstupového obvodu typu negace logického součinu. První potvrzovací výstup programovatelného řadiče periferie je připojen na první vstup pátého neinvertujicího dvouvstupového obvodu typu výhradní logický součet a současně na první vstup druhého čtyřvstupového obvodu typu negace logického součinu. Druhý potvrzovací výstup programovatelného řadiče periferie je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součtu. Druhý potvrzovací vstup programovatelného řadiče periferie je připojen na nulový výstup prvního klopného obvodu typu D. Výstup neinvertujicího zpožďovacího členu je připojen na spuštěcí vstup monostabilního klopného obvodu se Schmittóvým klopným obvodem. Výstup druhého dvouvstupového obvodu typu negace logického součtu Je připojen na vstup čtvrtého invertoru a současné na nulovací vstup prvního klopného obvodu typu D.The second input of the first 2-input logic product negation circuit is connected to the zero output of the R-S flip-flop, the input of the third non-inverting open collector switch and the second input of the first 4-input logic product negation circuit. The programmable peripheral controller write input is connected to the output of the first two-input logical-sum negation circuit, the first input of which is connected to the one output of a monostable flip-flop with Schmitt's flip-flop and whose second input is connected to the output of the fifth logic sum negation. The first selectable input of the programmable peripheral controller is connected to the output of the second two-input logic product negation circuit, the first input of which is connected to the third inverter output, the second input of the third two-input logic product negation circuit and simultaneously . The second input of the second two-input logic product negation circuit is connected to the input of the second non-inverting open-collector switch, to the input of the first non-inverting open-collector switch, to the first inverter input, and forms the current first set-up input wiring. The second selectable input of the programmable peripheral controller is connected to the output of the first inverter, to the input of the non-inverting delay element, to the second input of the second two-input logic sum negation circuit, to the second input of the two-input logical sum negation logical sum. The first acknowledgment input of the programmable peripheral controller is connected to the output of the sixth non-inverting two-input exclusive-type logic circuit and at the same time to the second input of the second four-input logic-type negation circuit. The first acknowledgment output of the programmable peripheral controller is connected to the first input of the fifth non-inverting two-input exclusive-type logic circuit and at the same time to the first input of the second four-input logic-type negation circuit. The second acknowledgment output of the programmable peripheral controller is connected to the first input of the second two-input logic sum negation circuit. The second acknowledgment input of the programmable peripheral controller is connected to the zero output of the first D-type flip-flop. The output of the non-inverting delay member is connected to the trigger input of a monostable flip-flop with a Schmitt flip-flop. Output of the second two-input logic sum negation circuit Is connected to the input of the fourth inverter and simultaneously to the reset input of the first D-type flip-flop.
výstup čtvrtého invertoru je připojen na druhý vstup jedenáctého dvouvstupového obvodu typu negace logického součinu. Výstup druhého invertoru je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu. Výstup čtvrtého dvouvstupového obvodu typu negace logického součtu je připojen na vstup třetího invertoru, na druhý vstup sedmého dvouvstupového obvodu typu negace logického součinu a současné na druhý vstup osmého dvouvstupového obvodu typu negace logického součinu. Výstup třetího dvouvstupového obvodu typu negace logického součinu. Výstup třetího dvouvstupového obvodu typu negace logického součinu je připojen na třetí vstup prvního třívstupového obvodu typu negace logického součinu a současné na třetí vstup druhého třívstupového obvodu typu negace logického součinu. Výstup pátého invertoru je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součtu, jehož druhý vstup je připojen na prvni vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoři současné řidiči vstup zapojeni.the output of the fourth inverter is connected to the second input of the eleventh two-input logic-type negation circuit. The output of the second inverter is connected to the first input of the third two-input logic product negation circuit. The output of the fourth two-input logical-sum negation circuit is connected to the input of the third inverter, to the second input of the seventh two-input logic-negation circuit and simultaneously to the second input of the eighth two-input logic-negation circuit. Output of the third two-input circuit of the negation of the logical product. The output of the third two-input logic product negation circuit is connected to the third input of the first three-input logic product negation circuit and simultaneously to the third input of the second three-input logic product negation circuit. The output of the fifth inverter is connected to the first input of the fifth two-input logic sum negation circuit, the second input of which is connected to the first input of the fourth two-input logic negation circuit and forms the current driver input wired.
Vstup pátého invertoru je připojen na hodinový vstup třetího klopného obvodu typu D a tvoři současné první spouštěcí vstup zapojeni. Druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na hodinový vstup druhého klopného obvodu typu D a tvoří současné druhý spouštěcí vstup zapojení. Výstup pátého dvouvstupového obvodu typu negace logického součinu je připojen na vstup šestého invertoru, na první vstup druhého třívstupového obvodu typu negace logického součinu a současně na první vstup šestého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na vstup sedmého invertoru a současně na první vstup prvního třívstupového obvodu typu negace logického součinu. Výstup sedmého dvouvstupového obvodu typu negace logického součinu jé připojen na druhý vetup prvního třívstupového obvodu typu negace logického součinu a současně na první vstup osmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup druhého, třívstupového obvodu typu negace logického součinu.The input of the fifth inverter is connected to the clock input of the third flip-flop type D and forms the current first trigger input. The second input of the fourth two-input logic-type negation circuit is connected to the clock input of the second D-type flip-flop and forms a simultaneous second wiring input. The output of the fifth two-input logic product negation circuit is connected to the input of the sixth inverter, to the first input of the second three-input logic product negation circuit, and simultaneously to the first input of the sixth two-input logical product negation circuit. input of the first three-input circuit of the negation of the logic product. The output of the seventh two-input logic product negation circuit is connected to the second input of the first three-input logic product negation circuit and at the same time to the first input of the eighth two-input logic product negation circuit whose output is connected to the second input of the second three-input logic product negation circuit.
První vstup třetího dvouvstupového obvodu typu negace logického součtu tvoří současně první adresovací vstup zapojení. První vstup čtvrtého dvouvstupového obvodu typu negace logického součtu tvoří současně druhý adresovací vstup zapojení. První vstup pátého dvouvstupového obvodu typu negace logického součinu tvoří současně první volicí vstup zapojení. První vstup sedmého dvouvstupového obvodu typu negace logického součinu tvoří současně druhý volicí vstup zapojení. Výstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na nastavovací vstup klopného obvodu typu R - 3, na jehož nulovací vstup je připojen výstup jedenáctého dvouvstupového obvodu typu negace logického součinu. Jedničkový výstup klopného obvodu typu R — S je připojen na vstup čtvrtého neinvertujícího spínače s otevřeným kolektorem, na druhý vstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet a současně na datový vstup prvního klopného obvodu typu D, jehož hodinový vstup je připojen na druhý vstup dvanáctého dvouvstupového obvodu typu negace logického součinu a současně na výstup druhého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně první potvrzovací vstup zapojení, a jehož druhý vstup tvoří současně čtvrtý volicí vstup zapojení. První vstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně třetí volicí vstup zapojení. Výstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně první potvrzovací výstup zapojení.The first input of the third two-input logic sum negation circuit also forms the first address input of the wiring. The first input of the fourth two-input logic sum negation circuit also forms the second address input of the wiring. The first input of the fifth two-input logic product negation circuit simultaneously constitutes the first wiring select input. The first input of the seventh two-input logic product negation circuit also forms the second wiring selection input. The output of the fourth two-input logic product negation circuit is connected to the setting input of the R-3 flip-flop, to whose reset input the output of the eleventh two-input logic product negation circuit is connected. The one output of the R-S flip-flop is connected to the input of the fourth non-inverting open-collector switch, to the second input of the first non-inverting dual-input double-input circuit, and simultaneously to the data input of the first type D flip-flop. a two-input logic-type negation circuit and, at the same time, the output of a second non-inverting two-input circuit of the exclusive logic sum type, the first input of which is the first wiring acknowledgment input and the second input of the fourth wiring selection input. The first input of the first non-inverting dual input circuit of the exclusive logical sum type also constitutes the third wiring select input. The output of the first non-inverting dual input circuit of the exclusive logical sum type also constitutes the first wiring acknowledgment output.
Výstup třetího neinvertujícího spínače s otevřeným kolektorem tvoří současně první ovládací výstup zapojení, zatímco výstup čtvrtého neinvertujícího spínače s otevřeným kolektorem tvoří druhý ovládací výstup zapojení. První vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup dvanáctého dvouvstupového obvodu typu negace logického součinu, jehož první vstup tvoří současně pátý volicí vstup zapojení. Třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup třetího neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří.současně první stavový vstup zapojení a jehož druhý vstup tvoří současně šestý volicí vstup zapojení, čtvr.tý vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup čtvrtého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně druhý stavový vstup zapojeni a jehož druhý vstup tvoří současně sedmý volicí vstup zapojení. Výstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně první stavový výstup zapojení, zatímco výstup pátého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně druhý potvrzovací výstup zapojeni. Druhý vstup pátého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně osmý volicí vstup, zapojení. První vstup šestého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně druhý potvrzovací vstup zapojení. Druhý vstup šestého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně devátý volicí vstup zapojení. Třetí vstup druhého Čtyřvstupového obvodu typu negace logického součinu je připojen na výstup osmého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně čtvrtý stavový vstup zapojení, a jehož druhý vstup tvoří současně jedenáctý volicí vstup zapojení, čtvrtý vstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na výstup sedmého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současné třetí stavový vstup zapojení a jehož druhý vstup tvoří současně desátý volicí vstup zapojení. Výstup druhého ětyřvstupověho obvodu typu negace logického součinu tvoří současně druhý stavový výstup zapojení. Datový vstup druhého klopného obvodu typu D je připojen na datový vstup třetího klopného obvodu typu D a tvoří současně druhý nastavovací vstup zapojení. Jedničkový výstup druhého klopného obvodu typu D tvoří současně třetí stavový výstup zapojení, zatímco jedničkový výstup třetího klopného obvodu typu D tvoří současně čtvrtý stavový výstup zapojení. Nastavovací vstup druhého klopného obvodu typu D a je připojen na nulovací vstup druhého klopného obvodu typu D a současně na nastavovací vstup třetího klopného obvodu typu D, ne nulovací vstup třetího klopného obvodu typu D, na nastavovací vstup prního klopného obvodu typu D a současně na kladnou svorku nevyznačeného zdroje vysoké logické úrovně.The output of the third non-inverting open collector switch simultaneously constitutes the first wiring control output, while the output of the fourth non-inverting open collector switch forms the second wiring control output. The first input of the first four input logic product negation circuit is connected to the output of the twelfth two input logic product negation circuit, the first input of which is simultaneously the fifth wiring select input. The third input of the first four-input logic-type negation circuit is connected to the output of the third non-inverting two-input exclusive-type logic circuit, the first input of which is simultaneously the first wiring state input and the second input simultaneously being the sixth wiring selection input. of the logic product negation type is connected to the output of the fourth non-inverting two-input exclusive logic sum circuit, the first input of which is the second wired state input and the second input of the seventh wiring select input. The output of the first four-input logic product negation circuit simultaneously constitutes the first wiring state output, while the output of the fifth non-inverting two-input exclusive logic sum circuit simultaneously forms the second wiring acknowledgment output. The second input of the fifth non-inverting two-input exclusive-type logic circuit simultaneously constitutes the eighth selection input, the wiring. The first input of the sixth non-inverting two-input exclusive-type logic circuit simultaneously constitutes the second wiring acknowledgment input. The second input of the sixth non-inverting two-input exclusive-type logic circuit simultaneously constitutes the ninth wiring select input. The third input of the second 4-input logic-type negation circuit is connected to the output of the eighth non-inverting 2-input exclusive logical-sum circuit, the first input of which is the fourth wiring state input and the second input of the 11th wiring selection input, the logic product is connected to the output of the seventh non-inverting two-input exclusive-type logic circuit, the first input of which is the current third state input of the wiring and the second input of the tenth select input of the wiring. The output of the second four-input circuit of the negation of the logical product forms simultaneously the second state output of the circuit. The data input of the second D-type flip-flop is connected to the data input of the third D-type flip-flop and simultaneously constitutes the second wiring set-up input. The one output of the second D-type flip-flop simultaneously forms the third wiring state output, while the one output of the third D-type flip-flop forms the fourth wiring state output simultaneously. The second D flip-flop setting input is connected to the second D flip-flop reset input and simultaneously to the third D flip-flop setting input, not to the third D flip-flop reset input, to the D flip-flop setting of the D flip-flop. unlabeled high logic source.
Výhodou zapojení podle vynálezu je schopnost jednoduché a rychlé adaptace pro většinu typů periferních zařízení pracujících a osmibitovým slovem v protokolu DOTAZ —ODPOVĚS včetně těch, která odpovídají normativnímu materiálu SMEP NM 29—80 Interface pro radiální připojení zařízení s paralelním přenosem informace (IRPR). Požadovaný způsob činnosti řídicí jednotky podle vynálezu se předvolí podle typu připojeného periferního zařízení propojkami, zapojenými v připojovacím kabelu periferního zařízení. Zapojení řídicí jednotky periferních zařízení podle vynálezu je připraveno ke spolupráci s daným typem periferního zařízení pouhým připojením příslušného připojovacího kabelu periferního zařízení, bez nutnosti zásahu do vnitřních obvodů zapojení podle vynálezu nebo do programového vybavení připojeného počítače či inteligentního terminálu.The advantage of the wiring according to the invention is the ability to easily and quickly adapt to most types of peripheral devices working with an 8-bit word in the QUESTION-ANSWER protocol, including those that conform to the normative SMEP NM 29-80 Interface for Radial Connection of Parallel Information Transfer Devices (IRPR). The desired mode of operation of the control unit according to the invention is preselected according to the type of peripheral device connected by jumpers connected in the peripheral device connection cable. The wiring of the peripheral device control unit according to the invention is ready to cooperate with a given type of peripheral device by simply connecting the appropriate peripheral device connection cable, without the need to interfere with the internal circuitry of the invention or the software of the connected computer or intelligent terminal.
Příklad zapojení řídicí jednotky periferních zařízení podle vynálezu je schematicky znázorněn na připojených výkresech, na nichž obr. 1a znázorňuje datové sbšmice a programovatelný řadič periferie, obr. 1b řídicí obvody zapojení, obr. 1c řídicí obvody periferních zařízení a obvody předvolby zapojení.An example of a peripheral device control unit according to the invention is shown schematically in the accompanying drawings, in which Fig. 1a shows data buses and a programmable peripheral controller, Fig. 1b circuit control circuits, Fig. 1c peripheral control circuits and circuit preselection circuits.
Zapojení je tvořeno dvšma přenosovými kanály pro připojení jednoho nebo dvou periferních zařízení, přičemž výstupní přenosový kanál je určen k přenosu dat z nevyznačeného počítače do nevyznačeného periferního zařízení a vstupní přenosový kanál je určen k přenosu dat z nevyznačeného periferního zařízení do nevyznačeného počítače. Skupina datových vstupů 103 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice je připojena na skupinu datových vstupů 101 invertujícího třístavového budiče IBS obousměrné datové sběrnice a tvoří současně první skupinu datových vstupů 2 zapojení pro vštup datového slova 2Q až 22 do výstupního přenosového kanálu zapojení. Skupina datových výstupů 102 neinvertujícího třístavového budiče BBS obousměrné datové sběrnice je připojena na skupinu datových výstupů 100 invertujícího třístavového budiče IBS obousměrné datové sběrnice a tvoří současně první skupinu datových výstupů X zapojení pro výstup datového slova ££ až £2 ze vstupního přenosového kanálu zapojení. První datový vstup a výstup 104 invertujícího (třístavového budiče IBS obousměrné datové sběrnice je připojen vedením DO na první datový vstup a výstup .112 neinvestujícího třístavového budiče NBS obousměrné datové sběrnice, na první datový vstup a výstup 120 programovatelného řadiče PŘP periferie a současně přes první odpor ££ na kladnou svorku + nevyznačeného zdroje napájecího napětí. Druhý datový vstup a výstup 105 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením El na druhý datový vstup a výstup 113 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na druhý datový vstup a výstup 121 programovatelného řadiče PŘP periferie, na výstup 143 druhého neinvertujícího spínače NS2 s otevřeným kolektorem a současně přes druhý odpor R2 na kladnou svorku + nevyznačeného zdroje napájecího napětí. Třetí datový vstup a výstup 106 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením £2. na třetí datový vstup a výstup 114 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na třetí datový vstup a výstup 122 programovatelného řadiče PŘP periferie a současně přes třetí odpor na kladnou svorku + nevyznačeného zdroje napájecího napětí. Čtvrtý datový vstup a výstup 107 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením £2 na čtvrtý datový vstup a výstup 115 neinvestujícího třísta238740 vového budiče NBS obousměrné datové sběrnice, na čtvrtý datový vstup a výstup 123 programovatelného řadiče PŘP periferie a současně přes ětvrtý odpor. R4 na kladnou svorku + nevyznaěenáho zdroje napájecího napětí. Pátý datový vstup a výstup 108 invertujícího třístavového budiče IBS obousměrná datové sběrnice je připojen vedením D4 na pátý datový vstup a výstup 116 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na pátý datový vstup a výstup 124 programovatelného řadiče P&P periferie a současně přes pátý odpor β£ na kladnou svorku + nevyznačeného zdroje napájecího napětí. Šestý datový vstup a výstup 109 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením na ěestý datový vstup a výstup 117 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na ěestý datový vstup a výstup 125 programovatelného řadiče periferie a současně přes šestý odpor g£ na kladnou svorku χ nevyznačeného zdroje napájecího napětí. Sedmý datový vstup a výstup 110 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením β£ na sedmý datový vstup a výstup 118 neinvertujícího třístavového budiče obousměrné datové sběrnice, na sedmý datový vstup a výstup 126 programovatelného řadiče PŘP periferie, na výstup 145 prvního neinvertujícího spínače NS1 s otevřeným kolektorem a současně přes sedmý odpor R7 na kladnou svorku + nevyznaěeného zdroje napájecího napětí. Osmý datový vstup a výstup 111 invertujícího třístavového budiče IBS obousměrná datové sběrnice je připojen vedením D7 na osmý datový vstup a výstup 119 neinvertujícího třístavového budiče NBS obousměrná datové sběrnice, na osmý datový vstup a výstup 127 programovatelného řadiče PŘP periferie a současně přes osmý odpor R8 na kladnou svorku + nevyznačeného zdroje napájecího napětí. První odpor Rl až osmý odpor R8 vytváří na vedeních aa až D7 vysokou logickou úroveň v době, kdy invertující třístavový budič IBS obousměrné datové sběrnice a neinvertující třístavový budič NBS obousměrné datové sběrnice se nacházejí ve stavu vysoké impedance. Výstup 145 prvního neinvertujícího spínače ŇS1 s otevřeným kolektorem a výstup 143 druhého neinvertujícího spínače NS2 s otevřeným kolektorem nastaví na vedeních D1 a D6 nízkou logickou úroveň během počátečního nastavení programovatelného řadiče PŘP periferie. Na výběrový vstup 131 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice se přivádí signál CS2 výběru obvodu z výstupu 207 prvního třívstupového obvodu ND9 typu negace logického součinu. Na řídicí vstup 130 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice se přivádí signál DC2 řízení směru přenosu dat z výstupu £21 šestého invertoru IN6. Na 'výběrový vstup 129 invertujícího třístavového budiče IBS obousměrné datové sběrnice se přivádí signál CS1 výběru obvodu z výstupu 211 druhého třívstupového obvodu ŇD10 typu negace logického součinu. Na-řídicí vstup 128 invertujícího třístavového budiče IBS obousměrné datové sběrnice se přivádí signál PCI řízení směru přenosu dat z výstupu 203 sedmého invertoru 1N7. Skupina datových výstupů 132 programovatelného řadiče PŘP periferie tvoří současně druhou skupinu datových výstupů £ zapojení pro výstup datového slova DQQ až D07 z výstupního přenosového kanálu zapojení.The circuitry consists of two transmission channels for connecting one or two peripheral devices, the output transmission channel for transmitting data from the unlabeled computer to the unlabeled peripheral device, and the input transmission channel for transmitting data from the unlabeled peripheral device to the unlabeled computer. The data input group 103 of the non-inverting bidirectional data bus driver NBS is coupled to the data input group 101 of the inverting bidirectional data bus driver IBS and constitutes at the same time the first set of wiring data inputs 2 for inputting data words 20 to 22 into the wiring output transmission channel. The data output group 102 of the non-inverting bidirectional data bus driver BBS is coupled to the data output group 100 of the inverting bidirectional data bus driver IBS and simultaneously constitutes the first wiring data output group X for outputting data words £ to £ 2 from the input wiring input channel. The first data input and output 104 of the inverting (bi-directional bi-directional data bus driver IBS) is connected by the DO line to the first data input and output .112 of the noninvesting bi-directional data bus NBS driver. The second data input and output 105 of the inverting bidirectional three-way fieldbus driver IBS is connected by the E1 line to the second data input and output 113 of the non-inverting bidirectional three-way fieldbus driver NBS, to the second data input and output 121 programmable peripheral controller PRP to output 143 of the second non-inverting NS2 open-collector switch and simultaneously via second resistor R2 to positive terminal + unmarked power supply Third data input and output 106 inverting The two-way bi-directional data bus driver IBS is connected via line 52 to the third data input and output 114 of the non-inverting two-way data bus NBS driver, the third data input and output 122 of the programmable peripheral controller. supply voltage. The fourth data input and output 107 of the inverting bidirectional data bus driver IBS is connected via line 2 to the fourth data input and output 115 of the noninvesting bidirectional data bus driver NBS, to the fourth data input and output 123 of the programmable peripheral controller. . R4 to the positive terminal + of the unmarked power supply. The fifth data input and output 108 of the inverting three-state driver IBS bidirectional data bus is connected via D4 to the fifth data input and output 116 of the non-inverting three-state driver NBS bidirectional data bus, the fifth data input and output 124 of the programmable P&P controller. to the positive terminal + of an unmarked power supply. The sixth data input and output 109 of the inverting three-way bidirectional data bus driver IBS is connected via a line to the sixth data input and output 117 of the non-inverting three-way bidirectional data bus driver NBS, to the sixth data input and output 125 of the programmable peripheral controller. terminal χ of unmarked power supply. The seventh data input and output 110 of the inverting three-way bidirectional data bus driver IBS is coupled via a β £ line to the seventh data input and output 118 of the non-inverting two-way bidirectional data driver driver, the seventh data input and output 126 of the programmable peripheral NS1 with open collector and at the same time through the seventh resistor R7 to the positive terminal + of the unmarked power supply. The eighth data input and output 111 of the inverting three-state driver IBS bidirectional data bus is connected via D7 to the eighth data input and output 119 of the non-inverting three-state driver NBS bidirectional data bus, to the eighth data input and output 127 of the programmable peripheral positive terminal + unmarked power supply. The first resistor R1 to the eighth resistor R8 creates a high logic level on the lines aa to D7 at the time when the inverting bidirectional data bus IBS and the non-inverting bidirectional data bus NBS are in a high impedance state. Output 145 of the first non-inverting open collector switch NS1 and output 143 of the second non-inverting open collector switch NS2 set low logic levels on lines D1 and D6 during the initial setup of the programmable peripheral controller PRP. The selection input 131 of the non-inverting three-state NBS bidirectional data bus driver receives a CS selection signal CS2 from the output 207 of the first three-input logic product negation type ND9. The control input 130 of the non-inverting three-state NBS bidirectional data bus driver is supplied with a direction control signal DC2 from the output 21 of the sixth inverter IN6. The selection input 129 of the inverting three-state bi-directional data bus driver IBS is provided with a circuit selection signal CS1 from the output 211 of the second three-input logic product negation type 10D10. The control input 128 of the inverting three-state bi-directional data bus driver IBS is supplied with the PCI signal of the direction of data transmission from the output 203 of the seventh inverter 17N7. At the same time, the group of data outputs 132 of the programmable peripheral controller PRP forms a second set of wiring data outputs 60 for outputting the data words DQQ-D07 from the wiring output transmission channel.
Skupina datových vstupů 133 programovatelného řadiče PŘP periferie tvoří současně druhou skupinu datových vstupů £ zapojení pro vstup datového slova DIO až DI7 do vstupního přenosového kanálu zapojení. Na čtecí vstup 134 programovatelného řadiče PŘP periferie se přivádí z výstupu 148 prvního dvouvstupového obvodu ND1 typu negace logického součinu povel g£k předání datového slova DIO až Eil vstupního přenosového kanálu na vedení DO až ££.At the same time, the data input group 133 of the programmable peripheral controller PRP forms a second set of wiring data inputs 6 for inputting the data words D10 to DI7 into the input wiring input channel. The read input 134 of the programmable peripheral controller PRP is outputted from the output 148 of the first two-input negation of the logic product type ND by the command g to transmit the data word DIO to Eil of the input transmission channel on the line DO to £.
Na první vstup 146 prvního dvouvstupového obvodu ND1 typu negace logického součinu a současně na vstup 171 druhého invertoru IN2. druhý vstup 189 pátého dvouvstupového obvodu ND5 typu negace logického součinu a na druhý vstup 192 šestého dvouvstupového obvodu ND6 typu negace logického součinu se přivádí signál £1 adresy vstupního přenosového kanálu zapojení z výstupu 166 třetího dvouvstupového obvodu OR3 typu negace logického součtu. Na druhý vstup 147 prvního dvouvstupového obvodu ND1 typu negace· logického součinu a současně na vstup 222 třetího ňeinvertujíciho spínače NS3 s otevřeným kolektorem a na druhý vstup 238 prvního ětyřvstupového obvodu ND13 typu negace logického součinu se přivádí signál BP připravenosti datového slova vstupního přenosového kanálu zapojení z nulového výstupu 221 klopného obvodu typu R-S. Na zapisovací vstup 135 programovatelného řadiče PŘP periferie se přivádí povel 1J[j£ k zapsání a vyslání datového slova DQQ až D07 výstupního přenosového kanálu zapojení z výstupu 15I prvního dvouvstupového obvodu OR1 typu negace logického součtu, na jehož první vstup 149 se přivádí povel ST k zápisu řídicího slova do programovatelného řadiče iAt the first input 146 of the first two-input circuit of the logic product negation type ND1 and at the same time at the input 171 of the second inverter IN2. the second input 189 of the fifth two-input logic product negation circuit ND5 and the second input 192 of the sixth two-input logic product negation circuit ND6 is inputted by the input input channel address signal 61 from the output 166 of the third two-input logic sum negation circuit OR3. The second input 147 of the first two-input circuit of the negation of the logic product type and simultaneously the input 222 of the third non-inverting NS3 open collector switch and the second input 238 of the four-input circuit of the negation of the logic product of the of the RS-232 flip-flop output. The write input 135 of the programmable peripheral controller PRP is commanded to write and transmit the data words DQQ to D07 of the circuit output transmission channel from output 15I of the first two-input logical-sum negation circuit OR1 to which the first input 149 receives the ST command. writing a control word to a programmable controller i
periferie z jedničkového výstupu χ££ monostabilního klopného obvodu se Schmittovým klopným obvodem a na druhý vstup ±2S. se přivádí výkonný povel z výstupu 184 pátého obvodu typu negace logického součtu. Na první výběrový vstup 136 programovatelného řadiče periferie se přivádí první bit Afi kódu volby přenosového kanálu programovatelného řadiče periferie z výstupu 154 druhého dvouvstupového obvodu ND2 typu negace logického součinu,” na jehož první vstup 152 a současné na druhý vstup 176 třetího dvouvstupového obvoduperipheral from one output χ £ of a monostable flip-flop with Schmitt flip-flop and to the second input ± 2S. A power command is output from the output 184 of the logic sum negation circuit. The first selectable input 136 of the programmable peripheral controller is fed with the first bit Afi of the programmable peripheral transfer channel select code from output 154 of the second two-input logic product negation ND2, to whose first input 152 and simultaneously the second input 176 of the third two-input circuit.
KP3 typu negace logického součinu a na první vstup 215 jedenáctého dvouvstupového obvoduKP3 of the logic product negation type and on the first input 215 of the eleventh two-input circuit
MDl1 typu negace logického součinu se přivádí inverzní signál adresy RO výstupního přeno- <The MD1 of the logic product negation type is supplied with the inverse signal of the address RO of the output transmission
sového kanálu zapojení z výstupu 174 třetího invertoru 1N3 a na jehož druhý vstup 153 a současně na vstup 142 druhého neiavertujícího spínače NS2 s otevřeným kolektorem a na vstup 144 prvního neinvertujícího spínače NS1 s otevřeným kolektorem se přivádí signál jThe connection channel from the output 174 of the third inverter 1N3 and to the second input 153 and at the same time to the input 142 of the second non-inverting open collector NS2 and to the input 144 of the first non-inverting open collector NS1
ŠET počátečního nastavení zapojení ze vstupu 155 prvního invertoru IN1 tvořícího současně první nastavovací vstup 2 zapojeni.Sets the initial wiring setting from input 155 of the first inverter IN1 forming the first wiring setting input 2 at the same time.
Na druhý výběrový vstup 137 programovatelného řadiče PŘP periferie a současně na vstup 157 neinvertujícího zpoždovaoího členu Ζΰ, na druhý vstup J_62 druhého dvouvstupového obvodu 0R2 typu negace logického součtu, na druhý vstup 165 třetího dvouvstupového obvodu 0R3 typu negace logického součtu a na druhý vstup 168 čtvrtého dvouvstupového obvodu OR4 typu negace logického součtu se přivádí druhý bit Al kódu volby přenosového kanálu programovatelného řadiče PŽP periferie z výstupu 156 prvního invertoru Na první potvrzovací vstup 138 programovatelného řadiče PŽP periferie a současně na druhý vstup 261 druhého čtyřvetupového obvodu ND14 typu negace logického součinu se přivádí signál Ái!k potvrzení přijetí dat z výstupu 253 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet. Z prvního potvrzovacího výstupu 139 programovatelného řadiče PŽP periferie se přivádí signál óžď připravenosti dat na první vstup pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický éoučet a současně na první vstup 260 druhého čtyřvstupového obvodu ND14 typu negace logického součinu. Z druhého potvrzovacího výstupu 140 programovatelného řadiče PŽP periferie se přivádí signál IBP potvrzeni převzetí dat na první vstup 161 druhého dvouvstupového obvodu 0R2 typu negace logického součtu.To the second selection input 137 of the programmable peripheral controller PRP and simultaneously to the input 157 of the non-inverting delay member, to the second input 16 of the second two-input logic-sum negation circuit 0R2, to the second input 165 of the third two-input logic-sum negation circuit 0R3 and to the second input 168 The second bit of the logical-sum negation type OR4 is applied to the second bit of the programmable PIP peripheral transmission channel select code from the first inverter output 156. At the first acknowledgment input 138 of the programmable PIP periphery and the second input 261 of the a signal A 1 to confirm the receipt of data from the output 253 of the sixth non-inverting dual input X06 type of the exclusive logical sum. From the first acknowledgment output 139 of the PIP peripheral programmable controller, the data readiness signal δ is supplied to the first input of the fifth non-inverting two-input X05 circuit of the exclusive logical sum type and simultaneously to the first input 260 of the second four-input logic product of the ND14 type. From the second acknowledgment output 140 of the programmable peripheral controller PP controller, the data acceptance signal IBP is supplied to the first input 161 of the second two-input logic-sum negation type OR2.
Na druhý potvrzovací vstup 141 programovatelného řadiče PŘP periferie se přivádí signál STB potvrzení platnosti dat z nulového výstupu 231 prvního klopného obvodu typu D.The second acknowledgment input 141 of the programmable peripheral controller PRP is supplied with an STB signal of data validation from the zero output 231 of the first D-type flip-flop.
Zpožděný signál z výstupu 158 neinvertujícího zpožáovacího členu se přivádí na spouštěcí vstup 159 monostabilního klopného obvodu MKO se Schmittovým klopným obvodem. Z výstupu X£3 druhého dvouvstupového obvodu typu negace logického součtu se přivádí na vstup 178 čtvrtého invertoru a současně na nulovací vstup 233 prvního klopného obvodu KD1 typu D nulovací signál z výstupu X22 čtvrtého invertoru se přivádí inverzní nulovací signál ££ na druhý vstup 216 jedenáctého dvouvstupového obvodu JJJJJ, typu negace logického součinu. Z výstupu 172 druhého invertoru IN2 se přivádí signál adresy vstupního přenosového kanálu zapojení na první vstup 175 třetího dvouvstupového obvodu ND3 typu negace logického součinu. Z výstupu 170 čtvrtého dvouvstupového obvodu 0R4 typu negace logického součtu se přivádí signál adresy výstupního přenosového kanálu zapojení na vstup 173 třetího invertoru 1N3. na druhý vstup 195 sedmého dvouvstupového obvodu ND7 typu negace logického součinu a současně na druhý vstup 198 osmého dvouvstupového obvodu ND8 typu negace logického součinu.The delayed signal from the non-inverting delay member output 158 is applied to the trigger input 159 of the monostable flip-flop MKO with a Schmitt flip-flop. From the output X of the second two-input logic sum negation circuit, a fourth inverter inlet 178 is fed to the input 178 and a reset signal from the fourth inverter output X22 to the reset input 233 of the first flip-flop KD1. of two-input circuit JJJJJ, logical product negation type. From the input 172 of the second inverter IN2, the wiring input transmission channel address signal is applied to the first input 175 of the third two-input logic product negation ND3. From the output 170 of the fourth two-input logic sum negation circuit 0R4, the signal of the output transmission channel address signal is input to the input 173 of the third inverter 1N3. to the second input 195 of the seventh two-input logic product negation circuit ND7 and, at the same time, to the second input 198 of the eighth two-input logic product negation circuit ND8.
Z výstupu 177 třetího dvouvstupového obvodu ND.3 typu negace logického součinu se přivádí hradlovací signál na třetí vstup 206 prvního třívstupového obvodu ND9 typu negace logického součinu a na třetí vstup 210 druhého třívstupového obvodu NDiO typu negace logického součinu. Z výstupu 181 pátého invertoru 1N5 se přivádí inverzní spouštěcí signál výstupního přenosového kanálu zapojení na první vstup 182 pátého dvouvstupového obvodu OR5 typu negace logického součtu, na jehož druhý vstup 183 a současně na první vstup 185 čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu, tvořícího současně řídicí vstup 2 zapojení, se přivádí řídicí signál Y11 vstupního a výstupního přenosového kanálu zapojení. Na hodinový vstup 269 třetího klopného obvodu typu D a na vstup 180 pátého invertoru iífc, tvořícího současně první spouštěcí vstup £ zapojení, se přivádí spouštěcí signál BĚ2 výstupního přenosového kanálu zapojení. Na hodinový vstup 266 druhého klopného ί / i obvodu 522. typu D a na druhý vstup £££ čtvrtého dvouvstupového obvodu 521 typu negace logic! kého' součinu, tvořícího současné druhý spouštěcí vstup 10 zapojení, se přivádí spouštěcí sig nél JJBi vstupního přenosového kanálu zapojení. Z výstupu 190 pátého dvouvstupového obvodu H2£ typu negace logického součinu se přivádí inverzní signál řízení směru přenosu dat na vstup 200 šestého invertoru 1521 na první vstup 208 druhého třlvstupového obvodu ND10 typu negace logického součinu a součásnš na první vstup 191 šestého dvouvstupového obvodu ND6 typu negace logického součinu, z jehož výstupu £££ se přivádí inverzní signál řízeni směru přenosu dat na vstup 202 sedmého invertoru IN7 a současné na první vstup 22£ prvního třívstupového obvodu ND9 typu negace logického součinu. Výstup 196 sedmého dvouvstupového obvodu. ND7 typu negace logického součinu je připojen na druhý vstup 205 prvního třívstupového obvodu 522 typu negace logického součinu a současně na první vstup £££ osmého dvouvstupového obvodu 522 typu negace logického součinu jehož výstup 199 je připojen na druhý vstup 209 druhého třlvstupového obvodu 5212 typu negace logického součinu. Na první vstup 164 třetího dvouvstupového obvodu QR3 typu negace logického součtu, tvořícího současně první adresovací vstup £_ zapojení, se přivádí inverzní signál Ta adresy vstupního přenosového kanálu zapojení.From the output 177 of the third two-input logic product negation circuit ND.3, a gating signal is applied to the third input 206 of the first three-input logic product negation circuit ND9 and to the third input 210 of the second three-input logic product negation circuit ND10. From the output 181 of the fifth inverter 1N5, the inverse trigger signal of the output transmission channel is connected to the first input 182 of the fifth two-input logic sum negation circuit OR5 to the second input 183 and simultaneously to the first input 185 of the four double-input the control input 2 of the wiring, the control signal Y11 of the input and output transmission channel of the wiring is supplied. The clock input 269 of the third D-type flip-flop and the input 180 of the fifth inverter 111, which simultaneously form the first wiring start input 6, receive the wiring output signal B2 of the wiring output transmission channel. To the clock input 266 of the second flip-flop 522, type D, and to the second input 54 of the fourth two-input negation logic 521 type. The input signal 10 of the wiring input transmission channel is supplied with the product constituting the current second trigger input 10 of the wiring. From the output 190 of the fifth two-input logic product negation circuit H2, an inverse direction control signal is applied to input 200 of the sixth inverter 1521 to the first input 208 of the second three-input logic product negation circuit ND10. of the logic product, from which the output direction control signal is outputted to the input 202 of the seventh inverter IN7 and simultaneously to the first input 22 of the first three-input circuit of the logic product negation type ND9. Output 196 of seventh two-input circuit. The logic product negation ND7 is connected to the second input 205 of the first three-input logic-type negation circuit 522 and at the same time to the first input 81 of the eight-input logic product negation 522 whose output 199 is connected to the second input 209 of the second three-input negation type 5212 logical product. The first input 164 of the third two-input logic-sum negation circuit QR3 forming simultaneously the first wiring address input 60 is supplied with the inverse input signal address of the wiring input transmission channel.
Na první vstup 167 čtvrtého dvouvstupového obvodu 0R4 typu negace logického součtu, tvořícího současně druhý adresovací vstup £ zapojení, se přivádí inverzní signál SÁ adresy výstupního přenosového kanálu zapojení. Na první vstup 188 pátého dvouvstupového obvodu ND5 typu negace logického součinu, tvořícího současně první volicí vstup 11 zapojení, se přivádí signál 2i předvolby úrovně dat přenášených vstupním kanálem zapojeni. Na první vstup 194 sedmého dvouvstupového obvodu ND7 typu negace logického součinu, tvořícího současně druhý volicí vstup £2 zapojení, se přivádí signál 22 předvolby úrovně dat přenášených výstupním kanálem zapojení. Na nastavovací vstup 219 klopného obvodu RS typu R-S, na jehož nulovací vstup 218 je připojen výstup 217 jedenáctého dvouvstupového obvodu 5211 typu negace logického součinu, se přivádí výkonný povel 3 z výstupu 187 čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu. Signál z jedničkového výstupu 220 klopného obvodu RS typu R-S ve funkci paměti výkonného povelu SZ se přivádí na vstup 224 čtvrtého neinvertujícího spínače 5S1 3 otevřeným kolektorem, na druhý vstup 2J3 prvního neinvertujícího dvouvstupového obvodu X01 typu výhradní logický součet a současně na datový vstup 229 prvního klopného obvodu KD1 typu D ve funkci paměti signálu SCI potvrzovací platnosti datového slova 212 až DI7 od nevyznačeného periferního zařízení. Na hodinový vstup 230 prvního klopného obvodu KDl typu D je připojen druhý vstup 235 dvanáctého dvouvstupového obvodu ND12 typu negace logického součinu a výstup 228 druhého neinvertujícího dvouvstupového obvodu X02 typu výhradní logický součet, jehož první vstup 226 tvoří současně první potvrzovací vstup 1,4 zapojení pro vstup signálu SCI potvrzení platnosti datového slova DIO až DI7 od nevyznačeného periferního zařízení. Na druhý vstup 227 druhého neinvertujícího dvouvstupového obvodu X02 typu výhradní logický součet, tvořící současně čtvrtý volicí vstup ££ zapojení, se přivádí signál PSI předvolby úrovně signálu SCI. Na první vstup 212 prvního neinvertujícího dvouvstupového obvodu X01 typu výhradní logický součet, tvořící současně třetí volicí vstup 13 zapojení, se přivádí signál PAI předvolby úrovně signálu ACI. Výstup 214 prvního neinvertujícího dvouvstupového obvodu JjJ, typu výhradní součet tvoří současně první potvrzovací výstup 29 zapojení pro výstup potvrzení ACI přijetí datového slova BIO až D17 do nevyznačeného periferního zařízení. Výstup 223 třetí neinvertujícího spínače NS3 s otevřeným kolektorem tvoří současně první ovládací výstup ££ zapojení prb výstup ovládacího signálu áŤh do nevyznačeného periferního zařízení.The first input 167 of the fourth two-input logic sum negation circuit OR4, which simultaneously forms the second wiring address input 6, receives the inverse output address signal S adresy of the wiring output transmission channel. The first input 188 of the fifth two-input logic product negation circuit ND5, which simultaneously constitutes the first wiring select input 11, is supplied with a data level preselection signal 21 transmitted by the wiring input channel. The first input 194 of the seventh two-input logic product negation circuit ND7, which simultaneously forms the second wiring select input 52, is supplied with a data level preset signal 22 transmitted by the wiring output channel. An RS-232 flip-flop setting input 219, to whose reset input 218 is connected the output 217 of the eleventh two-input logic-type negation circuit 5211, receives a power command 3 from the output 187 of the fourth double-input logic-type negation circuit ND4. The signal from the ON output 220 of the RS flip-flop RS in function of the SZ command memory is applied to the input 224 of the fourth non-inverting switch 5S1 3 through the open collector, to the second input 23 of the first non-inverting dual-input X01 type. the KD1 type D circuit in the SCI signal memory function of acknowledging data words 212 to DI7 from an unlabeled peripheral. The clock input 230 of the first flip-flop KD1 type D is connected to the second input 235 of the twelfth two-input circuit of the negation of the logical product type and the output 228 of the second non-inverting two-input circuit X02 of the exclusive logical sum. input of the SCI signal to confirm the validity of the data words DIO to DI7 from an unlabeled peripheral device. At the second input 227 of the second non-inverting dual-input X02 type, an exclusive logical sum, simultaneously forming the fourth wiring select input, the SCI signal level preselection signal PS1 is applied. The first input 212 of the first non-inverting dual-input X01 circuitry of the exclusive logical sum, forming simultaneously the third wiring select input 13, is inputted with an ACI signal level preselection signal. The output 214 of the first non-inverting dual-input circuit 11, the exclusive sum type, simultaneously constitutes the first acknowledgment output 29 for outputting the acknowledgment ACI of receiving the data words BIO-D17 to an unlabeled peripheral. The output 223 of the third non-inverting open collector switch NS3 simultaneously constitutes the first control output 54, connecting the prb output of the control signal αh to an unlabeled peripheral device.
Výstup 225 čtvrtého neinvertujícího spínače 5S1 ® otevřeným kolektorem tvoří současně druhý ovládací výstup 31 zapojení pro výstup ovládacího signálu sTE do nevyznačeného periferního zařízení. První vstup 237 prvního čtyřvstupového obvodu ND13 typu negace logického součinu je připojen na výstup 236 dvanáctého dvouvstupového obvodu ND12 typu negace logického součinu, jehož první vstup 234 tvoří současné pátý volicí vstup ££ zapojení pro vstup signálu g2£ předvolby způsobu generace hlášení feDI připravenosti vstupního přenosového kanálu zapojení. Třetí vstup 239 prvního čtyřvstupového obvodu ND13 typu negace logického součinu je ipřipojen na výstup 244 třetího neinvertujícího dvouvstupového obvodu X03 typu výhradní logický součet, jehož první vstup 242 tvoří první stavový vstup 17 zapojení pro vstup stavového signálu Sil z nevyznačeného periferního zařízení a jehož druhý vstup 243 tvoří současná éestý volicí vstup 1& zapojení pro vstup signálu PI1 předvolby úrovně stavového signálu SU· čtvrtý vstup 240 prvního čtyřvstupového obvodu ]j£13 typu negace logického součinu je připojen na výstup 247 čtvrtého neinvertujícího dvouvstupového obvodu X04 typu výhradní logický součet, jehož první vstup 245 tvoří současně druhý stavový vetu,, i ·» zapojení pro vstup stavového signálu SI2 z nevyznačeného periferního zařízení, a jehož druhý vstup 246 tvoří současně sedmý volící vstup 23 zapojení pro vstup signálu PI2 předvolby úrovně stavového signálu SÍ2. Výstup 241 prvního čtyřvstupového obvodu ND13 typu negace logického součinu tvoří současně první stavový výstup 32 zapojení pro výstup hláěení RDÍ připravenosti vstupního přenosového kanálu zapojení do nevyznačeného počítače. Výstup 25 Q pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický součet tvoří současně druhý potvrzovací výstup 33 zapojení pro výstup signálu SCO potvrzení platnosti datového slova D00 až D07 do nevyznačeného periferního zařízení. Druhý vstup 249 pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický součet tvoří současně osmý volicí vstup 21 zapojení pro vstup signálu PSO předvolby úrovně signálu SCO. První vstup 251 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet tvoří současně druhý potvrzovací vstup 22 zapojení pro vstup potvrzení ACO přijetí datového slova až D07 nevyznačeným periferním zařízením. Druhý vstup 252 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet tvoří současně devátý volicí vstup 23 zapojení pro vstup signálu PAO předvolby úrovně signálu ACO. Třetí vstup 262 druhého čtyřvstupového obvodu ND14[ typu negace logického součinu je připojen na výstup 259 osmého neinvertujícího dvouvstupového obvodu X08 typu výhradní logický součet, jehož první vstup 257 tvoří současně čtvrtý stavový vstup Z5 zapojení pro vstup stavového signálu S02 z nevyznačeného periferního zařízení, a jehož druhý vstup 258 tvoří současně jedenáctý volicí vstup 27 zapojení pro vstup signálu PQ2 předvolby úrovně stavového signálu SO2. Čtvrtý vstup 263 druhého čtyřvstupového obvodu ND14 typu negace logického součinu je připojen na výstup 256 sedmého neinvertujícího dvouvstupového obvodu X07 typu' výhradní logický součet, jehož první vstup 254 tvoří současně třetí stavový vstup 24 zapojení pro vstup stavového signálu SOI z nevyznačeného periferního zařízení a jehož druhý vstup 255 tvoří současně desátý volicí vstup 23 zapojení pro vstup signálu P01 předvolby úrovně stavového signálu SOI. Výstup 264 druhého čtyřvstupového obvodu ND14 typu .negace logického součinu tvoří současné druhý stavový výstup ϋ zapojení pro výstup hláěení ŘDO připravenosti výstupního přenosového kanálu zapojení do nevyznačeného počítače. Datový vstup 265 druhého klopného obvodu KD2 typu D je připojen na datový vstup 268 třetího klopného obvodu KD3 typu D a tvoří současně druhý nastavovací vstup 2fi zapojení pro vstup signálu V10 nastavení výstupní stavové informace zapojení, přičemž jedničkový výstup 267 druhého klopného obvodu KD2 typu D tvoří současně třetí stavový výstup 33 zapojení pro výstup stavového signálu STI do nevyznačeného periferního zařízení a jedničkový výstup 270 třetího klopného obvodu KD3 typu D tvoří současně čtvrtý stavový výstup 33 zapojení pro výstup stavového signálu STO do nevyznačeného periferního zařízení. Nastavovací vstup 271 druhého klopného obvodu KD2 typu D je připojen na nulovací vstup 272 druhého klopného obvodu g£2 typu D a současně na nastavovací vstup 273 třetího klopného obvodu gjgl typu D, na nulovací vstup 274 třetího klopného obvodu KD3 typu D, nastavovací vstup 232 prvního klopného obvodu KD1 typu D a současně na kladnou svorku fi nevyznačeného zdroje vysoké logické úrovně.The output of the fourth non-inverting switch 5S1 ® through the open collector simultaneously forms the second wiring control output 31 for outputting the control signal sTE to an unlabeled peripheral device. The first input 237 of the first four-input logic product negation ND13 is connected to output 236 of the twelfth two-input logic product negation ND12, the first input 234 being a current fifth select input input circuit for input signal generation g2 signal input readiness channel connection. The third input 239 of the first four-input logic product negation circuit ND13 is connected to the output 244 of the third non-inverting two-input circuit X03 of the exclusive logical sum type, the first input 242 constituting the first state input 17 of the wiring for the state signal Sil from the unlabeled peripheral device. the current sixth selector input 1 & wiring for the state signal level preselection signal PI1 input SU · the fourth input 240 of the first four-input circuit] is connected to output 247 of the fourth non-inverting two-input X04 type of exclusive logic whose first input 245 at the same time form a second state theorem, the circuit for input of the state signal SI2 from an unlabeled peripheral, and whose second input 246 simultaneously constitutes the seventh select input circuit 23 for the state level preselection signal PI2 input. Signal Si2. At the same time, the output 241 of the first four-input logic product negation circuit ND13 forms the first wiring state output 32 for the RD1 readiness output signal of the wiring input channel to the unlabeled computer. The output 25Q of the fifth non-inverting dual-input X05 circuit of the exclusive logical sum type constitutes at the same time a second acknowledgment output 33 for outputting the SCO confirmation signal of the data word D00 to D07 to an unlabeled peripheral. The second input 249 of the fifth non-inverting dual-input X05 circuitry of the exclusive logical sum type is simultaneously the eighth wiring select input 21 for inputting the signal level preselection signal PSO. The first input 251 of the sixth non-inverting dual-input X06 circuit of the exclusive logical sum type simultaneously constitutes the second acknowledgment input 22 for the acknowledgment input ACO to receive the data word through D07 by an unlabeled peripheral. The second input 252 of the sixth non-inverting dual-input X06 circuit of the exclusive logical sum type simultaneously forms the ninth wiring select input 23 for inputting the signal level pre-selection ACO signal. The third input 262 of the second čtyřvstupového circuit ND14 [type negation of a logical product is connected to the output 259 eighth noninverting twininlet circuit X08 type exclusive logical sum having a first input 257 simultaneously forms the fourth status input Z5 circuit for input of a status signal S02 from invisible peripheral device, and which the second input 258 simultaneously constitutes the eleventh wiring select input 27 for inputting the pre-selection level signal SO2. The fourth input 263 of the second four input logic product negation circuit ND14 is coupled to the output 256 of the seventh non-inverting two input X07 type logical sum, whose first input 254 is simultaneously the third state input 24 of the wiring for the SOI status signal input from the unlabeled peripheral. input 255 constitutes at the same time a tenth wiring select input 23 for inputting the status signal level SO1. The output 264 of the second four-input circuit ND14 of the logic product type constitutes the current second state output ϋ of the wiring for the output of the CWD readiness output transmission channel of the wiring to an unmarked computer. The data input 265 of the second D-type flip-flop KD2 is coupled to the data input 268 of the third flip-flop KD3 type D and simultaneously forms the second wiring set-up input 2fi for input signal setting V10. at the same time, the third wiring status output 33 for outputting the STI status signal to the unlabeled peripheral device and the one output 270 of the third flip-flop KD3 type D simultaneously form the fourth wiring status output 33 for outputting the STO status signal to the unlabeled peripheral device. The adjusting input 271 of the second flip-flop type D is connected to the reset input 272 of the second flip-flop type D and simultaneously to the adjusting input 273 of the third flip-flop type D, to the reset input 274 of the third flip-flop KD3 type D, the adjusting input 232 of the first flip-flop KD1 type D and at the same time to the positive terminal fi of the unmarked source of high logic level.
Příkladem realizace programovatelného řadiče PŘP periferie je integrovaný obvod MHB 8255 A.An example of realization of the programmable controller of the peripheral device is the integrated circuit MHB 8255 A.
Zapojení řídicí jednotky periferních zařízení podle vynálezu lze použít ve stolních počítačích a zejména v inteligentních terminálech.The wiring of the control unit of the peripheral devices according to the invention can be used in desktop computers and in particular in intelligent terminals.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS843631A CS238740B1 (en) | 1984-05-16 | 1984-05-16 | Connection of peripheral devices control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS843631A CS238740B1 (en) | 1984-05-16 | 1984-05-16 | Connection of peripheral devices control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS363184A1 CS363184A1 (en) | 1985-04-16 |
| CS238740B1 true CS238740B1 (en) | 1985-12-16 |
Family
ID=5376919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS843631A CS238740B1 (en) | 1984-05-16 | 1984-05-16 | Connection of peripheral devices control unit |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS238740B1 (en) |
-
1984
- 1984-05-16 CS CS843631A patent/CS238740B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS363184A1 (en) | 1985-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0021287B1 (en) | Multi-microprocessorsystem | |
| US4396978A (en) | Multiprocessor system with switchable address space | |
| US4309755A (en) | Computer input/output arrangement for enabling a simultaneous read/write data transfer | |
| US3924240A (en) | System for controlling processing equipment | |
| GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
| US4434466A (en) | Apparatus for controlling the access of processors at a data line | |
| US4894563A (en) | Output macrocell for programmable logic device | |
| WO1986005897A1 (en) | Numerically controlled machine tool | |
| US5511229A (en) | Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths | |
| SU1337902A1 (en) | System for interfacing several computing devices | |
| SE435111B (en) | DEVICE IN A MODULAR STRUCTURED DATA PROCESSING SYSTEM FOR MICROSTRUCTURE CONTROL | |
| US3631401A (en) | Direct function data processor | |
| Knoblock et al. | Instrumentation: Insight into interfacing: Thorough and unambiguous understanding of interface systems demands sound design concepts and a precise descriptive language | |
| CN112306935A (en) | Method and device for following USB (universal serial bus) equipment in conference tablet | |
| EP0506060A1 (en) | Bidirectional programmable I/O driver | |
| JPS62256156A (en) | System bus control method for standby duplex system | |
| JPS617968A (en) | Programable stator register and microprocessor control system including same | |
| US4691297A (en) | Circuit arrangement for receiving and/or transmitting serially appearing binary signals in or from a processing device containing a microcomputer or a microprocessor | |
| JPH0431948A (en) | input/output control device | |
| JP2774347B2 (en) | Switching device | |
| KR100310057B1 (en) | Apparatus and Method of Controlling Device | |
| CN1013069B (en) | multi-channel controller | |
| JPS6184762A (en) | multi control system | |
| KR910002621B1 (en) | Interface in collect callexchange | |
| KR920007254B1 (en) | Interface Simplification Circuit of Star Multiprocessor System |