CS238740B1 - Zapojení řídicí jednotky periferních zařízeni - Google Patents

Abstract

Zapojeni řídicí jednotky periferních zařízení pro výpočetní prostředky malého rozsahu, zejména stolní počítače a inte-. ligentní terminály. Řídicí jednotka umožňuje jednoduchou a rychlou adaptaci výpočetního systému pro většinu typu periferních zařízení, pracujících s osmibitovým datovým slovem v protokolu "DOTAZ - ODPOVED" včetně zařízení, která odpovídají normativnímu materiálu SMEP NM 29-80 "Integrace pro radiální připojení zařízení s paralelním přenosem informace - IRPR". Požadovaný způsob činnosti řídicí jednotky podle vynálezu se volí podle typu periferního zařízení propojkami v připojovacím kabelu periferie bez nutnosti zásahu do vnitřních obvodů řídicí jednotky nebo do programového vybavení spolupracujícího stolního počítače nebo Inteligentního terminálu

Description

Vynález se týká zapojení řídicí jednotky periferních zařízení, určené především pro výpočetní prostředky malého rozsahu, zejména stolní počítače a inteligentní terminály.

Řídicí jednotky periferních zařízeni zajištují styk počítače nebo inteligentního terminálu s připojenými periferními zařízeními. Známá zapojení řídicích jednotek jsou obvykle konstruována pro jeden nebo pro značně omezený počet typů periferních zařízení, přičemž činnost řídicí jednotky je zpravidla vázána na zvláětní obslužný program zpracovaný pro každý typ periferního zařízení. Některé řídicí jednotky dovolují pouze částečné přizpůsobení typu periferního zařízení změnou v zapojení vnitřních obvodů. Za těchto okolností přináší požadavek na častou změnu konfigurace perifeních zařízení, obvyklý při využívání stolních počítačů nebo inteligentních terminálů, zvýšeně nároky na jejich technické i programové vybavení a současně ztěžuje obsluhu výpočetního systému.

Uvedené nevýhody odstraňuje zapojení řídicí jednotky periferních zařízeni podle vynálezu, jehož podstata spočívá v tom, že skupina datových vstupů neinvertujícího třístavového budiče obousměrné datové sběrnice je připojena na skupinu datových vstupů invertujicího třístavového budiče obousměrné datové sběrnice a tvoří současně první skupinu datových vstupů zapojení. Skupina datových výstupů neinvertujícího třístavového budiče obousměrné datové sběrnice je připojena na skupinu datových výstupů invertujicího třístavového.budiče obousměrné datové sběrnice a tvoří současně první skupinu datových výstupů zapojení. První datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na první datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na první datový vstup a výstup programovatelného řadiče periferie a současně přes první odpor na kladnou svorku nevyznačeného zdroje napájecího napětí.

Druhý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na druhý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na druhý datový vstup a výstup programovatelného řadiče periferie, na výstup druhého neinvertujícího spínače s otevřeným kolektorem a současně přes druhý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Třetí datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na třetí datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na třetí datový vstup a výstup programovatelného řadiče periferie a současně přes třetí odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Čtvrtý datový vstup a výstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na čtvrtý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na čtvrtý datový vstup a výstup programovatelného řadiče periferie a současně přes čtvrtý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Pátý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na pátý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na pátý datový vstup a výstup programovatelného řadiče periferie a současně přes pátý odpor na kladnou svorku nevyznačeného zdroje napáj.ecího napětí. Šestý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na šestý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na šestý datový vstup a výstup programovatelného řadiče periferie a současně přes šestý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Sedmý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připoj.en na sedmý datový vstup a výstup neinvertujícího třístavového budiče obousměrné datové sběrnice, na sedmý datový vstup a výstup programovatelné ho řadiče periferie, na výstup prvního neinvertujícího spínače s otevřeným kolektorem a současně přes sedmý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Osmý datový vstup a výstup invertujicího třístavového budiče obousměrné datové sběrnice je připojen na osmý datový vetup a výstup neinvertujícího třístavového budiče obousměrná datové, sběrnice, na osmý datový vstup a výstup programovatelného řadiče periferie a současně přes osutý odpor na kladnou svorku nevyznačeného zdroje napájecího napětí. Výběrový vstup neinvertujíeího třístavového budiče obousměrné datové sběrnice je připojen na výstup prvního třívstupového obvodu typu negace logického součinu, zatímco řídicí vstup neinvertujicího třístavového budiče obousměrné datové sběrnice je připojen na výstup Šestého invertoru. Výběrový vstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na výstup druhého třívstupového obvodu typu negace logického součinu, zatímco řídicí vstup invertujícího třístavového budiče obousměrné datové sběrnice je připojen na výstup sedmého invertoru. Skupina datových výstupů programovatelného řadiče periferie tvoří současně druhou skupinu datových výstupů zapojení. Skupina datových vstupů programovatelného řadiče periferie tvoří současně druhou skupinu datových vstupů zapojení. Čtecí vstup programovatelného řadiče periferie je připojen na výstup prvního dvouvstupového obvodu typu negace logického součinu, jehož první vstup je připojen na výstup třetího dvouvstupového obvodu typu negace logického součtu a současně na vstup druhého invertoru, na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu a na druhý vstup šestého dvouvstupového obvodu typu negace logického součinu.

Na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu je připojen nulový výstup klopného obvodu typu R-S, vstup třetího neinvertujícího spínače s otevřeným kolektorem a druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu. Zapisovací vstup programovatelného řadiče periferie je připojen na výstup prvního dvouvstupového obvodu typu negace logického součtu, jehož první vstup je připojen na jedničkový výstup monostabilního klopného obvodu se Schmittóvým klopným obvodem a jehož druhý vstup je připojen na výstup pátého obvodu typu negace logického součtu. První výběrový vstup programovatelného řadiče periferie je připojen na výstup druhého dvouvstupového obvodu typu negace logického součinu, jehož první vstup je připojen na výstup třetího invertoru, na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu a současně na první vstup jednáctého dvouvstupového obvodu typu negace logického součinu. Druhý vstup druhého dvouvstupového obvodu typu negace logického součinu je připojen na vstup druhého neinvertujicího spínače s otevřeným kolektorem, na vstup prvního neinvertujícího spínače s otevřeným kolektorem, na vstup prvního invertoru a tvoří současné první nastavovací vstup zapojeni. Druhy výběrový vstup programovatelného řadiče periferie je připojen na výstup prvního invertoru, na vstup neinvertujicího zpožďovacího členu, na druhý vstup druhého dvouvstupového obvodu typu negace logického součtu, na druhý vstup třecího dvouvstupového obvodu typu negace logického součtu a současné na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součtu. První potvrzovací vstup programovatelného řadiče periferie je připojen na výstup šestého neinvertujicího dvouvstupového obvodu typu výhradní logický součet a současně na druhý vstup druhého čtyřvstupového obvodu typu negace logického součinu. První potvrzovací výstup programovatelného řadiče periferie je připojen na první vstup pátého neinvertujicího dvouvstupového obvodu typu výhradní logický součet a současně na první vstup druhého čtyřvstupového obvodu typu negace logického součinu. Druhý potvrzovací výstup programovatelného řadiče periferie je připojen na první vstup druhého dvouvstupového obvodu typu negace logického součtu. Druhý potvrzovací vstup programovatelného řadiče periferie je připojen na nulový výstup prvního klopného obvodu typu D. Výstup neinvertujicího zpožďovacího členu je připojen na spuštěcí vstup monostabilního klopného obvodu se Schmittóvým klopným obvodem. Výstup druhého dvouvstupového obvodu typu negace logického součtu Je připojen na vstup čtvrtého invertoru a současné na nulovací vstup prvního klopného obvodu typu D.

výstup čtvrtého invertoru je připojen na druhý vstup jedenáctého dvouvstupového obvodu typu negace logického součinu. Výstup druhého invertoru je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu. Výstup čtvrtého dvouvstupového obvodu typu negace logického součtu je připojen na vstup třetího invertoru, na druhý vstup sedmého dvouvstupového obvodu typu negace logického součinu a současné na druhý vstup osmého dvouvstupového obvodu typu negace logického součinu. Výstup třetího dvouvstupového obvodu typu negace logického součinu. Výstup třetího dvouvstupového obvodu typu negace logického součinu je připojen na třetí vstup prvního třívstupového obvodu typu negace logického součinu a současné na třetí vstup druhého třívstupového obvodu typu negace logického součinu. Výstup pátého invertoru je připojen na první vstup pátého dvouvstupového obvodu typu negace logického součtu, jehož druhý vstup je připojen na prvni vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a tvoři současné řidiči vstup zapojeni.

Vstup pátého invertoru je připojen na hodinový vstup třetího klopného obvodu typu D a tvoři současné první spouštěcí vstup zapojeni. Druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na hodinový vstup druhého klopného obvodu typu D a tvoří současné druhý spouštěcí vstup zapojení. Výstup pátého dvouvstupového obvodu typu negace logického součinu je připojen na vstup šestého invertoru, na první vstup druhého třívstupového obvodu typu negace logického součinu a současně na první vstup šestého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na vstup sedmého invertoru a současně na první vstup prvního třívstupového obvodu typu negace logického součinu. Výstup sedmého dvouvstupového obvodu typu negace logického součinu jé připojen na druhý vetup prvního třívstupového obvodu typu negace logického součinu a současně na první vstup osmého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na druhý vstup druhého, třívstupového obvodu typu negace logického součinu.

První vstup třetího dvouvstupového obvodu typu negace logického součtu tvoří současně první adresovací vstup zapojení. První vstup čtvrtého dvouvstupového obvodu typu negace logického součtu tvoří současně druhý adresovací vstup zapojení. První vstup pátého dvouvstupového obvodu typu negace logického součinu tvoří současně první volicí vstup zapojení. První vstup sedmého dvouvstupového obvodu typu negace logického součinu tvoří současně druhý volicí vstup zapojení. Výstup čtvrtého dvouvstupového obvodu typu negace logického součinu je připojen na nastavovací vstup klopného obvodu typu R - 3, na jehož nulovací vstup je připojen výstup jedenáctého dvouvstupového obvodu typu negace logického součinu. Jedničkový výstup klopného obvodu typu R — S je připojen na vstup čtvrtého neinvertujícího spínače s otevřeným kolektorem, na druhý vstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet a současně na datový vstup prvního klopného obvodu typu D, jehož hodinový vstup je připojen na druhý vstup dvanáctého dvouvstupového obvodu typu negace logického součinu a současně na výstup druhého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně první potvrzovací vstup zapojení, a jehož druhý vstup tvoří současně čtvrtý volicí vstup zapojení. První vstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně třetí volicí vstup zapojení. Výstup prvního neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně první potvrzovací výstup zapojení.

Výstup třetího neinvertujícího spínače s otevřeným kolektorem tvoří současně první ovládací výstup zapojení, zatímco výstup čtvrtého neinvertujícího spínače s otevřeným kolektorem tvoří druhý ovládací výstup zapojení. První vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup dvanáctého dvouvstupového obvodu typu negace logického součinu, jehož první vstup tvoří současně pátý volicí vstup zapojení. Třetí vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup třetího neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří.současně první stavový vstup zapojení a jehož druhý vstup tvoří současně šestý volicí vstup zapojení, čtvr.tý vstup prvního čtyřvstupového obvodu typu negace logického součinu je připojen na výstup čtvrtého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně druhý stavový vstup zapojeni a jehož druhý vstup tvoří současně sedmý volicí vstup zapojení. Výstup prvního čtyřvstupového obvodu typu negace logického součinu tvoří současně první stavový výstup zapojení, zatímco výstup pátého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně druhý potvrzovací výstup zapojeni. Druhý vstup pátého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně osmý volicí vstup, zapojení. První vstup šestého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně druhý potvrzovací vstup zapojení. Druhý vstup šestého neinvertujícího dvouvstupového obvodu typu výhradní logický součet tvoří současně devátý volicí vstup zapojení. Třetí vstup druhého Čtyřvstupového obvodu typu negace logického součinu je připojen na výstup osmého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současně čtvrtý stavový vstup zapojení, a jehož druhý vstup tvoří současně jedenáctý volicí vstup zapojení, čtvrtý vstup druhého čtyřvstupového obvodu typu negace logického součinu je připojen na výstup sedmého neinvertujícího dvouvstupového obvodu typu výhradní logický součet, jehož první vstup tvoří současné třetí stavový vstup zapojení a jehož druhý vstup tvoří současně desátý volicí vstup zapojení. Výstup druhého ětyřvstupověho obvodu typu negace logického součinu tvoří současně druhý stavový výstup zapojení. Datový vstup druhého klopného obvodu typu D je připojen na datový vstup třetího klopného obvodu typu D a tvoří současně druhý nastavovací vstup zapojení. Jedničkový výstup druhého klopného obvodu typu D tvoří současně třetí stavový výstup zapojení, zatímco jedničkový výstup třetího klopného obvodu typu D tvoří současně čtvrtý stavový výstup zapojení. Nastavovací vstup druhého klopného obvodu typu D a je připojen na nulovací vstup druhého klopného obvodu typu D a současně na nastavovací vstup třetího klopného obvodu typu D, ne nulovací vstup třetího klopného obvodu typu D, na nastavovací vstup prního klopného obvodu typu D a současně na kladnou svorku nevyznačeného zdroje vysoké logické úrovně.

Výhodou zapojení podle vynálezu je schopnost jednoduché a rychlé adaptace pro většinu typů periferních zařízení pracujících a osmibitovým slovem v protokolu DOTAZ —ODPOVĚS včetně těch, která odpovídají normativnímu materiálu SMEP NM 29—80 Interface pro radiální připojení zařízení s paralelním přenosem informace (IRPR). Požadovaný způsob činnosti řídicí jednotky podle vynálezu se předvolí podle typu připojeného periferního zařízení propojkami, zapojenými v připojovacím kabelu periferního zařízení. Zapojení řídicí jednotky periferních zařízení podle vynálezu je připraveno ke spolupráci s daným typem periferního zařízení pouhým připojením příslušného připojovacího kabelu periferního zařízení, bez nutnosti zásahu do vnitřních obvodů zapojení podle vynálezu nebo do programového vybavení připojeného počítače či inteligentního terminálu.

Příklad zapojení řídicí jednotky periferních zařízení podle vynálezu je schematicky znázorněn na připojených výkresech, na nichž obr. 1a znázorňuje datové sbšmice a programovatelný řadič periferie, obr. 1b řídicí obvody zapojení, obr. 1c řídicí obvody periferních zařízení a obvody předvolby zapojení.

Zapojení je tvořeno dvšma přenosovými kanály pro připojení jednoho nebo dvou periferních zařízení, přičemž výstupní přenosový kanál je určen k přenosu dat z nevyznačeného počítače do nevyznačeného periferního zařízení a vstupní přenosový kanál je určen k přenosu dat z nevyznačeného periferního zařízení do nevyznačeného počítače. Skupina datových vstupů 103 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice je připojena na skupinu datových vstupů 101 invertujícího třístavového budiče IBS obousměrné datové sběrnice a tvoří současně první skupinu datových vstupů 2 zapojení pro vštup datového slova 2Q až 22 do výstupního přenosového kanálu zapojení. Skupina datových výstupů 102 neinvertujícího třístavového budiče BBS obousměrné datové sběrnice je připojena na skupinu datových výstupů 100 invertujícího třístavového budiče IBS obousměrné datové sběrnice a tvoří současně první skupinu datových výstupů X zapojení pro výstup datového slova ££ až £2 ^ze vstupního přenosového kanálu zapojení. První datový vstup a výstup 104 invertujícího (třístavového budiče IBS obousměrné datové sběrnice je připojen vedením DO na první datový vstup a výstup .112 neinvestujícího třístavového budiče NBS obousměrné datové sběrnice, na první datový vstup a výstup 120 programovatelného řadiče PŘP periferie a současně přes první odpor ££ na kladnou svorku + nevyznačeného zdroje napájecího napětí. Druhý datový vstup a výstup 105 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením El na druhý datový vstup a výstup 113 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na druhý datový vstup a výstup 121 programovatelného řadiče PŘP periferie, na výstup 143 druhého neinvertujícího spínače NS2 s otevřeným kolektorem a současně přes druhý odpor R2 na kladnou svorku + nevyznačeného zdroje napájecího napětí. Třetí datový vstup a výstup 106 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením £2. na třetí datový vstup a výstup 114 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na třetí datový vstup a výstup 122 programovatelného řadiče PŘP periferie a současně přes třetí odpor na kladnou svorku + nevyznačeného zdroje napájecího napětí. Čtvrtý datový vstup a výstup 107 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením £2 na čtvrtý datový vstup a výstup 115 neinvestujícího třísta238740 vového budiče NBS obousměrné datové sběrnice, na čtvrtý datový vstup a výstup 123 programovatelného řadiče PŘP periferie a současně přes ětvrtý odpor. R4 na kladnou svorku + nevyznaěenáho zdroje napájecího napětí. Pátý datový vstup a výstup 108 invertujícího třístavového budiče IBS obousměrná datové sběrnice je připojen vedením D4 na pátý datový vstup a výstup 116 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na pátý datový vstup a výstup 124 programovatelného řadiče P&P periferie a současně přes pátý odpor β£ na kladnou svorku + nevyznačeného zdroje napájecího napětí. Šestý datový vstup a výstup 109 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením na ěestý datový vstup a výstup 117 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice, na ěestý datový vstup a výstup 125 programovatelného řadiče periferie a současně přes šestý odpor g£ na kladnou svorku χ nevyznačeného zdroje napájecího napětí. Sedmý datový vstup a výstup 110 invertujícího třístavového budiče IBS obousměrné datové sběrnice je připojen vedením β£ na sedmý datový vstup a výstup 118 neinvertujícího třístavového budiče obousměrné datové sběrnice, na sedmý datový vstup a výstup 126 programovatelného řadiče PŘP periferie, na výstup 145 prvního neinvertujícího spínače NS1 s otevřeným kolektorem a současně přes sedmý odpor R7 na kladnou svorku + nevyznaěeného zdroje napájecího napětí. Osmý datový vstup a výstup 111 invertujícího třístavového budiče IBS obousměrná datové sběrnice je připojen vedením D7 na osmý datový vstup a výstup 119 neinvertujícího třístavového budiče NBS obousměrná datové sběrnice, na osmý datový vstup a výstup 127 programovatelného řadiče PŘP periferie a současně přes osmý odpor R8 na kladnou svorku + nevyznačeného zdroje napájecího napětí. První odpor Rl až osmý odpor R8 vytváří na vedeních aa až D7 vysokou logickou úroveň v době, kdy invertující třístavový budič IBS obousměrné datové sběrnice a neinvertující třístavový budič NBS obousměrné datové sběrnice se nacházejí ve stavu vysoké impedance. Výstup 145 prvního neinvertujícího spínače ŇS1 s otevřeným kolektorem a výstup 143 druhého neinvertujícího spínače NS2 s otevřeným kolektorem nastaví na vedeních D1 a D6 nízkou logickou úroveň během počátečního nastavení programovatelného řadiče PŘP periferie. Na výběrový vstup 131 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice se přivádí signál CS2 výběru obvodu z výstupu 207 prvního třívstupového obvodu ND9 typu negace logického součinu. Na řídicí vstup 130 neinvertujícího třístavového budiče NBS obousměrné datové sběrnice se přivádí signál DC2 řízení směru přenosu dat z výstupu £21 šestého invertoru IN6. Na 'výběrový vstup 129 invertujícího třístavového budiče IBS obousměrné datové sběrnice se přivádí signál CS1 výběru obvodu z výstupu 211 druhého třívstupového obvodu ŇD10 typu negace logického součinu. Na-řídicí vstup 128 invertujícího třístavového budiče IBS obousměrné datové sběrnice se přivádí signál PCI řízení směru přenosu dat z výstupu 203 sedmého invertoru 1N7. Skupina datových výstupů 132 programovatelného řadiče PŘP periferie tvoří současně druhou skupinu datových výstupů £ zapojení pro výstup datového slova DQQ až D07 z výstupního přenosového kanálu zapojení.

Skupina datových vstupů 133 programovatelného řadiče PŘP periferie tvoří současně druhou skupinu datových vstupů £ zapojení pro vstup datového slova DIO až DI7 do vstupního přenosového kanálu zapojení. Na čtecí vstup 134 programovatelného řadiče PŘP periferie se přivádí z výstupu 148 prvního dvouvstupového obvodu ND1 typu negace logického součinu povel g£k předání datového slova DIO až Eil vstupního přenosového kanálu na vedení DO až ££.

Na první vstup 146 prvního dvouvstupového obvodu ND1 typu negace logického součinu a současně na vstup 171 druhého invertoru IN2. druhý vstup 189 pátého dvouvstupového obvodu ND5 typu negace logického součinu a na druhý vstup 192 šestého dvouvstupového obvodu ND6 typu negace logického součinu se přivádí signál £1 adresy vstupního přenosového kanálu zapojení z výstupu 166 třetího dvouvstupového obvodu OR3 typu negace logického součtu. Na druhý vstup 147 prvního dvouvstupového obvodu ND1 typu negace· logického součinu a současně na vstup 222 třetího ňeinvertujíciho spínače NS3 s otevřeným kolektorem a na druhý vstup 238 prvního ětyřvstupového obvodu ND13 typu negace logického součinu se přivádí signál BP připravenosti datového slova vstupního přenosového kanálu zapojení z nulového výstupu 221 klopného obvodu typu R-S. Na zapisovací vstup 135 programovatelného řadiče PŘP periferie se přivádí povel 1J[j£ k zapsání a vyslání datového slova DQQ až D07 výstupního přenosového kanálu zapojení z výstupu 15I prvního dvouvstupového obvodu OR1 typu negace logického součtu, na jehož první vstup 149 se přivádí povel ST k zápisu řídicího slova do programovatelného řadiče i

periferie z jedničkového výstupu χ££ monostabilního klopného obvodu se Schmittovým klopným obvodem a na druhý vstup ±2S. se přivádí výkonný povel z výstupu 184 pátého obvodu typu negace logického součtu. Na první výběrový vstup 136 programovatelného řadiče periferie se přivádí první bit Afi kódu volby přenosového kanálu programovatelného řadiče periferie z výstupu 154 druhého dvouvstupového obvodu ND2 typu negace logického součinu,” na jehož první vstup 152 a současné na druhý vstup 176 třetího dvouvstupového obvodu

KP3 typu negace logického součinu a na první vstup 215 jedenáctého dvouvstupového obvodu

MDl1 typu negace logického součinu se přivádí inverzní signál adresy RO výstupního přeno- <

sového kanálu zapojení z výstupu 174 třetího invertoru 1N3 a na jehož druhý vstup 153 a současně na vstup 142 druhého neiavertujícího spínače NS2 s otevřeným kolektorem a na vstup 144 prvního neinvertujícího spínače NS1 s otevřeným kolektorem se přivádí signál j

ŠET počátečního nastavení zapojení ze vstupu 155 prvního invertoru IN1 tvořícího současně první nastavovací vstup 2 zapojeni.

Na druhý výběrový vstup 137 programovatelného řadiče PŘP periferie a současně na vstup 157 neinvertujícího zpoždovaoího členu Ζΰ, na druhý vstup J_62 druhého dvouvstupového obvodu 0R2 typu negace logického součtu, na druhý vstup 165 třetího dvouvstupového obvodu 0R3 typu negace logického součtu a na druhý vstup 168 čtvrtého dvouvstupového obvodu OR4 typu negace logického součtu se přivádí druhý bit Al kódu volby přenosového kanálu programovatelného řadiče PŽP periferie z výstupu 156 prvního invertoru Na první potvrzovací vstup 138 programovatelného řadiče PŽP periferie a současně na druhý vstup 261 druhého čtyřvetupového obvodu ND14 typu negace logického součinu se přivádí signál Ái!k potvrzení přijetí dat z výstupu 253 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet. Z prvního potvrzovacího výstupu 139 programovatelného řadiče PŽP periferie se přivádí signál óžď připravenosti dat na první vstup pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický éoučet a současně na první vstup 260 druhého čtyřvstupového obvodu ND14 typu negace logického součinu. Z druhého potvrzovacího výstupu 140 programovatelného řadiče PŽP periferie se přivádí signál IBP potvrzeni převzetí dat na první vstup 161 druhého dvouvstupového obvodu 0R2 typu negace logického součtu.

Na druhý potvrzovací vstup 141 programovatelného řadiče PŘP periferie se přivádí signál STB potvrzení platnosti dat z nulového výstupu 231 prvního klopného obvodu typu D.

Zpožděný signál z výstupu 158 neinvertujícího zpožáovacího členu se přivádí na spouštěcí vstup 159 monostabilního klopného obvodu MKO se Schmittovým klopným obvodem. Z výstupu X£3 druhého dvouvstupového obvodu typu negace logického součtu se přivádí na vstup 178 čtvrtého invertoru a současně na nulovací vstup 233 prvního klopného obvodu KD1 typu D nulovací signál z výstupu X22 čtvrtého invertoru se přivádí inverzní nulovací signál ££ na druhý vstup 216 jedenáctého dvouvstupového obvodu JJJJJ, typu negace logického součinu. Z výstupu 172 druhého invertoru IN2 se přivádí signál adresy vstupního přenosového kanálu zapojení na první vstup 175 třetího dvouvstupového obvodu ND3 typu negace logického součinu. Z výstupu 170 čtvrtého dvouvstupového obvodu 0R4 typu negace logického součtu se přivádí signál adresy výstupního přenosového kanálu zapojení na vstup 173 třetího invertoru 1N3. na druhý vstup 195 sedmého dvouvstupového obvodu ND7 typu negace logického součinu a současně na druhý vstup 198 osmého dvouvstupového obvodu ND8 typu negace logického součinu.

Z výstupu 177 třetího dvouvstupového obvodu ND.3 typu negace logického součinu se přivádí hradlovací signál na třetí vstup 206 prvního třívstupového obvodu ND9 typu negace logického součinu a na třetí vstup 210 druhého třívstupového obvodu NDiO typu negace logického součinu. Z výstupu 181 pátého invertoru 1N5 se přivádí inverzní spouštěcí signál výstupního přenosového kanálu zapojení na první vstup 182 pátého dvouvstupového obvodu OR5 typu negace logického součtu, na jehož druhý vstup 183 a současně na první vstup 185 čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu, tvořícího současně řídicí vstup 2 zapojení, se přivádí řídicí signál Y11 vstupního a výstupního přenosového kanálu zapojení. Na hodinový vstup 269 třetího klopného obvodu typu D a na vstup 180 pátého invertoru iífc, tvořícího současně první spouštěcí vstup £ zapojení, se přivádí spouštěcí signál BĚ2 výstupního přenosového kanálu zapojení. Na hodinový vstup 266 druhého klopného ί / i obvodu 522. typu D a na druhý vstup £££ čtvrtého dvouvstupového obvodu 521 typu negace logic! kého' součinu, tvořícího současné druhý spouštěcí vstup 10 zapojení, se přivádí spouštěcí sig nél JJBi vstupního přenosového kanálu zapojení. Z výstupu 190 pátého dvouvstupového obvodu H2£ typu negace logického součinu se přivádí inverzní signál řízení směru přenosu dat na vstup 200 šestého invertoru 1521 na první vstup 208 druhého třlvstupového obvodu ND10 typu negace logického součinu a součásnš na první vstup 191 šestého dvouvstupového obvodu ND6 typu negace logického součinu, z jehož výstupu £££ se přivádí inverzní signál řízeni směru přenosu dat na vstup 202 sedmého invertoru IN7 a současné na první vstup 22£ prvního třívstupového obvodu ND9 typu negace logického součinu. Výstup 196 sedmého dvouvstupového obvodu. ND7 typu negace logického součinu je připojen na druhý vstup 205 prvního třívstupového obvodu 522 typu negace logického součinu a současně na první vstup £££ osmého dvouvstupového obvodu 522 typu negace logického součinu jehož výstup 199 je připojen na druhý vstup 209 druhého třlvstupového obvodu 5212 typu negace logického součinu. Na první vstup 164 třetího dvouvstupového obvodu QR3 typu negace logického součtu, tvořícího současně první adresovací vstup £_ zapojení, se přivádí inverzní signál Ta adresy vstupního přenosového kanálu zapojení.

Na první vstup 167 čtvrtého dvouvstupového obvodu 0R4 typu negace logického součtu, tvořícího současně druhý adresovací vstup £ zapojení, se přivádí inverzní signál SÁ adresy výstupního přenosového kanálu zapojení. Na první vstup 188 pátého dvouvstupového obvodu ND5 typu negace logického součinu, tvořícího současně první volicí vstup 11 zapojení, se přivádí signál 2i předvolby úrovně dat přenášených vstupním kanálem zapojeni. Na první vstup 194 sedmého dvouvstupového obvodu ND7 typu negace logického součinu, tvořícího současně druhý volicí vstup £2 zapojení, se přivádí signál 22 předvolby úrovně dat přenášených výstupním kanálem zapojení. Na nastavovací vstup 219 klopného obvodu RS typu R-S, na jehož nulovací vstup 218 je připojen výstup 217 jedenáctého dvouvstupového obvodu 5211 typu negace logického součinu, se přivádí výkonný povel 3 z výstupu 187 čtvrtého dvouvstupového obvodu ND4 typu negace logického součinu. Signál z jedničkového výstupu 220 klopného obvodu RS typu R-S ve funkci paměti výkonného povelu SZ se přivádí na vstup 224 čtvrtého neinvertujícího spínače 5S1 ³ otevřeným kolektorem, na druhý vstup 2J3 prvního neinvertujícího dvouvstupového obvodu X01 typu výhradní logický součet a současně na datový vstup 229 prvního klopného obvodu KD1 typu D ve funkci paměti signálu SCI potvrzovací platnosti datového slova 212 až DI7 od nevyznačeného periferního zařízení. Na hodinový vstup 230 prvního klopného obvodu KDl typu D je připojen druhý vstup 235 dvanáctého dvouvstupového obvodu ND12 typu negace logického součinu a výstup 228 druhého neinvertujícího dvouvstupového obvodu X02 typu výhradní logický součet, jehož první vstup 226 tvoří současně první potvrzovací vstup 1,4 zapojení pro vstup signálu SCI potvrzení platnosti datového slova DIO až DI7 od nevyznačeného periferního zařízení. Na druhý vstup 227 druhého neinvertujícího dvouvstupového obvodu X02 typu výhradní logický součet, tvořící současně čtvrtý volicí vstup ££ zapojení, se přivádí signál PSI předvolby úrovně signálu SCI. Na první vstup 212 prvního neinvertujícího dvouvstupového obvodu X01 typu výhradní logický součet, tvořící současně třetí volicí vstup 13 zapojení, se přivádí signál PAI předvolby úrovně signálu ACI. Výstup 214 prvního neinvertujícího dvouvstupového obvodu JjJ, typu výhradní součet tvoří současně první potvrzovací výstup 29 zapojení pro výstup potvrzení ACI přijetí datového slova BIO až D17 do nevyznačeného periferního zařízení. Výstup 223 třetí neinvertujícího spínače NS3 s otevřeným kolektorem tvoří současně první ovládací výstup ££ zapojení prb výstup ovládacího signálu áŤh do nevyznačeného periferního zařízení.

Výstup 225 čtvrtého neinvertujícího spínače 5S1 ® otevřeným kolektorem tvoří současně druhý ovládací výstup 31 zapojení pro výstup ovládacího signálu sTE do nevyznačeného periferního zařízení. První vstup 237 prvního čtyřvstupového obvodu ND13 typu negace logického součinu je připojen na výstup 236 dvanáctého dvouvstupového obvodu ND12 typu negace logického součinu, jehož první vstup 234 tvoří současné pátý volicí vstup ££ zapojení pro vstup signálu g2£ předvolby způsobu generace hlášení feDI připravenosti vstupního přenosového kanálu zapojení. Třetí vstup 239 prvního čtyřvstupového obvodu ND13 typu negace logického součinu je ipřipojen na výstup 244 třetího neinvertujícího dvouvstupového obvodu X03 typu výhradní logický součet, jehož první vstup 242 tvoří první stavový vstup 17 zapojení pro vstup stavového signálu Sil z nevyznačeného periferního zařízení a jehož druhý vstup 243 tvoří současná éestý volicí vstup 1& zapojení pro vstup signálu PI1 předvolby úrovně stavového signálu SU· čtvrtý vstup 240 prvního čtyřvstupového obvodu ]j£13 typu negace logického součinu je připojen na výstup 247 čtvrtého neinvertujícího dvouvstupového obvodu X04 typu výhradní logický součet, jehož první vstup 245 tvoří současně druhý stavový vetu,, i ·» zapojení pro vstup stavového signálu SI2 z nevyznačeného periferního zařízení, a jehož druhý vstup 246 tvoří současně sedmý volící vstup 23 zapojení pro vstup signálu PI2 předvolby úrovně stavového signálu SÍ2. Výstup 241 prvního čtyřvstupového obvodu ND13 typu negace logického součinu tvoří současně první stavový výstup 32 zapojení pro výstup hláěení RDÍ připravenosti vstupního přenosového kanálu zapojení do nevyznačeného počítače. Výstup 25 Q pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický součet tvoří současně druhý potvrzovací výstup 33 zapojení pro výstup signálu SCO potvrzení platnosti datového slova D00 až D07 do nevyznačeného periferního zařízení. Druhý vstup 249 pátého neinvertujícího dvouvstupového obvodu X05 typu výhradní logický součet tvoří současně osmý volicí vstup 21 zapojení pro vstup signálu PSO předvolby úrovně signálu SCO. První vstup 251 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet tvoří současně druhý potvrzovací vstup 22 zapojení pro vstup potvrzení ACO přijetí datového slova až D07 nevyznačeným periferním zařízením. Druhý vstup 252 šestého neinvertujícího dvouvstupového obvodu X06 typu výhradní logický součet tvoří současně devátý volicí vstup 23 zapojení pro vstup signálu PAO předvolby úrovně signálu ACO. Třetí vstup 262 druhého čtyřvstupového obvodu ND14_[ typu negace logického součinu je připojen na výstup 259 osmého neinvertujícího dvouvstupového obvodu X08 typu výhradní logický součet, jehož první vstup 257 tvoří současně čtvrtý stavový vstup Z5 zapojení pro vstup stavového signálu S02 z nevyznačeného periferního zařízení, a jehož druhý vstup 258 tvoří současně jedenáctý volicí vstup 27 zapojení pro vstup signálu PQ2 předvolby úrovně stavového signálu SO2. Čtvrtý vstup 263 druhého čtyřvstupového obvodu ND14 typu negace logického součinu je připojen na výstup 256 sedmého neinvertujícího dvouvstupového obvodu X07 typu' výhradní logický součet, jehož první vstup 254 tvoří současně třetí stavový vstup 24 zapojení pro vstup stavového signálu SOI z nevyznačeného periferního zařízení a jehož druhý vstup 255 tvoří současně desátý volicí vstup 23 zapojení pro vstup signálu P01 předvolby úrovně stavového signálu SOI. Výstup 264 druhého čtyřvstupového obvodu ND14 typu .negace logického součinu tvoří současné druhý stavový výstup ϋ zapojení pro výstup hláěení ŘDO připravenosti výstupního přenosového kanálu zapojení do nevyznačeného počítače. Datový vstup 265 druhého klopného obvodu KD2 typu D je připojen na datový vstup 268 třetího klopného obvodu KD3 typu D a tvoří současně druhý nastavovací vstup 2fi zapojení pro vstup signálu V10 nastavení výstupní stavové informace zapojení, přičemž jedničkový výstup 267 druhého klopného obvodu KD2 typu D tvoří současně třetí stavový výstup 33 zapojení pro výstup stavového signálu STI do nevyznačeného periferního zařízení a jedničkový výstup 270 třetího klopného obvodu KD3 typu D tvoří současně čtvrtý stavový výstup 33 zapojení pro výstup stavového signálu STO do nevyznačeného periferního zařízení. Nastavovací vstup 271 druhého klopného obvodu KD2 typu D je připojen na nulovací vstup 272 druhého klopného obvodu g£2 typu D a současně na nastavovací vstup 273 třetího klopného obvodu gjgl typu D, na nulovací vstup 274 třetího klopného obvodu KD3 typu D, nastavovací vstup 232 prvního klopného obvodu KD1 typu D a současně na kladnou svorku fi nevyznačeného zdroje vysoké logické úrovně.

Příkladem realizace programovatelného řadiče PŘP periferie je integrovaný obvod MHB 8255 A.

Zapojení řídicí jednotky periferních zařízení podle vynálezu lze použít ve stolních počítačích a zejména v inteligentních terminálech.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Zapojení řídicí jednotky periferních zařízení, vyznačená tím, že skupina datových vstupů (103) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice je připojena na skupinu datových vstupů (101) invertujlcího třístavového budiče (IBS) obousměrné datové sběrnice a tvoří současně první skupinu datových vstupů (2) zapojení, skupina datových výstupů (102) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice je připojena na skupinu datových výstupů (100) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice a tvoří současně první skupinu datových výstupů (1) zapojení, první datový vstup a výstup (104) invertujícího třístavového budiče (IBS) bbousměrné datové sběrnice je řipojen na první datový vstup a výstup (112) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na první datový vstup a výstup (120) programovatelného řadiče (PŘP) periferie a současně přes první odpor (Rl) na kladnou svorku nevyznačeného zdroje napájecího napětí, druhý datový vstup a výstup (105) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na druhý datový vstup a výstup (113) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na .druhý datový vstup a výstup (121) prgramovatelného řadiče (PŘP) periferie, na výstup (143) druhého neinvertujlcího spínače (NS2) s otevřeným kolektorem a současné přes druhý odpor (R2) na kladnou svorku nevyznačeného zdroje napájecího napětí, třetí datový vstup a výstup (106) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na třetí datový vstup a výstup (114) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na třetí datový vstup a výstup (122) programovatelného řadiče (PŘP) periferie a současně přes třetí odpor (R3) na kladnou svorku nevyznačeného zdroje napájecího napětí, čtvrtý datový vstup a výstup (107) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na čtvrtý datový vstup a výstup (1,5) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na čtvrtý datový vstup a výstup (123) programovatelného řadiče (PŘP) periferie a současně přes čtvrtý odpor (R4) na kladnou svorku nevyznačeného zdroje napájecího napětí, pátý datový vstup a výstup (108) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na pátý datový vstup a výstup (116) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na pátý datový vstup a výstup (1,6) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na |>átý datový vstup a výstup (124) programovatelného řadiče ÍFŘP) periferie a současně přes pátý odpor (R5) na kladnou svorku nevyznačeného zdroje napájecího napětí, šestý datový vstup a výstup (109) invertujícího třístavového budiče (J.BS) obousměrné datové sběrnice je připojen na šestý datový vstup a výstup (117) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na šestý datový vstup a výstup (125) programovatelného řadiče (PŘP) periferie a současně přes šestý odpor (R6) na kladnou svorku nevyznačeného zdroj napájecího napětí, sedmý datový vstup a výstup (110) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na sedmý datový vstup a výstup (118? neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na sedmý datový vstup a výstup (126) programovatelného řadiče (PŘP) periferie, na výstup (145) prvního neinvertujícího spínače (NS1) s otevřeným kolektorem a současně přes sedmý odpor (R7) na kladnou svorku nevyznačeného zdroje napájecího napětí, osmý datový vstup a výstup (1,1) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na osmý vstup a výstup (119) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice, na osmý datový vstup a výstup (127) programovatelného řadiče (PŘP) periferie a současně přes osmý odpor (R8) na kladnou svorku nevyznačeného zdroje napájecího napětí, výběrový vstup (131) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice je připojen na výstup (207) prvního třívstupového obvodu (ND9) typu negace logického součinu, řídicí vstup (130) neinvertujícího třístavového budiče (NBS) obousměrné datové sběrnice je připojen na výstup (201) šestého invertoru (IN6), výběrový vstup (129) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na výstup (211) druhého třívstupového obvodu (ND10) typu negace logického součinu, řídicí vstup (128) invertujícího třístavového budiče (IBS) obousměrné datové sběrnice je připojen na výstup (203) sedmého invertoru (IN7), skupina datových výstupů (132) programovatelného řadiče (PŘP) periferie tvoří součesně druhou sku11 pinu datových výstupů (3), zapojení, skupina datových vstupů (133) programovatelného řadiče (PŘP) periferie tvoří současně druhou skupinu datových vstupů (4) zapojení, čtecí vstup (134) programovatelného řadiče (PŘP) periferie je připojen na výstup (148) prvního dvouvstupového obvodu (ND1) typu negace logického součinu, jehož první vstup (146) je připojen na výstup (166) třetího dvouvstupového obvodu (0R3) typu negace logického součtu a současně na vstup (171) druhého invertoru (IN2), na druhý vstup (189) pátého dvouvstupového obvodu (ND5) typu negace logického součinu a na druhý vstup (192) šestého dvouvstupového obvodu (ND6) typu negace logického součinu, druhý vstup (147) prvního dvouvstupového obvodu (ND1) typu negace logického součinu negace logického součinu je připojen na nulový výstup (221) klopného obvodu (RS) typu R-S, na’ vstup (222) třetího neinvertujícího spínače (NS3) s otevřeným kolektorem a na druhý vstup (238) prvního čtyřvstupového obvodu (ND13) typu negace logického součinu, zapisovací vstup (135) programovatelného řadiče (PŘP) periferie je připojen na výstup (151) prvního dvouvstupového obvodu (0R1) typu negace logického součtu, jehož první vstup (149) je připojen na jedničkový výstup (160) monostabilního klopného obvodu (!4KO) se Schmittovým klopným obvodem a druhý vstup (150) je připojen na výstup (184) pátého obvodu (0R5) typu negace logického součtu, první výběrový vstup (136) programovatelného řadiče (PŘP) periferie je připojen na výstup (154) druhého dvouvstupového obvodu (ND2) typu negace logického součinu, jehož první vstup (152) je připojen na výstup (174) třetího invertoru (IN3), na druhý vstup (176) třetího dvouvstupového obvodu (NJJ3) typu negace logického součinu a současně na první vstup (215) jedenáctého dvouvstupového obvodu (ND11) typu negace logického součinu, druhý vstup (153) druhého dvouvstupového obvodu (ND2) typu negace logického součinu je připojen na vstup (142) druhého neinvertujícího spínače (NS2) s otevřeným kolektorem, na vstup (144) prvního neinvertujícího spínače (NS1) s otevřeným kolektorem, na vstup (155) prvního invertoru (INI) a tvoří současně první nastavovací vstup (5) zapojení, druhý výběrový vstup (137) programovatelného řadiče (PŘP) periferie je připojen na výstup (156) prvního invertoru (INI), na vstup (157) neinvertujícího zpožďovacího členu (ZČ), na druhý vstup (162) druhého dvouvstupového obvodu (0R2) typu negace logického součtu, na druhý vstup (1651 třetího dvouvstupového obvodu (0R3) typu negace logického součtu a současně na druhý vstup (168) čtvrtého dvouvstupového obvodu (0R4) typu negace logického součtu, první potvrzovací vstup (138) programovatelného řadiče (PŘP) periferie je připojen na výstup (253) Šestého neinvertujícího dvouvstupového obvodu (X06) typu výhradní logický součet a současně na druhý vstup (261) druhého čtyřvstupového obvodu (ND14) typu negace logického součinu, první potvrzovací výstup (139) programovatelného řadiče (PŘP) periferie je připojen na první vstup (248) pátého neinvertujícího dvouvstupového obvodu (X05) typu výhradní logický součet a současně na první \stup (260) druhého čtyřvstupového obvodu (ND14) typu negace logického součinu, druhý potvrzovací výstup (140) programovatelného řadiče (PŘP) periférie je připojen na první vstup (161) druhého dvouvstupového obvodu (0R2) typu negace logického součtu, druhý potvrzovací vstup (141) programovatelného řadiče (PŘP) periferie je 'připojen na nulový výstup (231) prvního klopného obvodu (KD, ) typu D, výstup (158) neinvertujícího zpožďovacího členu (ZČ) je připojen na spouštěcí vstup (159) monostabilního klopného obvodu (MKO) se Schmittovým klopným obvodem, výstup (163) druhého dvouvstupového obvodu (0R2) typu negace logického součtu je připojen na vstup (178) čtvrtého invertoru (IN4) ή současné na nulovací vstup (233) prvního klopného obvodu (KD1) typu D, výstup (179) čtvrtého invertoru (IN4) je připojen na druhý vstup (216) jedenáctého dvouvstupového obvodu (ŇD11) typu negace logického součinu, výstup (172) druhého invertoru (IN2) je připojen na první vstup (175) třetího dvouvstupového obvodu (ND3) typu negace logického součinu, výstup (170) čtvrtého dvouvstupového obvodu (0R4) typu negace logického součtu je připojen na vstup (173) třetího invertoru (IN3), na druhý vstup (195) sedmého dvouvstupového obvodu (ND7) typu negace logického součinu a současně na druhý vstup (198) osmého dvouvstupového obvodu (ND8) typu negace logického součinu, výstup (177) třetího dvouvstupového obvodu (HD3) typu negace logického součinu je připojen na třetí vstup (206) prvního třívstupového obvodu (ND9) typu negace logického součinu a současně na třetí vstup (2,0) druhého třívstupového obvodu (ND10) typu negace logického součinu, výstup (181) pátého invertoru (IN5) je připojen na první vstup (182) pátého dvouvstupového obvodu (OR5) typu negace logického součtu, jehož druhý vstup (183) je připojen na první vstup (185) čtvrtého dvovstupového obvodu (ND4) typu negace logického součinu a tvoří současně řídicí vstup (9) zapojení, vstup (180) pátého invertoru (IN5) je připojen na hodinový vstup (269) třetího klopného obvodu (KD3) typu D a tvoří současně první spouětěcí vstup (8) zapojení, druhý vstup (186) čtvrtého dvouvstupového obvodu (ND4) typu negace logického součinu je připojen na hodinový vstup (266) druhého klopného obvodu (KD2) typu D a tvoří současně druhý spouětěcí vstup (10) zapojení, výstup (190) pátého dvouvstupového obvodu (ND5) typu negace logického součinu je připojen na vstup (200) šestého invertoru (IN6), na první vstup (208) druhého třívstupového obvodu (ND10) typu negace logického součinu a současně na první vstup (191) šestého dvu.pvstupového obvodu (ND6) typu negace logického součinu, jehož výstup (193) je připojen na ťstup (202) sedmého invertoru (IN7) a současně na první vstup (204) prvního třívstupového obvodu (MD9) typu negace logického součinu, výstup (196) sedmého dvouvstupového obvodu (ND7) typu negace logického součinu je připojen na druhý vstup (205) prvního třívstupového obvodu (ND9) typu negace logického součinu a současně na první vstup (197) osmého dvouvstupového obvodu (ND8) typu negace logického součinu, jehož výstup (199) je připojen na druhý vstup (209) druhého třívstupového obvodu (ND10) typu negace logického součinu, první vstup (164) třetího dvouvstupového obvodu (0R3) typu negace logického součtu tvoří současně první adresovací vstup (6) zapojení, první vstup (167) čtvrtého dvouvstupového obvodu (0R4) typu negace logického součtu tvoří současně druhý adresovací vstup (7) zapojení, první vstup (188) pátého dvouvstupového obvodu (ND5) typu negace logického součinu tvoří současně první volicí vstup (11) zapojení, první vstup (194) sedmého dvouvstupového obvodu (ND7) typu negace logického součinu tvoří současně druhý volicí vstup (12) zapojení, výstup (187) čtvrtého dvouvstupového obvodu (ND4) typu negace logického součinu je připojen na nastavovací vstup (219) klopného obvodu (RS) typu R - S, na jehož nulovací vstup (218) je připojen výstup (217) jedenáctého dvouvstupového obvodu (KD11) typu negace logického součinu, jedničkový výstup (220) klopného obvodu (HS) typu R - S je připojen na vstup (224) čtvrtého neinvertujícího spínače (NS4) s otevřeným kolektorem, na druhý vstup (213) prvního neinvertujicího dvouvstupového obvodu (X01) typu výhradní logický součet a současně na datový vstup (229) prvního klopného obvodu (KD1) typu D jehož hodinový vstup (230) je připojen na druhý vstup (235) dvanáctého dvouvstupového obvodu (ND12) typu negace logického součinu a současně na výstup (228) druhého neinvertujícího dvouvstupového obvodu (X02) typu výhradní logický součet, jehož první vstup (226) tvoří současně první potvrzovací vstup (14) zapojení a jehož druhý vstup (227) tvoří současně čtvrtý volicí vstup (15) zapojení, první vstup (212) prvního neinvertujícího dvouvstupového obvodu (X01) typu výhradní logický součet tvoří současně třetí volicí vstup (13) zapojení, výstup (214) prvního neinvertujlcího dvouvstupového obvodu (X01) typu výhradní logický součet tvoří současně první potvrzovací výstup (29) zapojení, výstup (223) třetího neinvertujícího spínače (NS3) s otevřeným kolektorem tvoří současně první ovládací výstup (30) zapojení, výstup (225) čtvrtého neinvertujícího spínače (NS4) s otevřeným kolektorem tvoři současně druhý ovládací výstup (31) zapojení, první vstup (237) prvního čtyřvstupového obvodu (ND13) typu negace logického součinu je připojen na výstup (236) dvanáctého dvouvstupového obvodu (ND12) typu negace logického součinu, jehož první vstup (234) tvoří současně pátý volicí vstup (16) zapojení, třetí vstup (239) prvního čtyřvstupového obvodu (ND13) typu negace logického součinu je připojen na výstup (244) třetího neinvertujícího dvouvstupového obvodu (XO3) typu výhradní logický součet, Jehož první vstup (242) tvoří současně - první stavový vstup (17) zapojení a jehož druhý vstup (243) tvoří současně šestý volicí vstup (18) zapojení, čtvrtý vstup (240) prvního čtyřvstupového obvodu (ND13) typu negace logického součinu je připojen na výstup (247) čtvrtého neinvertujícího dvouvstupového obvodu (X04) typu výhradní logický součet, jehož první vstup (245) tvoří současně druhý stavový vstup (19) zapojení a jehož druhý vstup (246) tvoři současně sedmý volicí vstup (20) zapojení, výstup (241) prvního čtyřvstupového obvodu (ND13) typu negace logického součinu tvoří současně první stavový výstup (32) zapojení, výstup (250) pátého neinvertujícího dvouvstupového obvodu (X05) typu výhradní logický součet tvoří současně druhý potvrzovací výstup (33) zapojení, druhý vstup (249) pátého neinvertujícího dvouvstupového obvodu (X05) typu výhradní logický součet tvoří současně osmý volicí vstup (21) zapojení, první vstup (251) šestého neinvertujícího dvouvstupového obvodu (X06) typu výhradní logický součet tvoří současně druhý potvrzovací vstup (22) zapojení, druhý vstup (252) šestého neinvertujícího dvouvstupového obvodu (X06) typu výhradní logický součet tvoří současně devátý volicí vstup (23) zapojení, třetí vstup (262) druhého čtyřvstupového obvodu (ND14) typu negace logického součinu je připojen na výstup (259) osmého neinvertujícího dvouvstupového obvodu (X08) typu výhradní logický součet, jehož první vstup (257) tvoří současně čtvrtý stavový vstup (26) zapojení a jehož druhý vstup (258) tvoří současné jedenáctý volicí vstup (27) zapojení, čtvrtý vstup (263) druhého čtyřvstupového obvodu (KD14) typu negace logického součinu je připojen ne výstup (256) sedmého neinvertujícího dvouvstupového obvodu (X07) typu výhradní logický součet., jehož první vstup (254) tvoří současně třetí stavový vstup (24) zapojení, a jehož druhý vstup (255) tvoří současně desátý volicí vstup (25) zapojení, výstup (264) druhého čtyřvstupového obvodu (ND14) typu negace logického součinu tvoří současně druhý stavový výstup (34) zapojení, datový vstup (265) druhého klopného obvodu (KD2) typu D je připojen na datový vstup (268) třetího klopného obvodu (KD3) typu D a tvoří současně druhý nastavovací vstup (28) zapojení, jedničkový výstup (267) druhého klopného obvodu (KD2) typu D tvoři současně třetí stavový výstup (35) zapojení, jedničkový výstup (270) třetího klopného obvodu (KD3) typu D tvoří současně čtvrtý stavový výstup (36) zapojení, nastavovací vstup (271) druhého klopného obvodu (KD2) typu.D je připojen na nulovací vstup (272) druhého klopného obvodu (KL2) typu D a současně na nastavovací vstup (273) třetího klopného obvodu (KD3) typu D, na nulovací vstup (274) třetího klopného obvodu (KD3) typu D, na nastavovací vstup (232) prvního klopného obvodu (KD1) typu D a současně na kladnou svorku nevyznačeného zdroje vysoké logické úrovně.