CS243218B1

CS243218B1 - Obvod pro vyhodnocení fázově modulovaného a modifikovaně fázově modulovaného záznamu

Info

Publication number: CS243218B1
Application number: CS845733A
Authority: CS
Inventors: Jiri Kupka
Original assignee: Jiri Kupka
Priority date: 1984-07-25
Filing date: 1984-07-25
Publication date: 1986-06-12
Also published as: CS573384A1

Abstract

Řešení se týká oboru číslicové techniky a řeší problém vyhodnocení záznamu, který je čten z pružných magnetických disků či jiných médií, u nichž je používáno fázové modulování záznamu (FM) něho modifikované fázové modulování záznamu (MFM). Zapojení umožňuje spolehlivou činnost při jediném napájecím napětí, při použití součástek v běžných tolerancích hodnot a bez použití nastavovacích prvků. Řešení může být použito v periferních zařízeních číslicových systémů, která používají média se zmíněným druhem záznamu.

Description

(54) Obvod pro vyhodnocení fázově modulovaného a modifikovaně fázově modulovaného záznamu

Ί.'Ι=·Ζ·.

Vyinález se týká obvodu pro vyhodnocení záznamu fázově modulovaného a záznamu modifikovaně fázově modulovaného, který je čten např. z magnetického média, jako je pružný disk. Informace vzniklá vyhodnocením předloženým obvodem podle vynálezu je dále zpracovávána a datová složka informace je vkládána ve vyrovnávací paměti, odkud je podle potřeby odebírána k dalšímu zpracování.

Dosud známá zapojení, která umožňovala spolehlivé vyhodnocení jak fázově modulovaného, tak modifikovaně fázově modulovaného záznamu, vyžadovala ke své bezchybné funkci nastavení hodnot parametrů některých součástek nebo vyžadovala použití součástek s malými odchylkami (1 až 2 °/o j od předepsaných hodnot parametrů.

Dále dosud známá zapojení vyžadovala ke své správné činnosti napájecí napětí různá od napájecího napětí číslicových obvodů TTL.

Uvedené nedostatky odstraňuje obvod pro vyhodnocení fázově modulovaného záznamu, jehož podstata spočívá v tom,, že vstupní vodič „data“ je zapojen na vstup prvního moinostabilního klopného obvodu, jehož kladný výstup je zapojen na hodinový vstup prvního D-kliopiného obvodu, dále tento kladný výstup je zapojen na hodinový vstup prvního JK-klopného obvodu a záporný výstup prvního ínonostabilnílio klopného obvodu je zapojen na hodinový vstup druhého D-klopného obvodu a datové vstupy prvního a druhého D-klopného obvodu jsou zapojeny na zdroj logické muly a výstup prvního D-klopného obvodu je zapojen na nastavovací vstupy prvního a druhého JK-klopného obvodu, jejichž J-vstupy jsou zapojeny na zdroj logické jedničky a jejichž K-vstupy jsou zapojeny na zdroj logické nuly a kladný výstup prvního· JK-klopného obvodu je zapojen na první vstup hradla NAND a dále je zapojen na první vstup hradla s otevřeným kolektorme ADN-CO a záporný výstup prvního JK-klopného^ obvodu je zapojen na druhý vstup hradla s otevřeným kolektorem NAND-OC a kladný výstup druhého JK-klopného obvodu je zapojen na druhý vstup hradla NAND a dále na první vstup hradla s otevřeným kolektorem NAND-OC a výstup hradla NAND je zapojen na nastavovací vstup prvního D-klopného obvodu a záporný výstup druhého JK-klopného obvodu je zapojen na druhý vstup hradla s s otevřeným kolektorem AND-OC, jehož výstup je zapojen na první vstup oscilátoru s proměnným kmitočtem a výstup hradla s otevřeným kolektorem NAND-OC je zapojen na druhý vstup oscilátoru s proměnným kmitočtem a vstupní vodič „tic“ je zapojen na třetí vstup oscilátoru s proměnným kmitočtem, jehož kladný výstup je zapojen na hodinový vstup druhého JK-klopného obvodu a dále tento kladný výstup je zapojen na hodinový vstup posuvného registru a dále tento kladný výstup je zapojen jako výstupní vodič „shifttime“ do vnějších obvodů a dále tento kladný výstup je zapojen ma vstup druhého monostabilní ho· klopného obvodu, a výstup druhého monostabilního klopného obvodu je zapojen na nastavovací vstup druhého D-klopného, obvodu, jehož výstup je zapojen na sériový vstup posuvového registru, a paralelní výstup posuvového registru je zapojen do vnějších obvodů jako výstupní sběrnice „reghlt“ a záporný výstup oscilátoru s proměnným kmitočtem je zapojen jako výstupní vodič shifttime* do vnějších obvodů.

Nedílnou součástí obvodu pro vyhodnocení fázově 'modulovaného záznamu a modifikovaně fázově modulovaného záznamu je podstata spočívá v tom, že první vstup oscilátoru s proměnným kmitočtem je zapojen, na anodu první diody a dále tento, vstup je zapojen přes první odpor na zdroj napětí + 5V a katoda první diody je zapojena na bázi prvního tranzistoru-, na kterou je dále zapojen první pól prvního' kondenzátním a na kterou je dále zapojen přes druhý odpor druhý vstup oscilátoru s proměnným kmitočtem, a druhý pól prvního kondenzátorů je zapojen přes třetí odpor na zem a emitor prvního tranzistoru je zapojen přes čtvrtý o-dpor na anodu druhé diody, jejíž katoda je uzemněna a kolektor prvního tranzistoru je zapojen na kolektor druhého tranzistoru a dále je kolektor prvního tranzistoru zapojen na bázi druhého tranzistoru a dále je kolektor prvního tranzistoru zapojen ma kolektor třetího tranzistoru a dále je kolektor prvního tranzistoru, zápojem na bázi čtvrtého tranzistoru a emitor druhého tranzistoru je zapojen na zdroj napětí + 5V, na který je zapojena, báze třetího- tranzistoru a na který je zapojen emitor čtvrtého tránzistoru a emitor třetího tranzistoru je přes pátý odpor uzemněn a kolektor čtvrtého tranzistoru je zapojen na třetí vstup prvního monostabilního klopného obvodu, jehož výstup je zapojen jednak na vstup druhého monostabilního klopného obvodu, a jednak na druhý vstup hradla NAND a výstup druhého monostabilního klopného obvodu je na vstup děliče kmitočtu a dále je týž výstup zapojen na druhý vstup prvního monostabilního klopného obvodu a výstup hradla NAND je zapojen na první pól šestého odporu, jerož druhý pól je zapojen jednak na druhý vstup hradla NOR, a jednak přes druhý kondenzátor na zem a třetí vstup oscilátoru s proměnným kmitočtem je zapojen na první vstup hradla NOR, jehož výstup je zapojen na první vstup prvního monostabilního klopného obvodu a kladný výstup děliče kmitočtu je zapojen na kladný výstup oscilátoru s proměnným kmitočtem a záporný výstup děliče kmitočtu je zapojen na záporný výstup oscilátoru s proměnným kmitočtem.

Toto zapojeuí podle vynálezu přináší tu výhodu, že nepožaduje ke své správné funkci nastavování hodnot parametrů součástek s malými odchylkami (1 až 2%) od předepsaných hodnot pare metrů.

Dále zapojení poule vynálezu přináší tu výhodu, že ke své funkci požaduje jediné napájecí napětí, které je shodné s napájecím napětím číslicových obvodů TTL.

jedno z možných provedení vynálezu je znázorněno na připojených obrázcích. Obr. 1 představuje schematické zapojení celého obvodu pro vyhodnocení fázově modulovaného záznamu a modifikovaně fázově modulovaného záznamu. Obr. 2 představuje jedno z možných provedení oscilátoru s proměnným kmitočtem. Obr. 3 zobrazuje časové průběhy některých signálů z obr. 1.

Tento obvod podle obr. 1 se skládá z prvního monostabilního klopného obvodu 0, prvního D-klopného obvodu 1, prvního JK-klopného obvodu 2, druhého JK-klopnélio obvodu 3, prvního hradla 4 NAND, hradla 5 s otevřeným kolektorem AND-OC, hradla 6 s otevřeným kolektorem NAND-OC, oscilátoru 7 s proměnným kmitočtem, druhého monostabilního klopného obvodu 8, druhého □ klopného -obvodu 9, posuvného registru 10.

Tyto obvody jsou zapojeny tak, že vstupní vodič 000 „data“ je zapojen na vstup 00 prvního monostabilního klopného obvodu 0, jehož kladný výstup 01 je zapojen na hodinový vstup 22 prvního JK-klopného obvodu 2, dále tento kladný výstup 01 je zapojen na hodinový vstup 11 prvního D-klopného obvodu 1 a záporný výstup 02 prvního monostabilního klopného obvodu 0 je zapojen na hodinový vstup 91 druhého D-klopného obvodu 9 a datové vstupy 10, 90 prvního a druhého D-klopného obvodu 1, 9 jsou zapojeny na zdroj logické nuly a výstup 13 prvního D-klopného obvodu 1 je zapojen na nastavovací vstupy 23, 33 prvního a druhého JK-klopného obvodu 2, 3, jejichž J-vstupy ,20, 30 jsou zapojeny na zdroj logické jedničky a jejich K-vstupy 21, 31 jsou zapojeny na zdroj logické nuly a kladný výstup 24 prvního JK-klopného obvodu 2 je zapojen na první vstup 40 prvního hradla 4 NAND a dále je zapojen na první vstup 50 hradla 5 s otevřeným kolektorem AND-OC a záporný výstup 25 prvního JK-klopného obvodu 2 je zapojen na druhý vstup 61 hradla 6 s otevřeným kolektorem NAND-OC a kladný výstup 34 druhého JK-klopného obvodu 3 je zapojen na druhý vstup 41 prvního hradla 4 NAND a dále na první vstup 60 hradla 6 s otevřeným kolektorem NAND-OC a výstup 42 prvního hradla 4 NAND je zapojen na nastavovací vstup 12 prvního D-klopného obvodu 1 a záporný výstup 35 druhého JK-klopného obvodu 3 je zapojen na druhý vstup 51 hradla 5 s otevřeným kolektorem AND-OC, jehož výstup 52 je zapojen na první vstup 70 oscilátoru 7 s proměnným kmitočtem a výstup 62 hradla 6 s otevřeným kolektorem NAND-OC je zapojen na druhý vstup 71 oscilátoru 7 s proměnným kmitočtem a vstupní vodič 720 „tic“ je zapojen na třetí vstup 72 oscilátoru 7 s proměnným kmitočtem, jehož kladný výstup 73 je zapojen na hodinový vstup 32 druhého JK-klopného obvodu 3 a dále tento kladný výstup 73 je zapojen na hodinový vstup 101 posuvného registru 10 a dále tento kladný výstup 73 je zapojen jako výstupní vodič 730 „shifttime“ do vnějších obvodů a dále tento kladný výstup 73 je zapojen na vstup 80 druhého monostabilníího klopného obvodu 8 a výstup 81 druhého monostabilního klopného obvodu 8 je zapojen na nastavovací vstup 92 druhého klopného obvodu 9, jehož výstup 93 je zapojen na sériový vstup 100 posuvného registru 10 a paralelní výstup 102 posuvného registru 10 je zapojen do vnějších obvodů jako výstupní sběrnice 1020 „regbit“ a záporný výstup 74 oscilátoru 7 s proměnným kmitočtem je zapojen jako výstupní vodič 740 „shiftime“ do vnějších obvodů.

Průběhy napětí na vodičích 000, 010, 730, 520, 620, 930 a 810 jsou znázorněny na obr. 3.

Zapojení podle obr. 1 pracuje následujícím způsobem.

Na vstupním vodiči 000 „data“ přicházejí pulsy čteného signálu. Každý přechod L-H pulsu spustí monostabilní klopný obvod 0, který generuje puls o době trvání Vt nominálního bitintervalu. Počátek tohoto pulsu vynuluje D-klopný obvod 1 a tím odblokuje člnncst detektoru fázové odchylky, který obsahuje JW-klopné obvody 2 a 3. JK-klopný obvod 2 je nastaven do H koncovou hranou pulsu monostabilního klopného obvodu 0, JK-klopný obvod 3 je podobně nastavován do H přechodem H-L signálu na vodiči 730. Časový rozdíl mezi nastavením JK-klopných obvodů 2, 3 do H a pořadí jejich nastavení je zpracováno hradly 5, 6 s otevřenými kolektory AND-OC a NAND-OC na signály 520 a 630. Hradlo 4 NAND po detekci nastavení obou JK-klopných obvodů 2 a 3 do H nastavuje D-klopný obvod 1 do H, čímž je až do příchodu dalšího pulsu po vodiči 000 blokována činnost detektoru fázové odchylky nulováním JK-klopných obvodů 2 a 3 a zároveň ukončena generace signálů na vodičích 520 a 630. Signály na vodičích 520 a 630 jsou v oscilátoru 7 s proměnným kmitočtem upravovány a působí na změny kmitočtu tak, aby se fázové odchylky přechodů H-L na vodičích 010 a 730 minimalizovaly. Přechodem H-L na negovaném výstupu 02 monostabilního klopného obvodu 0 se provede vynulování D-klopného obvodu 9. Stav jeho negovaného výstupu 93 je zapsán na poslední místo v posuvném registru 10 při přechodu H-L signálu 730, kterým je rovněž spuštěn monostabilní klopný obvod 8. Jeho výstupní impuls, který má dobu trvání řádově desítky nanosekund, nastavuje D-klopný obvod 9 do H po přenosu informace uložené v D-klopném obvodě 9 do posuvného registru 10.

Oscilátor 7 s proměnným kmitočtem podle obr. 2 se skládá z prvního, druhého, třetího, čtvrtého, pátého a šestého odporu 700, 702, 704, 707, 710, 717, dále z první a druhé diody 701, 708, dále z prvního, druhého, třetího a čtvrtého tranzistoru 708, 705, 709, 711, dále z prvního a druhého kondenzátoru 703, 718, dále z třetího a čtvrtého monostabilního klopného obvodu 714, 715, dále z druhého hradla 718 NAND, dále z hradla 713 NOR a z děliče 719 kmitočtu.

Tyto obvody jsou navzájem propojeny tak, že první vstup 70 oscilátoru s proměnným kmitočtem je zapojen na anodu 7010 první diody 701 a dále tento vstup 70 je zapojen přes první odpor 700 na zdroj napětí +5 V a katoda 7011 první diody 701 je zapojena na bázi 7061 prvního tranzistoru 706, na kterou je dále zapojen první pól 7030 prvního kondenzátoru 703 a na kterou je dále zapojen přes druhý odpor 702 druhý vstup 71 oscilátoru 7 s proměnným kmitočtem a druhý pól 7031 prvního kondenzátoru 703 je zapojen přes třetí odpor 704 na zem a emitor 7062 prvního tranzistoru 706 je zapojen přes čtvrtý odpor 707 na anodu 7080 druhé diody 708, jejíž katoda 7081 je uzemněna a kolektor 7060 prvního tranzistoru 706 je zapojen na kolektor 7052 druhého tranzistoru 705 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na bázi 7051 druhého tranzistoru 705 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na kolektor 7090 třetího tranzistoru 709 a dále je kolektor 7060 prvního tranzistoru 706 zapojen na bázi 7111 čtvrtého tranzistoru 711 a emitor 7050 druhého tranzistoru 705 je zapojen na zdroj napětí 4-5 V, na který je zapojena báze 7091 třetího tranzistoru 709 a na který je zapojen emitor 7110 čtvrtého tranzistoru 711, a emitor 7092 třetího tranzistoru 709 je přes pátý odpor 710 uzemněn a kolektor 7112 čtvrtého tranzistoru 711 je zapojen na třetí vstup 7142 třetího monostabilního klopného obvodu 714, jehož výstup 7144 je zapojen jednak na vstup 7150 čtvrtého monostabilního klopného obvodu 715, a jednak na druhý vstup 7161 druhého hradla 716 NAND a výstup 7151 čtvrtého monostabilního klopného obvodu 715 je zapojen na první vstup 7160 druhého hradla 716 NAND a dále týž výstup 7151 je zapojen na vstup 7190 děliče 719 kmitočtu a dále je týž výstup 7151 zapojen na druhý vstup 7141 třetího monostabilního klopného obvodu 714 a výstup 7162 druhého hradla 716 NAND je zapojen na první pól 7170 šestého odporu 717, jehož druhý pól 7171 je zapojen jednak na druhý vstup 7131 hradla 713 NOR, a jednak je zapojen přes druhý kondenzátor 718 na zem a třetí vstup 72 oscilátoru 7 s proměnným kmitočtem je zapojen na první vstup 7130 hradla 713 NOR, jehož výstup 7132 je zapojen na první vstup 7140 třetího monostabilního klopného obvodu 714 a kladný výstup 7191 děliče 719 kmitočtu je zapojen na kladný výstup 73 oscilátoru 7 s proměnným kmitočtem a záporný výstup 7192 děliče 719 kmitočtu je zapojen na záporný výstup 74 oscilátoru 7 s proměnným kmitočtem.

Zapojení podle obr. 2 pracuje následujícím kmitočtem.

Signály přicházející po vodičích 70 a 71 jsou zpracovány kombinací pasivních součástek 700, 701, 70.2, 703, 704 a vytvoří řídicí napětí na bázi 7061 tranzistoru 706. Tomuto napětí odpovídá proud protékající kolektorem 7060 tranzistoru 708. Tento proud je převeden proudovým zrcadlem, tvořeným tranzistory 705, 711, do časovacího vstupu 7142 monostabilního klopného obvodu 714. Klidový proud do tohoto vstupu je dán obdobně převedeným proudem, který teče kolektorem 7090 tranzistoru 709. Doba trvání pulsu monostabilního klopného obvodu 714 je dána proudem tekoucím do vstupu 7142, doba trvání pulsu monostabilního klopného obvodu 715 je pevná. Zapojení monostabilních klopných obvodů 714, 715 vytváří oscilátor, jehož výstupní signál je veden na dělič 719 kmitočtu, který poskytuje kladný a negativní výstupní signál. Případný stabilní stav oscilátoru je detekován hradlem 716 NAND a odstraňován pomocí periodického vstupního signálu, který je přiváděn na vstup 72. Při stabilním stavu oscilátoru je zmíněný periodický signál přiváděn přes hradlo 713 NOR na spouštěcí vstup 7140 monostabilního klopného obvodu 714.

Zapojení podle vynálezu lze použít zejména ve výpočetní technice při čtení z pružných magnetických disků, malých pružných magnetických disků nebo z jiných médiích, u kterých je používáno fázové kódování záznamu nebo modifikované fázové kódování záznamu.

Claims

PŘEDMĚT

1. Obvod pro vyhodnocení fázově modulovaného a modifikovaně fázově modulovaného záznamu, vyznačující se tím, že vstupní vodič (000) „data“ je zapojen na vstup (00) prvního monostabilního klopného obvodu (0), jehož kladný výstup (01) je zapojen na hodinový vstup (22) prvního JK-klopného obvodu (2), dále tento kladný výstup (01) je zapojen na hodinový vstup (11) prvního D-klopného obvodu (1) a záporný výstup (02) prvního monostabilního klopného obvodu (0) je zapojen na hodinový vstup (91) druhého D-klopného obvodu (9) a datové vstupy (10), (90) prvního a druhého D-klopného obvodu (1), (9) jsou zapojeny na zdroj logické nuly a výstup (13) prvního D-klopného obvodu (1) je zapojen na nastavovací vstupy (23), (33) prvního a druhého JK-klopného obvodu (2), (3), jejichž J-vstupy (20), (30) jsou zapojeny na zdroj logické jedničky a jejichž K-vstupy (21), (31) jsou zapojeny na zdroj logické nuly a kladný výstup (24) prvního JK-klopného obvodu (2) je zapojen na první vstup (40) prvního hradla (4) NAND a dále je zapojen na první vstup (50) hradla (5) s otevřeným kolektorem AND-OC a záporný výstup (25) prvního JK-klopného obvodu (2) je zapojen na druhý vstup (61) hradla (6) s otevřeným kolektorem NAND-OC a kladný výstup (34) druhého JK-klopného obvodu (3) je zapojen na druhý vstup (41) prvního hradla (4) NAND a dále na první vstup (60] hradla (6) s otevřeným kolektorem NAND-OC a výstup (42) prvního hradla (4) NAND je zapojen na nastavovací vstup (12) prvního D-klopného obvodu (1) a záporný výstup (35) druhého JK-klopného obvodu (3) je zapojen na druhý vstup (51) hradla (5) s otevřeným kolektorem AND-OC, jehož výstup (52J je zapojen na první vstup (701 oscilátoru (7) s proměnným kmitočtem a výstup (62) hradla (6) s otevřeným kolektorem NAND-OC je zapojen na druhý vstup (71) oscilátoru (7) s proměnným kmitočtem a vstupní vodič (720) „tic“ je zapojen na třetí vstup (72) oscilátoru (7) s proměnným kmitočtem, jehož kladný výstup (73) je zapojen na hodinový vstup (32) druhého JK-klopného obvodu (3) a dále tento kladný výstup (73) je zapojen na hodinový vstup (101) posuvného registru (10) a dále tento kladný výstup (73) je zapojen jako výstupní vodič (730) „shifttime“ do vnějších obvodů a dále tento kladný výstup (73) je zapojen na vstup (80) druhého monostabilního klopného obvodu (8) a výstup (81) druhého monostabilního klopného obvodu (8) je zapojen na nastavovací vstup (92) druhého D-klopného obvodu (9), jehož výstup (93) je zapojen na sériový vstup (100) posuvného registru (10) a paralení výstup (102) posuvného registru (10) je zapojen do vnějších obvodů jako výstupní sběrnice (1020) „regbit“ a záporný výstup (74) osciVYNÁLEZU látoru (7) s proměnným kmitočtem je zapojen jako výstupní vodič (740J „shifttime“ do vnějších obvodů.
2. Obvod pro vyhodnocení fázově modulovaného záznamu a modifikovaně fázově modulovaného záznamu podle bodu 1, vyznačující se tím, že oscilátor (7) s proměnným kmitočtem je zapojen tak, že první vstup (70) oscilátoru (7) s proměnným kmitočtem je zapojen na anodu (7010) první diody (701) a dále tento vstup (70) je zapojen přes první odpor (700) na zdroj napětí +5 V a katoda (7011) první diody (701) je zapojena na bázi (7061) prvního tranzistoru (706), na kterou je dále zapojen první pól (7030) prvního kondenzátoru (703) a na kterou je dále zapojen přes druhý odpor (702) druhý vstup (71) oscilátoru (7) s proměnným kmitočtem a druhý pól (7031) prvního kondenzátor u (703) je zapojen přes třetí odpor (704) na zem a emitor (7062) prvního tranzistoru (706) je zapojen přes čtvrtý odpor (707) na anodu (7080) druhé diody (708), jejíž katoda (7081) je uzemněna a kolektor (7060) prvního tranzistoru (706) je zapojen na kolektor (7025) druhého tranzistoru (705) a dále je kolektor (7060) prvního tranzistoru (706) zapojen na bázi (7051) druhého tranzistoru (705) a dále je kolektor (7060) prvního tranzistoru (706) zapojen na kolektor (7090) třetího tranzistoru (709) a dále je kolektor (7060) prvního, tranzistoru (706) zapojen na bázi (7111) čtvrtého tranzistoru (711) a emitor (7050) druhého tranzistoru (705) je zapojen na zdroj napětí + 5 V, na který je zapojena báze (7091) třetího tranzistoru (709) a na který je zapojen emitor (7110) čtvrtého tranzistoru (711) a emitor (7092) třetího tranzistoru (709) je přes pátý odpor (710) uzemněn a kolektor (7112) čtvrtého tranzistoru (711) je zapojen na třetí vstup (7142) třetího monostabilního klopného obvodu (714), jehož výstup (7144) je zapojen jednak na vstup (7150) čtvrtého monostabilního klopného obvodu (715), a jednak na druhý vstup (7161) druhého hradla (716) NAND a výstup (7151) čtvrtého monostabilního klopného obvodu (715) je zapojen na první vstup (7160) druhého hradla (716) NAND a dále týž výstup (7151) je zapojen na vstup (7190) děliče (719) kmitočtu a dále je týž výstup (7151) zapojen na druhý vstup (7141) třetího monostabilního klopného obvodu (714) a výstup (7162) druhého hradla (716) NAND je zapojen na první pól (7170) šestého odporu (717), jehož druhý pól (7171) je zapojen jednak na druhý vstup (7131) hradla 713) NOR, a jednak je zapojen přes druhý kondenzátor (718) na zem a třetí vstup (72) oscilátoru (7) s proměnným kmitočtem je zapojen na první vstup (7130) hradla (713 J NOR, jehož výstup (7132) je zapojen na první vstup (7140) tře11

243213 tího monostabilního klopného obvodu (714) a kladný výstup (7191) děliče (719) kmitočtu je zapojen na kladný výstup (73) oscilátoru (7) s proměnným kmitočtem a záporný výstup (7192) děliče (719) kmitočtu je zapojen na záporný výstup (74) oscilátoru (7) s proměnným kmitočtem.